JP3075166B2 - 遠隔保守システム - Google Patents
遠隔保守システムInfo
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- JP3075166B2 JP3075166B2 JP08025458A JP2545896A JP3075166B2 JP 3075166 B2 JP3075166 B2 JP 3075166B2 JP 08025458 A JP08025458 A JP 08025458A JP 2545896 A JP2545896 A JP 2545896A JP 3075166 B2 JP3075166 B2 JP 3075166B2
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Description
【０００１】
【発明の属する技術分野】本発明は遠隔保守システムに
関し、詳しくはフィールドプログラマブルゲートアレイ
（ＦＩＥＬＤ ＰＲＯＧＲＡＭＭＡＢＬＥ ＧＡＴＥ
ＡＲＲＡＹ、以下「ＦＰＧＡ」という）に対して遠隔地
からプログラミング等の保守を行う遠隔保守システムに
関する。
関し、詳しくはフィールドプログラマブルゲートアレイ
（ＦＩＥＬＤ ＰＲＯＧＲＡＭＭＡＢＬＥ ＧＡＴＥ
ＡＲＲＡＹ、以下「ＦＰＧＡ」という）に対して遠隔地
からプログラミング等の保守を行う遠隔保守システムに
関する。
【０００２】
【従来の技術】ＦＰＧＡはＬＳＩの一種であり、利用者
自身が利用現場（フィールド）で自由に内部回路を変更
（プログラム）することができるゲートアレイである。
自身が利用現場（フィールド）で自由に内部回路を変更
（プログラム）することができるゲートアレイである。
【０００３】従来、ＦＰＧＡへのプログラミングは、Ｆ
ＰＧＡが搭載されたプリント板にＲＯＭを搭載し、この
ＲＯＭに予めＦＰＧＡのプログラムを書込んでおくこと
によって行うか、または、ＦＰＧＡの内部ＲＯＭに専用
のＲＯＭライターを用いてＦＰＧＡのプログラムを書き
込むことによって行っていた。
ＰＧＡが搭載されたプリント板にＲＯＭを搭載し、この
ＲＯＭに予めＦＰＧＡのプログラムを書込んでおくこと
によって行うか、または、ＦＰＧＡの内部ＲＯＭに専用
のＲＯＭライターを用いてＦＰＧＡのプログラムを書き
込むことによって行っていた。
【０００４】すなわち、従来は、ＦＰＧＡを搭載した装
置の動作シーケンスを考慮しながら、利用者がＲＯＭへ
の書込みをフィールドで人手によって行っていた。
置の動作シーケンスを考慮しながら、利用者がＲＯＭへ
の書込みをフィールドで人手によって行っていた。
【０００５】
【発明が解決しようとする課題】第１の問題点は、従来
は、ＦＰＧＡを搭載したプリント板ごとにＦＰＧＡの内
部回路プログラムデータをフィールドで書き直していた
ために保守性が悪かった点である。その理由は、ネット
ワークとのインタフェース制御機能とデータベースがな
いことである。
は、ＦＰＧＡを搭載したプリント板ごとにＦＰＧＡの内
部回路プログラムデータをフィールドで書き直していた
ために保守性が悪かった点である。その理由は、ネット
ワークとのインタフェース制御機能とデータベースがな
いことである。
【０００６】第２の問題点は、従来技術では操作性が悪
いかあるいは冗長な装置が搭載されることである。その
理由は、ＲＯＭを取り外すかあるいはＲＯＭライターに
相当する回路を搭載しなければならなかったことによ
る。
いかあるいは冗長な装置が搭載されることである。その
理由は、ＲＯＭを取り外すかあるいはＲＯＭライターに
相当する回路を搭載しなければならなかったことによ
る。
【０００７】本発明は上記の点にかんがみてなされたも
ので、ＦＰＧＡの内部回路プログラムデータの保守管理
を一括して行うことができ、フィールドでＦＰＧＡの内
部回路プログラムの書き換えを容易に行うことができる
遠隔保守システムを提供することを目的とする。
ので、ＦＰＧＡの内部回路プログラムデータの保守管理
を一括して行うことができ、フィールドでＦＰＧＡの内
部回路プログラムの書き換えを容易に行うことができる
遠隔保守システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ＦＰＧＡを有する装置と遠隔地にあるホ
ストとを通信網を介して接続し、前記装置は、前記ＦＰ
ＧＡの内部回路をプログラミングしたい場合にプログラ
ム要求を前記ホストに対して送信し、前記ホストは、前
記ＦＰＧＡの内部回路プログラムデータを有し、前記装
置からのプログラム要求に応じて前記内部回路プログラ
ムデータを前記装置に対して送信し、前記装置は、前記
ホストから受信した内部回路プログラムデータに基づい
て前記ＦＰＧＡをプログラミングするようにした。
成するために、ＦＰＧＡを有する装置と遠隔地にあるホ
ストとを通信網を介して接続し、前記装置は、前記ＦＰ
ＧＡの内部回路をプログラミングしたい場合にプログラ
ム要求を前記ホストに対して送信し、前記ホストは、前
記ＦＰＧＡの内部回路プログラムデータを有し、前記装
置からのプログラム要求に応じて前記内部回路プログラ
ムデータを前記装置に対して送信し、前記装置は、前記
ホストから受信した内部回路プログラムデータに基づい
て前記ＦＰＧＡをプログラミングするようにした。
【０００９】
【発明の実施の形態】以下本発明を図面に基づいて説明
する。
する。
【００１０】図１は本発明による遠隔保守システムの一
実施の形態のブロック図である。
実施の形態のブロック図である。
【００１１】ワークステーションやパーソナルコンピュ
ータ等のホスト１は記憶部１ａと制御部１ｂとインタフ
ェース部１ｃとを有し、記憶部１ａには装置２のネット
ワークアドレスと、装置２内のＦＰＧＡ７ａ、７ｂ、８
ａ、８ｂを搭載したハードウェア７、８ごとのアドレス
と、ＦＰＧＡ７ａ、７ｂ、８ａ、８ｂの内部回路プログ
ラムデータとがデータベースとして記憶される。また、
このホスト１と装置２とは通信網３を介して接続され
る。
ータ等のホスト１は記憶部１ａと制御部１ｂとインタフ
ェース部１ｃとを有し、記憶部１ａには装置２のネット
ワークアドレスと、装置２内のＦＰＧＡ７ａ、７ｂ、８
ａ、８ｂを搭載したハードウェア７、８ごとのアドレス
と、ＦＰＧＡ７ａ、７ｂ、８ａ、８ｂの内部回路プログ
ラムデータとがデータベースとして記憶される。また、
このホスト１と装置２とは通信網３を介して接続され
る。
【００１２】制御部１ｂは、通信網３およびインタフェ
ース部１ｃを介して、装置２から後に説明するプログラ
ム転送要求データを受け取った場合、ハードウェア７、
８のうち受け取ったプログラム転送要求データに組み込
まれたアドレスが示すハードウェアの内部回路プログラ
ムデータを記憶部１ａから読出す。制御部１ｂは読出し
た内部回路プログラムデータに装置２のネットワークア
ドレスを組み込み、インタフェース部１ｃ通信網３を介
して、装置２に対して送信する。
ース部１ｃを介して、装置２から後に説明するプログラ
ム転送要求データを受け取った場合、ハードウェア７、
８のうち受け取ったプログラム転送要求データに組み込
まれたアドレスが示すハードウェアの内部回路プログラ
ムデータを記憶部１ａから読出す。制御部１ｂは読出し
た内部回路プログラムデータに装置２のネットワークア
ドレスを組み込み、インタフェース部１ｃ通信網３を介
して、装置２に対して送信する。
【００１３】装置２は複数のＦＰＧＡを搭載したハード
ウェアを単数あるいは複数有しており、記憶部１ａ内の
データベースに記憶されたアドレスがそれぞれに割り振
られている。図１に示した実施の形態では、装置２はＦ
ＰＧＡ７ａおよび７ｂを搭載したハードウェア７とＦＰ
ＧＡ８ａおよび８ｂを搭載したハードウェア８とを有し
ている。
ウェアを単数あるいは複数有しており、記憶部１ａ内の
データベースに記憶されたアドレスがそれぞれに割り振
られている。図１に示した実施の形態では、装置２はＦ
ＰＧＡ７ａおよび７ｂを搭載したハードウェア７とＦＰ
ＧＡ８ａおよび８ｂを搭載したハードウェア８とを有し
ている。
【００１４】ＦＰＧＡ７ａ、７ｂ、８ａ、８ｂには、通
常動作モードとプログラミングモードとがあり、制御部
５からの通常動作モード信号、プログラミングモード信
号によってモードの切り換えが行われる。通常動作モー
ドはプログラミングされた内部回路に基づいた動作をす
るモードであり、プログラミングモードは外部からの内
部回路プログラムデータを受けてそれに基づいて内部回
路を変更するモードである。
常動作モードとプログラミングモードとがあり、制御部
５からの通常動作モード信号、プログラミングモード信
号によってモードの切り換えが行われる。通常動作モー
ドはプログラミングされた内部回路に基づいた動作をす
るモードであり、プログラミングモードは外部からの内
部回路プログラムデータを受けてそれに基づいて内部回
路を変更するモードである。
【００１５】ハードウェア７、８からはプログラムを要
求するときにアクティブ（それ以外はインアクティブ）
になるプログラム要求信号が出力され、このプログラム
要求信号はプログラム要求検出部９に入力される。プロ
グラム要求検出部９は、プログラム要求信号がアクティ
ブになったときに、ハードウェア７、８のどちらからの
プログラム要求信号がアクティブになったかを制御部５
およびアドレス生成部１０に通知する。
求するときにアクティブ（それ以外はインアクティブ）
になるプログラム要求信号が出力され、このプログラム
要求信号はプログラム要求検出部９に入力される。プロ
グラム要求検出部９は、プログラム要求信号がアクティ
ブになったときに、ハードウェア７、８のどちらからの
プログラム要求信号がアクティブになったかを制御部５
およびアドレス生成部１０に通知する。
【００１６】プログラム要求検出部９からの通知を受け
た制御部５は、ハードウェア７、８のうちプログラム要
求信号をアクティブにした方に対して、リセット信号を
出力するとともに、プログラミングモード信号をアクテ
ィブにする。このとき、プログラム要求信号をアクティ
ブにしたハードウェアに対する通常動作モード信号はイ
ンアクティブにしておく。これによって、プログラム要
求信号をアクティブにしたハードウェアはプログラミン
グモードとなり、書込まれる内部回路プログラムデータ
の待ち状態となる。
た制御部５は、ハードウェア７、８のうちプログラム要
求信号をアクティブにした方に対して、リセット信号を
出力するとともに、プログラミングモード信号をアクテ
ィブにする。このとき、プログラム要求信号をアクティ
ブにしたハードウェアに対する通常動作モード信号はイ
ンアクティブにしておく。これによって、プログラム要
求信号をアクティブにしたハードウェアはプログラミン
グモードとなり、書込まれる内部回路プログラムデータ
の待ち状態となる。
【００１７】また、プログラム要求検出部９からの通知
を受けたアドレス生成部１０は、ハードウェア７、８の
うちプログラム要求信号をアクティブにした方に割り振
られたアドレスを生成し、アセンブル／セグメント部１
１に対して出力する。
を受けたアドレス生成部１０は、ハードウェア７、８の
うちプログラム要求信号をアクティブにした方に割り振
られたアドレスを生成し、アセンブル／セグメント部１
１に対して出力する。
【００１８】ハードウェア７、８のうちプログラム要求
信号をアクティブにした方のアドレスを受け取ったアセ
ンブル／セグメント部１１では、宛先レジスタ１２に記
憶されたホスト１のネットワークアドレスを取り出して
所定のデータ形式にアセンブルすることによって、ホス
ト１のネットワークアドレスを組み込んだホスト１宛て
のプログラム転送要求データを作成する。このとき、ア
センブル／セグメント部１１では、アドレス生成部１０
からのアドレスもプログラム転送要求データに組み込ん
で制御部５に渡す。
信号をアクティブにした方のアドレスを受け取ったアセ
ンブル／セグメント部１１では、宛先レジスタ１２に記
憶されたホスト１のネットワークアドレスを取り出して
所定のデータ形式にアセンブルすることによって、ホス
ト１のネットワークアドレスを組み込んだホスト１宛て
のプログラム転送要求データを作成する。このとき、ア
センブル／セグメント部１１では、アドレス生成部１０
からのアドレスもプログラム転送要求データに組み込ん
で制御部５に渡す。
【００１９】アセンブル／セグメント部１１からプログ
ラム転送要求データを受け取った制御部５では、インタ
フェース部４および通信網３を介して、このプログラム
転送要求データをホスト１に対して送信する。
ラム転送要求データを受け取った制御部５では、インタ
フェース部４および通信網３を介して、このプログラム
転送要求データをホスト１に対して送信する。
【００２０】図２は、図１に示した本発明による遠隔保
守システムの一実施の形態の動作を説明するフローチャ
ートである。
守システムの一実施の形態の動作を説明するフローチャ
ートである。
【００２１】ここでは、ハードウェア７に搭載されたＦ
ＰＧＡ７ａ、７ｂの内部回路をプログラミングする場合
について説明するが、ハードウェア８に搭載されたＦＰ
ＧＡ８ａ、８ｂの内部回路をプログラミングする場合も
同様である。
ＰＧＡ７ａ、７ｂの内部回路をプログラミングする場合
について説明するが、ハードウェア８に搭載されたＦＰ
ＧＡ８ａ、８ｂの内部回路をプログラミングする場合も
同様である。
【００２２】ＦＰＧＡ７ａ、７ｂ内部に内部回路プログ
ラムがない場合やＦＰＧＡ７ａ、７ｂを搭載したハード
ウェア７の動作が正常でない場合には（Ｆ−１）、ハー
ドウェア７はプログラム要求信号をアクティブにする。
これを検出したプログラム要求検出部９はこの旨を制御
部５に通知する。プログラム要求検出部９からの通知を
受けた制御部５は、ハードウェア７に対してリセット信
号を出力し、異常ブロックのリセットを行う（Ｆ−２）
とともに、プログラミングモード信号をアクティブに
し、通常動作モード信号をインアクティブにしてＦＰＧ
Ａ７ａ、７ｂをプログラミングモードにする（Ｆ−
３）。
ラムがない場合やＦＰＧＡ７ａ、７ｂを搭載したハード
ウェア７の動作が正常でない場合には（Ｆ−１）、ハー
ドウェア７はプログラム要求信号をアクティブにする。
これを検出したプログラム要求検出部９はこの旨を制御
部５に通知する。プログラム要求検出部９からの通知を
受けた制御部５は、ハードウェア７に対してリセット信
号を出力し、異常ブロックのリセットを行う（Ｆ−２）
とともに、プログラミングモード信号をアクティブに
し、通常動作モード信号をインアクティブにしてＦＰＧ
Ａ７ａ、７ｂをプログラミングモードにする（Ｆ−
３）。
【００２３】上述したように、制御部５は、ハードウェ
ア７のアドレスを組み込んだプログラム転送要求データ
をホスト１に対して送信する。その後、制御部５はホス
ト１からの受信データをモニタして（Ｆ−４）装置２宛
ての受信データを取り込み（Ｆ−５）、その中からハー
ドウェア７が搭載するＦＰＧＡ７ａ、７ｂの内部回路プ
ログラムデータを抽出し記憶部６に格納する（Ｆ−
６）。
ア７のアドレスを組み込んだプログラム転送要求データ
をホスト１に対して送信する。その後、制御部５はホス
ト１からの受信データをモニタして（Ｆ−４）装置２宛
ての受信データを取り込み（Ｆ−５）、その中からハー
ドウェア７が搭載するＦＰＧＡ７ａ、７ｂの内部回路プ
ログラムデータを抽出し記憶部６に格納する（Ｆ−
６）。
【００２４】次に制御部５は、記憶部６に格納されたＦ
ＰＧＡ７ａ、７ｂの内部回路プログラムデータを読出し
（Ｆ−７）、ＦＰＧＡ７ａ、７ｂのプログラミングを行
う（Ｆ−８）。プログラミングが完了したならば、制御
部５は、ハードウェア７に対するリセットを解除すると
ともに、通常動作モード信号をアクティブにし、プログ
ラミングモード信号をインアクティブにしてＦＰＧＡ７
ａ、７ｂを通常動作モードにする（Ｆ−９）。
ＰＧＡ７ａ、７ｂの内部回路プログラムデータを読出し
（Ｆ−７）、ＦＰＧＡ７ａ、７ｂのプログラミングを行
う（Ｆ−８）。プログラミングが完了したならば、制御
部５は、ハードウェア７に対するリセットを解除すると
ともに、通常動作モード信号をアクティブにし、プログ
ラミングモード信号をインアクティブにしてＦＰＧＡ７
ａ、７ｂを通常動作モードにする（Ｆ−９）。
【００２５】
【発明の効果】以上説明したように、本発明はフィール
ドで人手によるＦＰＧＡへの内部回路プログラムデータ
のＲＯＭ割り付けを必要としないため装置の操作性が向
上し、汎用的なデータベースとの接続も可能となるため
保守性が向上し、さらに汎用性を持つハードウェア構成
による装置簡易化という効果を有する。
ドで人手によるＦＰＧＡへの内部回路プログラムデータ
のＲＯＭ割り付けを必要としないため装置の操作性が向
上し、汎用的なデータベースとの接続も可能となるため
保守性が向上し、さらに汎用性を持つハードウェア構成
による装置簡易化という効果を有する。
【００２６】すなわち、従来手法では独自のＲＯＭライ
ターに相当する制御回路を各ＦＰＧＡが搭載されている
プリント板ごとに用意しなければならないために回路規
模が大きくなっていた。本発明よれば、各ＦＰＧＡを搭
載したハードウェアごとにアドレスを割りつけてＦＰＧ
Ａへのプログラムシーケンス制御を行うため、汎用性が
あり、装置構成が簡易化される。
ターに相当する制御回路を各ＦＰＧＡが搭載されている
プリント板ごとに用意しなければならないために回路規
模が大きくなっていた。本発明よれば、各ＦＰＧＡを搭
載したハードウェアごとにアドレスを割りつけてＦＰＧ
Ａへのプログラムシーケンス制御を行うため、汎用性が
あり、装置構成が簡易化される。
【００２７】また、従来手法ではＦＰＧＡの内部回路プ
ログラムをＲＯＭに書込んでプリント板へ搭載していた
ためフィールドにて直接人手により行っていたため操作
性が悪かった。本発明によれば、ネットワークによりデ
ータベースとオンライン化することができるためフィー
ルドにて人手で操作することなく、格段に操作性が向上
する。
ログラムをＲＯＭに書込んでプリント板へ搭載していた
ためフィールドにて直接人手により行っていたため操作
性が悪かった。本発明によれば、ネットワークによりデ
ータベースとオンライン化することができるためフィー
ルドにて人手で操作することなく、格段に操作性が向上
する。
【００２８】また、従来手法では人手でＲＯＭへの書込
操作を行っていたためその装置の保守性は悪かった。本
発明によればオンラインシステムであるためデータベー
ス等でＦＰＧＡの内部回路プログラムデータを管理でき
るため、保守性は格段に向上する。
操作を行っていたためその装置の保守性は悪かった。本
発明によればオンラインシステムであるためデータベー
ス等でＦＰＧＡの内部回路プログラムデータを管理でき
るため、保守性は格段に向上する。
【図１】本発明による遠隔保守システムの一実施の形態
のブロック図である。
のブロック図である。
【図２】図１に示した本発明による遠隔保守システムの
一実施の形態の動作を説明するフローチャートである。
一実施の形態の動作を説明するフローチャートである。
１ ホスト １ａ 記憶部 １ｂ 制御部 １ｃ インタフェース部 ２ 装置 ３ 通信網 ４ インタフェース部 ５ 制御部 ６ 記憶部 ７、８ ハードウェア ７ａ、７ｂ、８ａ、８ｂ ＦＰＧＡ ９ プログラム要求検出部 １０ アドレス生成部 １１ アセンブル／セグメント部 １２ 宛先レジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/06 G06F 9/445 G06F 11/22 G06F 13/00 H03K 19/173
Claims (2)
- 【請求項１】 ＦＰＧＡを有する装置と遠隔地にあるホ
ストとを通信網を介して接続し、前記装置が、 前記ＦＰＧＡを有するハードウェアからのプログラム要
求信号を検出し、該プログラム要求信号を出力したハー
ドウェアを識別する識別信号を出力するプログラム要求
信号検出部と、 前記識別信号に基づいて、プログラム要求信号を出力し
たハードウェアが有するＦＰＧＡをプログラミングモー
ドに移行させる第１の制御部と、 前記識別信号に基づいて、前記ＦＰＧＡのアドレスを生
成するアドレス生成部と、 該アドレス生成部が生成したアドレスと前記ホストのあ
て先とを組みこんだプログラム転送要求データを生成す
るアセンブル部と、 前記プログラム転送要求データを前記ホストに送信する
第１の送信手段と、 前記ホストからの情報データを受信する第１の受信手段
と、 該第１の受信手段によって受信した情報データに含まれ
るプログラムデータを、前記プログラム要求信号を出力
したハードウェアが有するＦＰＧＡに書き込む第２の制
御手段と、 該第２の制御手段によってプログラムデータを書き込ま
れたＦＰＧＡを通常動作モードに移行させる第３の制御
部とを有し、 前記ホストが、 前記ＦＰＧＡ用のプログラムを記憶した記憶部と、 前記プログラム転送要求データを受信する第２の受信手
段と、 該第２の受信手段によって受信したプログラム転送要求
データに組みこまれた、前記アドレス生成部が生成した
アドレスに基づいて、前記記憶部からプログラムデータ
を読み出す第４の制御部と、 該第４の制御部が読み出したプログラムデータと前記装
置のあて先とを組みこんだ情報データを生成する第５の
制御部と、 該第５の制御部が生成した情報データを前記装置に送信
する第２の送信手段とを有する ことを特徴とする遠隔保
守システム。 - 【請求項２】 前記ＦＰＧＡを有するハードウェアが、
前記ＦＰＧＡが正常動作から異常動作に遷移したとき
に、前記プログラム要求信号を出力することを特徴とす
る請求項１に記載の遠隔保守システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08025458A JP3075166B2 (ja) | 1996-02-13 | 1996-02-13 | 遠隔保守システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08025458A JP3075166B2 (ja) | 1996-02-13 | 1996-02-13 | 遠隔保守システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09218781A JPH09218781A (ja) | 1997-08-19 |
| JP3075166B2 true JP3075166B2 (ja) | 2000-08-07 |
Family
ID=12166593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08025458A Expired - Lifetime JP3075166B2 (ja) | 1996-02-13 | 1996-02-13 | 遠隔保守システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075166B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031652A2 (en) | 1998-11-20 | 2000-06-02 | Altera Corporation | Reconfigurable programmable logic device computer system |
| WO2005001689A1 (ja) * | 2003-06-25 | 2005-01-06 | Nec Corporation | 電子計算機、半導体集積回路、制御方法、プログラムの生成方法、及びプログラム |
| JP4923755B2 (ja) * | 2006-06-06 | 2012-04-25 | 日本電気株式会社 | Ｆｐｇａ搭載装置、ｆｐｇａ置換方法およびプログラム |
| JP5948806B2 (ja) * | 2011-11-16 | 2016-07-06 | 富士通株式会社 | プラグインカード収容装置及びプラグインカード制御方法 |
| JP6048249B2 (ja) | 2013-03-19 | 2016-12-21 | 富士通株式会社 | デバイス更新装置、及びデバイス更新方法 |
-
1996
- 1996-02-13 JP JP08025458A patent/JP3075166B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| トランジスタ技術１９９５年７月号，ＣＱ出版社，ｐ２９０−２９１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09218781A (ja) | 1997-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000509 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080609 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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