JP3074973B2 - サンプルホールド遅延回路 - Google Patents
サンプルホールド遅延回路Info
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- JP3074973B2 JP3074973B2 JP04299488A JP29948892A JP3074973B2 JP 3074973 B2 JP3074973 B2 JP 3074973B2 JP 04299488 A JP04299488 A JP 04299488A JP 29948892 A JP29948892 A JP 29948892A JP 3074973 B2 JP3074973 B2 JP 3074973B2
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- hold circuits
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- Pulse Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、通信、信号処理、計
測、制御システム等に用いられるサンプルホールド遅延
回路に関する。
測、制御システム等に用いられるサンプルホールド遅延
回路に関する。
【０００２】
【従来の技術】図２は従来のサンプルホールド遅延回路
を示しており、一例として、並列３段構成で２サンプル
周期遅延させる場合を示している。図２において、１は
入力信号が印加される入力端子、７、８、９はサンプリ
ング周期ごとに順次開閉し、入力信号を後述の各サンプ
ルホールド回路に取り込むためのスイッチである。２、
３、４は、スイッチ７、８、９を介して入力信号を取り
込み、所望の遅延時間である２サンプル周期の間ホール
ドするためのサンプルホールド回路であり、その構成は
図３に示すように、コンデンサ１４とオペアンプ１５と
で構成されている。１０、１１、１２はスイッチ７、
８、９が各々閉じた２サンプル周期後に閉じ、サンプル
ホールド回路２、３、４の出力をサンプルホールド回路
６に供給するためのスイッチである。６はサンプルホー
ルド回路２、３、４からの出力信号を順次取り込み、０
次ホールドして最終的な２サンプル周期遅延されたサン
プルホールド遅延信号を出力するサンプルホールド回路
であり、その構成はサンプルホールド回路２、３、４と
同様に図３に示した通りである。
を示しており、一例として、並列３段構成で２サンプル
周期遅延させる場合を示している。図２において、１は
入力信号が印加される入力端子、７、８、９はサンプリ
ング周期ごとに順次開閉し、入力信号を後述の各サンプ
ルホールド回路に取り込むためのスイッチである。２、
３、４は、スイッチ７、８、９を介して入力信号を取り
込み、所望の遅延時間である２サンプル周期の間ホール
ドするためのサンプルホールド回路であり、その構成は
図３に示すように、コンデンサ１４とオペアンプ１５と
で構成されている。１０、１１、１２はスイッチ７、
８、９が各々閉じた２サンプル周期後に閉じ、サンプル
ホールド回路２、３、４の出力をサンプルホールド回路
６に供給するためのスイッチである。６はサンプルホー
ルド回路２、３、４からの出力信号を順次取り込み、０
次ホールドして最終的な２サンプル周期遅延されたサン
プルホールド遅延信号を出力するサンプルホールド回路
であり、その構成はサンプルホールド回路２、３、４と
同様に図３に示した通りである。
【０００３】次に上記従来例の動作について説明する。
図２において、サンプルホールド回路２、３、４はスイ
ッチ７、８、９によりサンプルホールド回路２→サンプ
ルホールド回路３→サンプルホールド回路４→サンプル
ホールド回路２→サンプルホールド回路３→…という順
序で周期的に選択され、サンプル周期毎に入力信号が取
り込まれる。そして、所望の遅延時間後、スイッチ１
１、１２、１３を介して順次周期的にサンプルホールド
回路２、３、４の出力信号がサンプルホールド回路６に
供給される。サンプルホールド回路６は、サンプルホー
ルド回路２、３、４からの出力信号を０次ホールドし、
最終的なサンプルホールド遅延信号を出力する。
図２において、サンプルホールド回路２、３、４はスイ
ッチ７、８、９によりサンプルホールド回路２→サンプ
ルホールド回路３→サンプルホールド回路４→サンプル
ホールド回路２→サンプルホールド回路３→…という順
序で周期的に選択され、サンプル周期毎に入力信号が取
り込まれる。そして、所望の遅延時間後、スイッチ１
１、１２、１３を介して順次周期的にサンプルホールド
回路２、３、４の出力信号がサンプルホールド回路６に
供給される。サンプルホールド回路６は、サンプルホー
ルド回路２、３、４からの出力信号を０次ホールドし、
最終的なサンプルホールド遅延信号を出力する。
【０００４】このように上記従来のサンプルホールド遅
延回路であっても、並列構成のサンプルホールド回路を
順次周期的に選択して用いることで、所望のサンプルホ
ールド遅延信号を得ることができる。
延回路であっても、並列構成のサンプルホールド回路を
順次周期的に選択して用いることで、所望のサンプルホ
ールド遅延信号を得ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のサンプルホールド遅延回路では、並列に配置された
サンプルホールド回路を周期的に選択して用いるため、
各サンプルホールド回路間にオフセット等のバラツキが
あると、最終出力に周期的な誤差信号が生じ、スプリア
ス発射がおきるという問題があった。
来のサンプルホールド遅延回路では、並列に配置された
サンプルホールド回路を周期的に選択して用いるため、
各サンプルホールド回路間にオフセット等のバラツキが
あると、最終出力に周期的な誤差信号が生じ、スプリア
ス発射がおきるという問題があった。
【０００６】本発明は上記問題を解決するものであり、
誤差信号の発生周期をランダム化し、スプリアスを拡散
することでその出力レベルを低減する優れたサンプルホ
ールド遅延回路を提供することを目的とする。
誤差信号の発生周期をランダム化し、スプリアスを拡散
することでその出力レベルを低減する優れたサンプルホ
ールド遅延回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力端子に並列接続された複数のサンプル
ホールド回路と、このサンプルホールド回路をランダム
に選択して入力信号を遅延させる制御手段と、上記複数
のサンプルホールド回路の出力を０次ホールドして出力
するサンプルホールド回路とを備えたことを特徴とする
ものである。
するために、入力端子に並列接続された複数のサンプル
ホールド回路と、このサンプルホールド回路をランダム
に選択して入力信号を遅延させる制御手段と、上記複数
のサンプルホールド回路の出力を０次ホールドして出力
するサンプルホールド回路とを備えたことを特徴とする
ものである。
【０００８】
【作用】したがって本発明によれば、複数のサンプルホ
ールド回路をランダムに選択することにより、各サンプ
ルホールド回路間でのオフセット等のバラツキにより生
じるスプリアスを拡散させる。
ールド回路をランダムに選択することにより、各サンプ
ルホールド回路間でのオフセット等のバラツキにより生
じるスプリアスを拡散させる。
【０００９】
【実施例】図１は本発明の一実施例を示すサンプルホー
ルド遅延回路のブロック図である。本実施例では、並列
４段構成で２サンプル周期遅延させる場合の構成を示し
ている。図１において、１は入力端子、２７、２８、２
９、３０は後述するスイッチ選択信号によって選択的に
開閉され、入力信号を後述の各サンプルホールド回路に
取り込むためのスイッチである。２２、２３、２４、２
５は、スイッチ２７、２８、２９、３０を介して取り込
んだ入力信号を２サンプル周期の間ホールドするための
サンプルホールド回路であり、図３に示す構成となって
いる。３１、３２、３３、３４はそれぞれスイッチ２
７、２８、２９、３０が閉じた２サンプル周期後に閉じ
るスイッチであり、サンプルホールド回路２２、２３、
２４、２５の出力を各々後述のサンプルホールド回路２
６に供給する。
ルド遅延回路のブロック図である。本実施例では、並列
４段構成で２サンプル周期遅延させる場合の構成を示し
ている。図１において、１は入力端子、２７、２８、２
９、３０は後述するスイッチ選択信号によって選択的に
開閉され、入力信号を後述の各サンプルホールド回路に
取り込むためのスイッチである。２２、２３、２４、２
５は、スイッチ２７、２８、２９、３０を介して取り込
んだ入力信号を２サンプル周期の間ホールドするための
サンプルホールド回路であり、図３に示す構成となって
いる。３１、３２、３３、３４はそれぞれスイッチ２
７、２８、２９、３０が閉じた２サンプル周期後に閉じ
るスイッチであり、サンプルホールド回路２２、２３、
２４、２５の出力を各々後述のサンプルホールド回路２
６に供給する。
【００１０】２６はサンプルホールド回路２２、２３、
２４、２５からの出力をスイッチ３１、３２、３３、３
４を介して取り込んで０次ホールドし、最終的な２サン
プル周期遅延されたサンプルホールド遅延信号を出力す
るためのサンプルホールド回路である。３５はサンプリ
ング周期毎に疑似雑音（以下、ＰＮと称する）符号を発
生するＰＮ符号発生回路、３６は発生されたＰＮ符号に
応じて、スイッチ２７、２８、２９、３０およびスイッ
チ３１、３２、３３、３４の開閉順序を決めるスイッチ
選択信号を発生するスイッチ選択回路、１３は出力信号
を出力する出力端子である。
２４、２５からの出力をスイッチ３１、３２、３３、３
４を介して取り込んで０次ホールドし、最終的な２サン
プル周期遅延されたサンプルホールド遅延信号を出力す
るためのサンプルホールド回路である。３５はサンプリ
ング周期毎に疑似雑音（以下、ＰＮと称する）符号を発
生するＰＮ符号発生回路、３６は発生されたＰＮ符号に
応じて、スイッチ２７、２８、２９、３０およびスイッ
チ３１、３２、３３、３４の開閉順序を決めるスイッチ
選択信号を発生するスイッチ選択回路、１３は出力信号
を出力する出力端子である。
【００１１】次に上記実施例の動作について説明する。
ＰＮ発生回路３５から発生されるＰＮ符号に応じて、ス
イッチ選択回路３６では、スイッチ２７、２８、２９、
３０を選択して閉状態にする。つまり、スイッチ２７、
２８、２９、３０によりサンプルホールド回路２２、２
３、２４、２５のうちどれか１つのサンプルホールド回
路が選択され、ここに入力信号ｖiが取り込まれ、２サ
ンプル周期の間ホールドされる。この際、２サンプル周
期の遅延を得るために、サンプルホールド回路２２、２
３、２４、２５のうち２つのサンプルホールド回路は常
に入力電圧を保持しておかなければならない。そのた
め、３つめの入力信号を取り込むとき、ＰＮ符号に応じ
てサンプルホールド回路を選択する際の選択対象が最低
２つ必要になるので、入力電圧が保持されているサンプ
ルホールド回路２つと、選択対象となるサンプルホール
ド回路２つで合計４つのサンプルホールド回路が必要と
なる。２つのサンプルホールド回路から１つを選択する
際には、例えば、各サンプルホールド回路に予め番号を
付与しておき、ＰＮ符号発生回路３５において０が発生
したときには番号の小さいサンプルホールド回路、１が
発生したときには番号の大きいサンプルホールド回路に
接続されているスイッチを閉状態にするようにスイッチ
選択回路３６が制御を行えばよい。
ＰＮ発生回路３５から発生されるＰＮ符号に応じて、ス
イッチ選択回路３６では、スイッチ２７、２８、２９、
３０を選択して閉状態にする。つまり、スイッチ２７、
２８、２９、３０によりサンプルホールド回路２２、２
３、２４、２５のうちどれか１つのサンプルホールド回
路が選択され、ここに入力信号ｖiが取り込まれ、２サ
ンプル周期の間ホールドされる。この際、２サンプル周
期の遅延を得るために、サンプルホールド回路２２、２
３、２４、２５のうち２つのサンプルホールド回路は常
に入力電圧を保持しておかなければならない。そのた
め、３つめの入力信号を取り込むとき、ＰＮ符号に応じ
てサンプルホールド回路を選択する際の選択対象が最低
２つ必要になるので、入力電圧が保持されているサンプ
ルホールド回路２つと、選択対象となるサンプルホール
ド回路２つで合計４つのサンプルホールド回路が必要と
なる。２つのサンプルホールド回路から１つを選択する
際には、例えば、各サンプルホールド回路に予め番号を
付与しておき、ＰＮ符号発生回路３５において０が発生
したときには番号の小さいサンプルホールド回路、１が
発生したときには番号の大きいサンプルホールド回路に
接続されているスイッチを閉状態にするようにスイッチ
選択回路３６が制御を行えばよい。
【００１２】次に、各サンプルホールド回路の出力は、
２サンプル周期にわたってホールドされた後スイッチ３
１、３２、３３、３４を介してサンプルホールド回路２
６に供給される。このとき、スイッチ選択回路では、ス
イッチ２７、２８、２９、３０が選択された２サンプル
周期後にそれぞれスイッチ３１、３２、３３、３４を選
択して閉状態にすることである。そしてサンプルホール
ド回路２６で０次ホールドされ、２サンプル周期遅延さ
れたサンプルホールド遅延信号が出力ｖoとして出力端
子１３に得られる。
２サンプル周期にわたってホールドされた後スイッチ３
１、３２、３３、３４を介してサンプルホールド回路２
６に供給される。このとき、スイッチ選択回路では、ス
イッチ２７、２８、２９、３０が選択された２サンプル
周期後にそれぞれスイッチ３１、３２、３３、３４を選
択して閉状態にすることである。そしてサンプルホール
ド回路２６で０次ホールドされ、２サンプル周期遅延さ
れたサンプルホールド遅延信号が出力ｖoとして出力端
子１３に得られる。
【００１３】このように、上記実施例によれば、サンプ
ルホールド回路の選択順序がランダム化されているの
で、サンプルホールド回路２２、２３、２４、２５の間
で生じるオフセット等のバラツキによる誤差信号の発生
周期もランダム化される。この結果出力されるスプリア
スも拡散され、その出力レベルが低減されるという効果
を有する。
ルホールド回路の選択順序がランダム化されているの
で、サンプルホールド回路２２、２３、２４、２５の間
で生じるオフセット等のバラツキによる誤差信号の発生
周期もランダム化される。この結果出力されるスプリア
スも拡散され、その出力レベルが低減されるという効果
を有する。
【００１４】なお、本実施例では、各スイッチの選択を
行うに際して、ＰＮ符号を発生させ、このＰＮ符号に応
じてスイッチ選択回路で任意のスイッチを選択したが、
かならずしもこれに限定されるものではなく、並列に接
続されたサンプルホールド回路からランダムに選択する
構成をとればよいものである。
行うに際して、ＰＮ符号を発生させ、このＰＮ符号に応
じてスイッチ選択回路で任意のスイッチを選択したが、
かならずしもこれに限定されるものではなく、並列に接
続されたサンプルホールド回路からランダムに選択する
構成をとればよいものである。
【００１５】
【発明の効果】本発明は上記実施例から明らかなよう
に、複数のサンプルホールド回路をランダムに選択する
ことにより、各サンプルホールド回路間でのオフセット
等のバラツキにより生じるスプリアスを拡散させてその
出力レベルを低減させることができる。
に、複数のサンプルホールド回路をランダムに選択する
ことにより、各サンプルホールド回路間でのオフセット
等のバラツキにより生じるスプリアスを拡散させてその
出力レベルを低減させることができる。
【図１】本発明の一実施例におけるサンプルホールド遅
延回路のブロック図
延回路のブロック図
【図２】従来のサンプルホールド遅延回路のブロック図
【図３】サンプルホールド回路の構成を示す回路図
２２、２３、２４、２５、２６ サンプルホールド回路 ２７、２８、２９、３０、３１、３２、３３、３４ ス
イッチ ３５ ＰＮ符号発生回路 ３６ スイッチ選択回路
イッチ ３５ ＰＮ符号発生回路 ３６ スイッチ選択回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−261894（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02 H03H 19/00 H03M 1/00 - 1/88 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】 入力端子に並列接続された複数のサンプ
ルホールド回路と、このサンプルホールド回路をランダ
ムに選択して入力信号を遅延させる制御手段と、上記複
数のサンプルホールド回路の出力を０次ホールドして出
力するサンプルホールド回路とを備えたサンプルホール
ド遅延回路。 - 【請求項２】 複数のサンプルホールド回路の入出力そ
れぞれにスイッチを設け、これらのスイッチを制御手段
により選択することでサンプルホールド回路を選択する
ことを特徴とする請求項１記載のサンプルホールド遅延
回路。 - 【請求項３】 制御手段は、疑似雑音符号を発生させる
ＰＮ符号発生回路と、このＰＮ符号発生回路にて発生し
たＰＮ符号に基づいて複数のサンプルホールド回路を選
択する選択回路とを備えたことを特徴とする請求項１記
載のサンプルホールド遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04299488A JP3074973B2 (ja) | 1992-11-10 | 1992-11-10 | サンプルホールド遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04299488A JP3074973B2 (ja) | 1992-11-10 | 1992-11-10 | サンプルホールド遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152331A JPH06152331A (ja) | 1994-05-31 |
| JP3074973B2 true JP3074973B2 (ja) | 2000-08-07 |
Family
ID=17873223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04299488A Expired - Fee Related JP3074973B2 (ja) | 1992-11-10 | 1992-11-10 | サンプルホールド遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074973B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4754704B2 (ja) * | 2001-03-27 | 2011-08-24 | 島田理化工業株式会社 | 自動サンプルホールド装置及びパルス変調高周波信号発生装置 |
-
1992
- 1992-11-10 JP JP04299488A patent/JP3074973B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152331A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |