JP3066967B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3066967B2 JP3066967B2 JP63121173A JP12117388A JP3066967B2 JP 3066967 B2 JP3066967 B2 JP 3066967B2 JP 63121173 A JP63121173 A JP 63121173A JP 12117388 A JP12117388 A JP 12117388A JP 3066967 B2 JP3066967 B2 JP 3066967B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法、特に選択酸化（LO
COS）工程に関する。
COS）工程に関する。
本発明は、選択酸化工程において、フォトレジスト膜
下のシリコン窒化膜を反射防止条件に合うように形成す
ることによって、フォトレジスト膜に対する露光工程で
露光用の光の下地基板からの反射を抑制してパターン精
度を向上させるようにしたものである。
下のシリコン窒化膜を反射防止条件に合うように形成す
ることによって、フォトレジスト膜に対する露光工程で
露光用の光の下地基板からの反射を抑制してパターン精
度を向上させるようにしたものである。
半導体集積回路においては、素子分離として選択酸化
による酸化層（以下LOCOS酸化層という）が用いられ
る。このLOCOS酸化層は通常、次のようにして形成され
る。すなわち、シリコン基板上にシリコン窒化膜を形成
し、その上にフォトレジスト膜を形成した後、フォトレ
ジスト膜を所要パターンに露光し、現像してレジストパ
ターンを形成する。次にこのレジストパターンをマスク
にシリコン窒化膜をパターニングした後、このシリコン
窒化膜をマスクにシリコン基板を選択的に酸化してLOCO
S酸化層を形成する。
による酸化層（以下LOCOS酸化層という）が用いられ
る。このLOCOS酸化層は通常、次のようにして形成され
る。すなわち、シリコン基板上にシリコン窒化膜を形成
し、その上にフォトレジスト膜を形成した後、フォトレ
ジスト膜を所要パターンに露光し、現像してレジストパ
ターンを形成する。次にこのレジストパターンをマスク
にシリコン窒化膜をパターニングした後、このシリコン
窒化膜をマスクにシリコン基板を選択的に酸化してLOCO
S酸化層を形成する。
フォトリソグラフィーにおいて、単層レジスト膜を用
いた場合、露光波長λの光がフォトレジスト膜に垂直入
射した時、下地基板からの反射が30％以上になるとフォ
トレジスト膜内に定在波が生じ平坦なレジストパターン
でも、例えば0.5μｍライン／スペースとそれ以上のル
ールのライン／スペースの最適露光時間が大幅に異な
り、ルール差によりパターニングの変換差が異なってき
て、パターン精度が悪化することが知られている。
いた場合、露光波長λの光がフォトレジスト膜に垂直入
射した時、下地基板からの反射が30％以上になるとフォ
トレジスト膜内に定在波が生じ平坦なレジストパターン
でも、例えば0.5μｍライン／スペースとそれ以上のル
ールのライン／スペースの最適露光時間が大幅に異な
り、ルール差によりパターニングの変換差が異なってき
て、パターン精度が悪化することが知られている。
一方、装置で性能を決めるものにステッパーの解像度
＝λ/2NAと焦点深度＝±λ/2（NA）２、（但し、λは波
長、NAはレンズの開口数である）が知られている。解像
度の向上はNAを増大するか、露光波長λを短かくするこ
とでできる。しかしNAを増大すると焦点深度が浅くなり
レジスト膜を薄くする必要があり、耐ドライエッチング
性が悪化する。またλを短かくすると下地Siからの反射
率がｇ線（波長436nm）では48％,i線（波長365nm）では
65％，エキシマレーザ（波長248nm）では70％と増大
し、何らかの反射防止が求められている。
＝λ/2NAと焦点深度＝±λ/2（NA）２、（但し、λは波
長、NAはレンズの開口数である）が知られている。解像
度の向上はNAを増大するか、露光波長λを短かくするこ
とでできる。しかしNAを増大すると焦点深度が浅くなり
レジスト膜を薄くする必要があり、耐ドライエッチング
性が悪化する。またλを短かくすると下地Siからの反射
率がｇ線（波長436nm）では48％,i線（波長365nm）では
65％，エキシマレーザ（波長248nm）では70％と増大
し、何らかの反射防止が求められている。
ところで、LOCOS酸化層等の素子分離技術において、
微細ルールではパターン変換差の許容値が厳しいにも拘
らず、上記のような背景からレジストパターンでの±10
％以上のバラツキが生じてきており、特性のバラツキと
して表面化してきた。LOCOS酸化層の形成工程で用いる
減圧CVD Si3N4膜については、光学的に良好な反射防止
条件で用いておらず（即ち、露光波長での反射防止を光
学的に考慮しておらず）、バーズビークや結晶欠陥等に
ついてのみ注目しているのが現状である。
微細ルールではパターン変換差の許容値が厳しいにも拘
らず、上記のような背景からレジストパターンでの±10
％以上のバラツキが生じてきており、特性のバラツキと
して表面化してきた。LOCOS酸化層の形成工程で用いる
減圧CVD Si3N4膜については、光学的に良好な反射防止
条件で用いておらず（即ち、露光波長での反射防止を光
学的に考慮しておらず）、バーズビークや結晶欠陥等に
ついてのみ注目しているのが現状である。
本発明は、上述の点に鑑み、LOCOS酸化層の形成に際
し、露光波長での反射防止を図りフォトリソグラフィ工
程でのパターン精度を向上し、高精度のLOCOS酸化層を
形成できるようにした半導体装置の製造方法を提供する
ものである。
し、露光波長での反射防止を図りフォトリソグラフィ工
程でのパターン精度を向上し、高精度のLOCOS酸化層を
形成できるようにした半導体装置の製造方法を提供する
ものである。
本発明に係る半導体装置の製造方法は、フォトレジス
ト膜（３）下のシリコン窒化膜（２）の膜厚を、アライ
メント光の下地基板からの反射が得られ、かつフォトレ
ジストパターニング用の露光光の下地基板からの反射を
防止するような条件に合う膜厚とし、フォトレジスト膜
（３）を露光，現像してパターニングし、このフォトレ
ジスト膜（３）をマスクにシリコン窒化膜（２）をパタ
ーニングし、このシリコン窒化膜（２）をマスクにして
半導体基板（１）を選択的に酸化するようになす。
ト膜（３）下のシリコン窒化膜（２）の膜厚を、アライ
メント光の下地基板からの反射が得られ、かつフォトレ
ジストパターニング用の露光光の下地基板からの反射を
防止するような条件に合う膜厚とし、フォトレジスト膜
（３）を露光，現像してパターニングし、このフォトレ
ジスト膜（３）をマスクにシリコン窒化膜（２）をパタ
ーニングし、このシリコン窒化膜（２）をマスクにして
半導体基板（１）を選択的に酸化するようになす。
また、本発明は、上記製造方法において、シリコン窒
化膜（２）の膜厚を1250Å〜1750Åとし、アライメント
光を波長633nmの光とし、露光光をｇ線（波長436nm）の
光とする。
化膜（２）の膜厚を1250Å〜1750Åとし、アライメント
光を波長633nmの光とし、露光光をｇ線（波長436nm）の
光とする。
シリコン窒化膜（２）の屈折率は、反射防止条件に合
うように、値2.24或はその近傍の値となるように選定す
る。
うように、値2.24或はその近傍の値となるように選定す
る。
本法によれば、フォトレジスト膜（２）の露光に際し
て、露光光に対しては下地の半導体基板（１）からの反
射が防止されるので、パターン精度のよいLOCOS酸化層
（４）の形成が可能になる。
て、露光光に対しては下地の半導体基板（１）からの反
射が防止されるので、パターン精度のよいLOCOS酸化層
（４）の形成が可能になる。
本法によれば、露光光の反射が防止され、且つ位置合
せ用のアライメント光に対して反射が得られるので、露
光パターン精度の向上と共に、高精度の位置合せができ
る。
せ用のアライメント光に対して反射が得られるので、露
光パターン精度の向上と共に、高精度の位置合せができ
る。
本法によれば、シリコン窒化膜（２）の膜厚を1250Å
〜1750Åとするときには、露光用のｇ線（波長436nm）
の光に対しては下地の半導体基板（１）からの反射率が
低下する。従ってパターン精度のよいLOCOS酸化層
（４）の形成が可能となる。一方、位置合せ用のアライ
メント波長633nmの光に対しては反射率が向上し高精度
の位置合せができる。
〜1750Åとするときには、露光用のｇ線（波長436nm）
の光に対しては下地の半導体基板（１）からの反射率が
低下する。従ってパターン精度のよいLOCOS酸化層
（４）の形成が可能となる。一方、位置合せ用のアライ
メント波長633nmの光に対しては反射率が向上し高精度
の位置合せができる。
以下、本発明の実施例を説明する。
本発明においては、LOCOS酸化層を形成する際のフォ
トリソグラフィ工程での露光時に、下地Siからの反射率
を下げてパターン精度の向上を図るために、シリコン基
体上に形成するシリコン窒化（Si3N4）膜を下地の反射
防止条件に合った屈折率及び膜厚に選定して形成するよ
うになす。
トリソグラフィ工程での露光時に、下地Siからの反射率
を下げてパターン精度の向上を図るために、シリコン基
体上に形成するシリコン窒化（Si3N4）膜を下地の反射
防止条件に合った屈折率及び膜厚に選定して形成するよ
うになす。
単純なLOCOS酸化層の形成工程を考えた場合、Si3N4/S
i構造におけるSi3N4膜をパターニングすることになる。
今、シリコン基体上にSiO2パッド層を介してSi3N4膜を
被着形成し、その上にフォトレジスト層を形成して、こ
のフォトレジスト層を所定パターンに露光するときの、
露光波長λ＝436nm（ｇ線）とし、シリコン基体の屈折
率＝5.0−j0.17とすると、Si3N4膜に要求される屈折
率n1は次のようになる（なお、Si基体とSi3N4膜間の薄
いSiO2パッド層は無視できる）。
i構造におけるSi3N4膜をパターニングすることになる。
今、シリコン基体上にSiO2パッド層を介してSi3N4膜を
被着形成し、その上にフォトレジスト層を形成して、こ
のフォトレジスト層を所定パターンに露光するときの、
露光波長λ＝436nm（ｇ線）とし、シリコン基体の屈折
率＝5.0−j0.17とすると、Si3N4膜に要求される屈折
率n1は次のようになる（なお、Si基体とSi3N4膜間の薄
いSiO2パッド層は無視できる）。
但し、k2:シリコン基体の露光波長436nmでの吸収係
数、n2:同じくシリコン基体の露光波長436nmでの屈折率
であり、k2＝0.17,n2＝5.0を代入する。
数、n2:同じくシリコン基体の露光波長436nmでの屈折率
であり、k2＝0.17,n2＝5.0を代入する。
上記式よりSi3N4膜としては屈折率n1＝2.24を有するS
i3N4であれば良い。また、Si3N4膜の膜厚ｄについて
も、干渉の周期より、 と知られているので、48.7nm,146nm,243nmの中よりLOCO
S酸化層の形状に合わせて設定すればよい。
i3N4であれば良い。また、Si3N4膜の膜厚ｄについて
も、干渉の周期より、 と知られているので、48.7nm,146nm,243nmの中よりLOCO
S酸化層の形状に合わせて設定すればよい。
尚、形状コントロールの為にSi3N4膜とシリコン基体
の間に多結晶シリコン膜やSiO2膜を入れた構成のものに
おいても、わずかな合せ込みで、すなわち、Si3N4膜の
膜厚を上記計算式の値からわずかにずらした値とするこ
とによって行える。減圧CVDによるSi3N4膜の屈折率n1の
コントロールは、SiリッチになるSiH2Cl2/NH3の流量比
でコントロールできる。かかる減圧CVDによるSi3N4膜の
形成条件の例を次に示す。
の間に多結晶シリコン膜やSiO2膜を入れた構成のものに
おいても、わずかな合せ込みで、すなわち、Si3N4膜の
膜厚を上記計算式の値からわずかにずらした値とするこ
とによって行える。減圧CVDによるSi3N4膜の屈折率n1の
コントロールは、SiリッチになるSiH2Cl2/NH3の流量比
でコントロールできる。かかる減圧CVDによるSi3N4膜の
形成条件の例を次に示す。
熱分解温度 750℃〜800℃ 形成圧力 0.1〜0.8Torr SiH2Cl2/NH3モル比1/4以上 キャリアガスはN2を用いてもよく、或はキャリアガス
は無くても良い。
は無くても良い。
第２図は上記形成条件の１例であり、Si3N4膜を膜厚1
50nm,100nm,65nm,50nm,30nmと被着形成した場合の反射
スペクトルを示す。膜厚150nmの場合は、露光波長（436
nm）では反射率が低下し、アライメント波長（633nm）
では反射率が向上する。
50nm,100nm,65nm,50nm,30nmと被着形成した場合の反射
スペクトルを示す。膜厚150nmの場合は、露光波長（436
nm）では反射率が低下し、アライメント波長（633nm）
では反射率が向上する。
半導体装置を微細加工して高集積化させるために、レ
ジスト層の露光を縮小撮影露光によって行う様になって
きており、この縮小投影露光ではウエハ上に形成されて
いるレシスト層の全面をステップアンドリピートを繰り
返して露光する。従って縮小投影露光では精密な位置合
せ露光をしなければならず、そのためにウエハ上の合せ
マークからウエハの位置を検出してマスクの投影像とウ
エハとの位置合せを行う。このウエハ上の合せマークの
検出は、露光に用いる光即ち露光波長436nmの光とは別
の光、つまりレジスト層を感光させない波長の光（所謂
アライメント波長633nmの光）でウエハ照射し、その反
射光を検出して行う。従ってこの場合は露光の場合とは
逆にウエハ等の反射率が高い方が好ましい。上記のSi3N
4膜の膜厚から150nmの場合には、露光波長436nmでの反
射率が低く、アライメント波長（633nm）での反射率が
高いので、縮小投影露光での露光と位置合せの条件に合
致し好ましい。そして、本発明においてはLOCOS用の実
用的なSi3N4膜の膜厚値としては、1250Å〜1750Å好ま
しくは1460Å近傍とするものである。これは、露光条件
として、膜厚48.7nm或は243nmでも可能であるが、実際
のLOCOS酸化層の形成時に、Si3N4膜の膜厚が薄すぎると
バーズビークが長く入り過ぎ、またSi3N4膜の膜厚が厚
くなると、例えば2500Å以上ではシリコン基体側に欠陥
が入りやすくなるという理由からである。
ジスト層の露光を縮小撮影露光によって行う様になって
きており、この縮小投影露光ではウエハ上に形成されて
いるレシスト層の全面をステップアンドリピートを繰り
返して露光する。従って縮小投影露光では精密な位置合
せ露光をしなければならず、そのためにウエハ上の合せ
マークからウエハの位置を検出してマスクの投影像とウ
エハとの位置合せを行う。このウエハ上の合せマークの
検出は、露光に用いる光即ち露光波長436nmの光とは別
の光、つまりレジスト層を感光させない波長の光（所謂
アライメント波長633nmの光）でウエハ照射し、その反
射光を検出して行う。従ってこの場合は露光の場合とは
逆にウエハ等の反射率が高い方が好ましい。上記のSi3N
4膜の膜厚から150nmの場合には、露光波長436nmでの反
射率が低く、アライメント波長（633nm）での反射率が
高いので、縮小投影露光での露光と位置合せの条件に合
致し好ましい。そして、本発明においてはLOCOS用の実
用的なSi3N4膜の膜厚値としては、1250Å〜1750Å好ま
しくは1460Å近傍とするものである。これは、露光条件
として、膜厚48.7nm或は243nmでも可能であるが、実際
のLOCOS酸化層の形成時に、Si3N4膜の膜厚が薄すぎると
バーズビークが長く入り過ぎ、またSi3N4膜の膜厚が厚
くなると、例えば2500Å以上ではシリコン基体側に欠陥
が入りやすくなるという理由からである。
次に第１図は本発明による素子分離としてのLOCOS酸
化層の形成法の一例である。第１図Ａに示すようにシリ
コン基板（１）の一面に、薄いSiO2パッド層（図示せ
ず）を介して上述の形成条件によって屈折率2.24程度
（或は2.0近傍でも可能）で膜厚1250Å〜1750Å程度のS
i3N4膜（２）を形成し、さらにその上にフォトレジスト
膜（３）を被着形成する。
化層の形成法の一例である。第１図Ａに示すようにシリ
コン基板（１）の一面に、薄いSiO2パッド層（図示せ
ず）を介して上述の形成条件によって屈折率2.24程度
（或は2.0近傍でも可能）で膜厚1250Å〜1750Å程度のS
i3N4膜（２）を形成し、さらにその上にフォトレジスト
膜（３）を被着形成する。
次に、第１図Ｂに示すようにマスク（４）を介してｇ
線（波長436nm）の光（５）でフォトレジスト膜（３）
を露光し、次で現像して第１図Ｃに示すように所定パタ
ーンのフォトレジスト膜（３）を形成する。
線（波長436nm）の光（５）でフォトレジスト膜（３）
を露光し、次で現像して第１図Ｃに示すように所定パタ
ーンのフォトレジスト膜（３）を形成する。
次に、第１図Ｄに示すようにフォトレジスト膜（３）
をマスクにSi3N4膜（２）を選択的に除去し、しかる
後、パターニングされたSi3N4膜（２）をマスクにして
シリコン基板（１）を選択的に酸化して所謂LOCOS酸化
層（６）を形成する。
をマスクにSi3N4膜（２）を選択的に除去し、しかる
後、パターニングされたSi3N4膜（２）をマスクにして
シリコン基板（１）を選択的に酸化して所謂LOCOS酸化
層（６）を形成する。
かかる製法によれば、屈折率2.24程度、膜厚1250Å〜
1750ÅのSi3N4膜（２）を形成することにより、第１図
Ｂのｇ線（波長436nm）の光による露光工程において、
下地のシリコン基板（１）からの反射率が下げられ、露
光条件のマージンが幅広くとれるようになり、露光パタ
ーン精度が向上する。また良好な反射防止条件のSi3N4
膜（２）を用いているのでLOCOS酸化層の形成時のバー
ズビークや、シリコン基板の結晶欠陥の発生等も回避す
ることができる。一方、上記形成条件によるSi3N4膜
（２）においては、位置合せのための光即ちアライメン
ト波長633nmの光に対しては反射率が低下しないので、
露光時の位置合せが良好に行える。また、本法は減圧CV
DのSi3N4膜の膜質特に屈折率と膜厚を選定することによ
り、他は従来技術（構造）はほとんど変えないで、微細
ルールのLOCOSパターンの形成に対応できる。さらに、
露光時の反射防止が図れるので、レジストの精度を保っ
たままLOCOSパターンの縮小ができ、従って、微細ルー
ルのLOCOSパターンを精度よく形成することができる。
1750ÅのSi3N4膜（２）を形成することにより、第１図
Ｂのｇ線（波長436nm）の光による露光工程において、
下地のシリコン基板（１）からの反射率が下げられ、露
光条件のマージンが幅広くとれるようになり、露光パタ
ーン精度が向上する。また良好な反射防止条件のSi3N4
膜（２）を用いているのでLOCOS酸化層の形成時のバー
ズビークや、シリコン基板の結晶欠陥の発生等も回避す
ることができる。一方、上記形成条件によるSi3N4膜
（２）においては、位置合せのための光即ちアライメン
ト波長633nmの光に対しては反射率が低下しないので、
露光時の位置合せが良好に行える。また、本法は減圧CV
DのSi3N4膜の膜質特に屈折率と膜厚を選定することによ
り、他は従来技術（構造）はほとんど変えないで、微細
ルールのLOCOSパターンの形成に対応できる。さらに、
露光時の反射防止が図れるので、レジストの精度を保っ
たままLOCOSパターンの縮小ができ、従って、微細ルー
ルのLOCOSパターンを精度よく形成することができる。
本発明によれば、LOCOS酸化層の形成工程において、
そのシリコン窒化膜を反射防止条件に合った膜厚をもっ
て形成することにより、フォトレジスト膜に対する露光
で、露光光の下地半導体基体からの反射率が低下し、従
って露光条件のマージンを幅広くとれるようになりパタ
ーン精度を向上することができる。
そのシリコン窒化膜を反射防止条件に合った膜厚をもっ
て形成することにより、フォトレジスト膜に対する露光
で、露光光の下地半導体基体からの反射率が低下し、従
って露光条件のマージンを幅広くとれるようになりパタ
ーン精度を向上することができる。
又、フォトレジスト膜の精度を保ったままLOCOSパタ
ーンの縮小が可能となり、微細ルールのLOCOS酸化層の
形成が可能となる。さらに、アライメント光の反射率は
向上するので、露光時のウエハの位置合せは高精度に行
える。
ーンの縮小が可能となり、微細ルールのLOCOS酸化層の
形成が可能となる。さらに、アライメント光の反射率は
向上するので、露光時のウエハの位置合せは高精度に行
える。
従って、本発明は高密度の半導体集積回路における素
子分離としてのLOCOS酸化層の形成に適用して好適なら
しめるものである。
子分離としてのLOCOS酸化層の形成に適用して好適なら
しめるものである。
第１図Ａ〜Ｅは本発明の半導体装置の製造方法の例を示
す工程図、第２図はSi3N4膜の膜厚を変えたときの反射
スペクトル図である。 （１）はシリコン基板、（２）はSi3N4膜、（３）はフ
ォトレジスト膜、（５）はｇ線の光、（６）はLOCOS酸
化層である。
す工程図、第２図はSi3N4膜の膜厚を変えたときの反射
スペクトル図である。 （１）はシリコン基板、（２）はSi3N4膜、（３）はフ
ォトレジスト膜、（５）はｇ線の光、（６）はLOCOS酸
化層である。
フロントページの続き (56)参考文献 特開 昭56−144544（ＪＰ，Ａ) 特開 昭61−74350（ＪＰ，Ａ) 特開 昭61−290721（ＪＰ，Ａ) 特開 昭62−46529（ＪＰ，Ａ) 特開 昭63−40316（ＪＰ，Ａ) 特開 昭63−36528（ＪＰ，Ａ) 特開 昭61−154127（ＪＰ，Ａ) 特開 昭61−154126（ＪＰ，Ａ)
Claims (2)
- 【請求項１】フォトレジスト膜下のシリコン窒化膜の膜
厚を、アライメント光の下地基板からの反射が得られ、
かつフォトレジストパターニング用の露光光の該下地基
板からの反射を防止する条件に合う膜厚に設定し、 前記フォトレジスト膜を露光、現像してパターニング
し、 前記フォトレジスト膜をマスクにして前記シリコン窒化
膜をパターニングし、 前記シリコン窒化膜をマスクにして半導体基体を選択的
に酸化することを特徴とする半導体装置の製造方法。 - 【請求項２】前記シリコン窒化膜の膜厚を1250Å〜1750
Åとし、 前記アライメント光を波長633nmの光とし、 前記露光光をｇ線（波長436nm）の光とすることを特徴
とする 請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121173A JP3066967B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121173A JP3066967B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290244A JPH01290244A (ja) | 1989-11-22 |
| JP3066967B2 true JP3066967B2 (ja) | 2000-07-17 |
Family
ID=14804658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63121173A Expired - Fee Related JP3066967B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3066967B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144544A (en) * | 1980-04-14 | 1981-11-10 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0628282B2 (ja) * | 1984-09-19 | 1994-04-13 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS61290721A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6246529A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | エツチング方法 |
-
1988
- 1988-05-18 JP JP63121173A patent/JP3066967B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01290244A (ja) | 1989-11-22 |
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