JP3060099B2 - 電子機器 - Google Patents
電子機器Info
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- antenna
- signal
- receiving circuit
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- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G21/00—Input or output devices integrated in time-pieces
- G04G21/04—Input or output devices integrated in time-pieces using radio waves
-
- G—PHYSICS
- G04—HOROLOGY
- G04R—RADIO-CONTROLLED TIME-PIECES
- G04R20/00—Setting the time according to the time information carried or implied by the radio signal
- G04R20/08—Setting the time according to the time information carried or implied by the radio signal the radio signal being broadcast from a long-wave call sign, e.g. DCF77, JJY40, JJY60, MSF60 or WWVB
- G04R20/10—Tuning or receiving; Circuits therefor
-
- G—PHYSICS
- G04—HOROLOGY
- G04R—RADIO-CONTROLLED TIME-PIECES
- G04R20/00—Setting the time according to the time information carried or implied by the radio signal
- G04R20/08—Setting the time according to the time information carried or implied by the radio signal the radio signal being broadcast from a long-wave call sign, e.g. DCF77, JJY40, JJY60, MSF60 or WWVB
- G04R20/12—Decoding time data; Circuits therefor
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- G—PHYSICS
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- G04R—RADIO-CONTROLLED TIME-PIECES
- G04R60/00—Constructional details
- G04R60/06—Antennas attached to or integrated in clock or watch bodies
- G04R60/08—Antennas attached to or integrated in clock or watch bodies inside bezels
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/27—Adaptation for use in or on movable bodies
- H01Q1/273—Adaptation for carrying or wearing by persons or animals
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- General Physics & Mathematics (AREA)
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- Facsimiles In General (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電波を受信して時
刻表示を修正したり、メッセージを表示したりする携帯
型電子機器において、かかる機能の特にはアンテナの構
成および受信回路および信号の復調（デコード）回路の
構成に関して小型、低コスト、低消費電力の新規高性能
携帯型電子機器を実現する技術を提供するものである。
刻表示を修正したり、メッセージを表示したりする携帯
型電子機器において、かかる機能の特にはアンテナの構
成および受信回路および信号の復調（デコード）回路の
構成に関して小型、低コスト、低消費電力の新規高性能
携帯型電子機器を実現する技術を提供するものである。
【０００２】
【従来の技術】図１７（ａ）は従来の電波時計（標準時
電波を受信して時刻表示を修正する機能を有する時計お
よび電子機器の呼称）のアナログ針方式の腕時計を示す
外形図である。
電波を受信して時刻表示を修正する機能を有する時計お
よび電子機器の呼称）のアナログ針方式の腕時計を示す
外形図である。
【０００３】文字板上部に設置された非金属のアンテナ
部ケース（外装）１７００１に従来のフェライトバー式
コイルアンテナ１７００３が収納されている様子を示し
ている。図１７（ｂ）は、従来の電波時計のフェライト
バー式コイルアンテナの外形図である。フェライトのバ
ー（コア）１７００６にコイル巻線１７００５が数百タ
ーン巻いてある様子を示している。該コイル巻線の外周
の直径１７００４は数ｍｍから１０ｍｍφ近くまでの寸
法であり、フェライトバーの長さ１７００７は短いもの
でも１ｃｍぐらいから、長いものでは数ｃｍの寸法にな
るものである。
部ケース（外装）１７００１に従来のフェライトバー式
コイルアンテナ１７００３が収納されている様子を示し
ている。図１７（ｂ）は、従来の電波時計のフェライト
バー式コイルアンテナの外形図である。フェライトのバ
ー（コア）１７００６にコイル巻線１７００５が数百タ
ーン巻いてある様子を示している。該コイル巻線の外周
の直径１７００４は数ｍｍから１０ｍｍφ近くまでの寸
法であり、フェライトバーの長さ１７００７は短いもの
でも１ｃｍぐらいから、長いものでは数ｃｍの寸法にな
るものである。
【０００４】図１７（ｃ）は前述の従来のフェライトバ
ー式コイルアンテナの断面図である。１７００８は巻線
コイル外周直径寸法、１７００９はフェライトバー直径
寸法、１７０１０はフェライトバー、１７０１１は巻線
コイル１７０１２が巻いてあるフェライトバーに沿った
方向の長さの寸法、１７０１３は電波による磁界変化の
通過磁束の様子、１７０１４はフェライトバーの長さ寸
法を表す。
ー式コイルアンテナの断面図である。１７００８は巻線
コイル外周直径寸法、１７００９はフェライトバー直径
寸法、１７０１０はフェライトバー、１７０１１は巻線
コイル１７０１２が巻いてあるフェライトバーに沿った
方向の長さの寸法、１７０１３は電波による磁界変化の
通過磁束の様子、１７０１４はフェライトバーの長さ寸
法を表す。
【０００５】図１８は従来の電波時計の受信回路を示す
システムブロック図である。アンテナ部１８００４のコ
イル（Ｌ成分、インダクタンス成分）１８００５は容量
（Ｃ成分）１８００６とＬ・Ｃ共振回路を構成し、電波
による磁界変化を電力として取り出し、後段の電力増幅
回路部１８００１を経て、チューニング回路部１８００
２を経て、さらに後段の信号処理回路へとつながってい
くが、ここで該チューニング回路部は、基準発振回路部
１８００３を有し、ヘテロダイン構成を取るものが一般
的である。
システムブロック図である。アンテナ部１８００４のコ
イル（Ｌ成分、インダクタンス成分）１８００５は容量
（Ｃ成分）１８００６とＬ・Ｃ共振回路を構成し、電波
による磁界変化を電力として取り出し、後段の電力増幅
回路部１８００１を経て、チューニング回路部１８００
２を経て、さらに後段の信号処理回路へとつながってい
くが、ここで該チューニング回路部は、基準発振回路部
１８００３を有し、ヘテロダイン構成を取るものが一般
的である。
【０００６】
【発明が解決しようとする課題】従来の技術では前述し
てきたような構成をとるため以下のような問題がある。
１つには、コイル巻線アンテナを使用した磁界→電力変
換なのである感度（ＪＧ２ＡＳ，４０ｋＨｚ，１ｋｗ送
信で半径５００ｋｍ以内を想定すると）を確保するため
には、図１７（ｃ）の通過磁束１７０１３に対しては、
図１７（ｃ）のフェライトバー直径１７００９で決まる
一定の断面積が必要であるが、同時にコイルの巻線数が
数１００ターン（最低でも２００ターン）必要となる。
てきたような構成をとるため以下のような問題がある。
１つには、コイル巻線アンテナを使用した磁界→電力変
換なのである感度（ＪＧ２ＡＳ，４０ｋＨｚ，１ｋｗ送
信で半径５００ｋｍ以内を想定すると）を確保するため
には、図１７（ｃ）の通過磁束１７０１３に対しては、
図１７（ｃ）のフェライトバー直径１７００９で決まる
一定の断面積が必要であるが、同時にコイルの巻線数が
数１００ターン（最低でも２００ターン）必要となる。
【０００７】図１７（ｃ）フェライトバー長さ１７０１
４自体は重要なパラメータではない。ここで、繰り返す
が磁界→電力変換なので巻線コイルの合計のインピーダ
ンスをあまり大きくできないのでおのずとコイル線の直
径をあまり細いものにできないということになる。した
がって、図１７（ｃ）巻線コイル延長長さ寸法１７０１
１は短くした場合、今度は図１７（ｃ）巻線コイル外周
直径１７００８が大きくなっていくということになる。
現状では図１７（ｂ）のような状態でフェライトバー長
さ寸法１７００７が２ｃｍ程度、巻線コイル外周直径寸
法１７００４が５ｍｍ程度といったところが最小の寸法
構成とならざるを得ない。したがって、図１７（ａ）に
示すようなアンテナ部ケース１７００１（これも磁界に
シールドとして影響するような金属は使えないのでプラ
スチックやセラミックなどを使わざるを得ない）のよう
な部分が必要となり、腕時計とした場合、時計本体との
体積上の比率からいってデザイン上、商品性上大きな制
約（不利）となるということである。
４自体は重要なパラメータではない。ここで、繰り返す
が磁界→電力変換なので巻線コイルの合計のインピーダ
ンスをあまり大きくできないのでおのずとコイル線の直
径をあまり細いものにできないということになる。した
がって、図１７（ｃ）巻線コイル延長長さ寸法１７０１
１は短くした場合、今度は図１７（ｃ）巻線コイル外周
直径１７００８が大きくなっていくということになる。
現状では図１７（ｂ）のような状態でフェライトバー長
さ寸法１７００７が２ｃｍ程度、巻線コイル外周直径寸
法１７００４が５ｍｍ程度といったところが最小の寸法
構成とならざるを得ない。したがって、図１７（ａ）に
示すようなアンテナ部ケース１７００１（これも磁界に
シールドとして影響するような金属は使えないのでプラ
スチックやセラミックなどを使わざるを得ない）のよう
な部分が必要となり、腕時計とした場合、時計本体との
体積上の比率からいってデザイン上、商品性上大きな制
約（不利）となるということである。
【０００８】２つ目は、前述したように電力増幅、ヘテ
ロダインチューニングを使用するための回路規模が大き
くなりコスト高となり、また消費電流も大きいという問
題である。
ロダインチューニングを使用するための回路規模が大き
くなりコスト高となり、また消費電流も大きいという問
題である。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明では以下のような手段をとった。１つ目とし
て、アンテナの部分を巻線コイルの替わりにホール素子
を使用するというものである。
め本発明では以下のような手段をとった。１つ目とし
て、アンテナの部分を巻線コイルの替わりにホール素子
を使用するというものである。
【００１０】２つ目として、前述したようにホール素子
をアンテナとして使用するため受信用の回路として、従
来の電力取り出し→増幅→チューニングという手法の替
わりに、磁界変化→抵抗変化（ホール効果）→電圧変化
→電圧変化取り出し→電圧変化増幅→フィルター（アク
ティブフィルター）という回路手段をとったというもの
である。
をアンテナとして使用するため受信用の回路として、従
来の電力取り出し→増幅→チューニングという手法の替
わりに、磁界変化→抵抗変化（ホール効果）→電圧変化
→電圧変化取り出し→電圧変化増幅→フィルター（アク
ティブフィルター）という回路手段をとったというもの
である。
【００１１】３つ目の手段としては、電圧変化増幅をチ
ャージアンプを用い、さらに巡回型シフトレジスタを有
するアナログメモリ（サンプルアンドホールド）とコン
パレータから成るアナログフィルター（ＦＩＲ）でチュ
ーニングを行う受信回路を用いたというものである。
ャージアンプを用い、さらに巡回型シフトレジスタを有
するアナログメモリ（サンプルアンドホールド）とコン
パレータから成るアナログフィルター（ＦＩＲ）でチュ
ーニングを行う受信回路を用いたというものである。
【００１２】４つ目の手段としては、電波に多重されて
くる信号のデコード（復調）回路に、電圧変化増幅をチ
ャージアンプを用い、さらに巡回型シフトレジスタを有
するアナログメモリ（サンプルアンドホールド）とコン
パレータから成るアナログフィルター（ＦＩＲフィルタ
ー）でデコードするというものである。
くる信号のデコード（復調）回路に、電圧変化増幅をチ
ャージアンプを用い、さらに巡回型シフトレジスタを有
するアナログメモリ（サンプルアンドホールド）とコン
パレータから成るアナログフィルター（ＦＩＲフィルタ
ー）でデコードするというものである。
【００１３】５つ目の手段としては、アンテナ部分を磁
気抵抗素子で構成するというものである。
気抵抗素子で構成するというものである。
【００１４】
【発明の実施の形態】図１（ａ）は、本発明第１実施例
のホール素子アンテナと受信回路１００１を示すシステ
ムブロック図である。１００２は本発明のホール素子ア
ンテナ、１００３は入力端子、１００４はＦＥＴアンプ
（ＡＭＰ）回路部（ここで約３０ｄＢ増幅する）、１０
０５はフラットアンプ回路部（ここでさらに約３０ｄＢ
増幅する）、１００６はアクティブフィルター回路部
（ここでさらに約２０〜２５ｄＢ増幅する。したがっ
て、本システムではトータルの増幅率として約８５ｄＢ
程度得ることになる。選択度：Ｑ≒１０〜３０程度とな
る）、１００７はノード１、１００８は検波回路部（検
波、倍圧、波形整形を行う）、１００９は出力端子であ
る。
のホール素子アンテナと受信回路１００１を示すシステ
ムブロック図である。１００２は本発明のホール素子ア
ンテナ、１００３は入力端子、１００４はＦＥＴアンプ
（ＡＭＰ）回路部（ここで約３０ｄＢ増幅する）、１０
０５はフラットアンプ回路部（ここでさらに約３０ｄＢ
増幅する）、１００６はアクティブフィルター回路部
（ここでさらに約２０〜２５ｄＢ増幅する。したがっ
て、本システムではトータルの増幅率として約８５ｄＢ
程度得ることになる。選択度：Ｑ≒１０〜３０程度とな
る）、１００７はノード１、１００８は検波回路部（検
波、倍圧、波形整形を行う）、１００９は出力端子であ
る。
【００１５】図１（ｂ）は図１（ａ）のノード１、１０
０７における信号波形を表す。図１（ｃ）は図１（ａ）
の出力端子１００９における信号波形を表す。日本にお
ける標準時の電波は茨城県三和町にある名崎送信所から
ＪＧ２ＡＳが周波数４０ｋＨｚ・出力１ｋｗで発信され
ている。信号形式は詳しくは後述するがＡＳＫ変調（Ａ
ｍｐｌｉｔｕｄｅＳｈｉｆｔＫｅｙｉｎｇ）による符号
化処理である。したがって図１（ｂ）のような信号が最
終的に図１（ｃ）のような矩形波で取り出すことが必要
である。ロジック的にはこの後１回インバータなどで反
転されて使うことになる。
０７における信号波形を表す。図１（ｃ）は図１（ａ）
の出力端子１００９における信号波形を表す。日本にお
ける標準時の電波は茨城県三和町にある名崎送信所から
ＪＧ２ＡＳが周波数４０ｋＨｚ・出力１ｋｗで発信され
ている。信号形式は詳しくは後述するがＡＳＫ変調（Ａ
ｍｐｌｉｔｕｄｅＳｈｉｆｔＫｅｙｉｎｇ）による符号
化処理である。したがって図１（ｂ）のような信号が最
終的に図１（ｃ）のような矩形波で取り出すことが必要
である。ロジック的にはこの後１回インバータなどで反
転されて使うことになる。
【００１６】図２は、本発明第１実施例のホール素子ア
ンテナと受信回路２００１（図１（ａ）の１００１に相
当）を示す詳細回路図である。ホール素子に定電流バイ
アス２００３が加えられたホール素子アンテナ部２０１
６を有し、ホール素子につながった入力端子２０１７を
有し、抵抗２０１８とＪＦＥＴ（ジャンクション，Ｊ；
ＦＥＴ）２０２０とホール素子にバイアスされている定
電流と同じ値のバイアス定電流２００４とが図示するよ
うに結線されたＦＥＴアンプ（ＡＭＰ）回路２０１９
（図１の１００４に相当）を有し、直列容量（カップリ
ング容量，カップリングコンデンサ）２０２１とＮＰＮ
トランジスタ２０２２と抵抗２０１１と抵抗２０１２と
抵抗２０１３とが図示するように結線されたフラットア
ンプ（ＡＭＰ）回路部２００５（図１の１００５）を有
し、直列容量（カップリング容量）とＮＰＮトランジス
タ２０２５と抵抗２０２６と抵抗２０２７と抵抗２０２
８と容量２００７と容量２００８と抵抗２０１４とが図
示するように結線されたアクティブフィルター回路部２
００２（図１の１００６）を有し、直列容量２０１５と
ダイオード２０２９と抵抗２０３０と容量２０３１とＮ
ＰＮトランジスタ２０３２と抵抗２０３３とが図示する
ように結線された検波回路部（検波，倍圧，波形整形）
２０１０（図１の１００８）を有し、出力端子２０３４
を有し、Ｖｄｄ端子２０３５を有し、ＧＮＤ端子２０３
６を有する構成をとるものである。図中のＶｄｄ２００
６とＧＮＤ間には、容量２０２３を有するものである。
又、２０２４は直列容量である。
ンテナと受信回路２００１（図１（ａ）の１００１に相
当）を示す詳細回路図である。ホール素子に定電流バイ
アス２００３が加えられたホール素子アンテナ部２０１
６を有し、ホール素子につながった入力端子２０１７を
有し、抵抗２０１８とＪＦＥＴ（ジャンクション，Ｊ；
ＦＥＴ）２０２０とホール素子にバイアスされている定
電流と同じ値のバイアス定電流２００４とが図示するよ
うに結線されたＦＥＴアンプ（ＡＭＰ）回路２０１９
（図１の１００４に相当）を有し、直列容量（カップリ
ング容量，カップリングコンデンサ）２０２１とＮＰＮ
トランジスタ２０２２と抵抗２０１１と抵抗２０１２と
抵抗２０１３とが図示するように結線されたフラットア
ンプ（ＡＭＰ）回路部２００５（図１の１００５）を有
し、直列容量（カップリング容量）とＮＰＮトランジス
タ２０２５と抵抗２０２６と抵抗２０２７と抵抗２０２
８と容量２００７と容量２００８と抵抗２０１４とが図
示するように結線されたアクティブフィルター回路部２
００２（図１の１００６）を有し、直列容量２０１５と
ダイオード２０２９と抵抗２０３０と容量２０３１とＮ
ＰＮトランジスタ２０３２と抵抗２０３３とが図示する
ように結線された検波回路部（検波，倍圧，波形整形）
２０１０（図１の１００８）を有し、出力端子２０３４
を有し、Ｖｄｄ端子２０３５を有し、ＧＮＤ端子２０３
６を有する構成をとるものである。図中のＶｄｄ２００
６とＧＮＤ間には、容量２０２３を有するものである。
又、２０２４は直列容量である。
【００１７】図１９は、本発明の図２で示す第１実施例
のフラットアンプ回路部２００５と、アクティブフィル
ター回路部２００２を、別の構成で実現した場合の詳細
回路図である。図２のＦＥＴアンプ回路部２０１９から
の出力が入力される入力端子１９００７と、直列容量
（１０００ｐＦ）１９０１１と抵抗（１ＭΩ）１９０１
２と抵抗（４．７ＫΩ）１９０１３と抵抗（１５ＫΩ）
１９０１４とＮＰＮトランジスタ１９０１５とが図示す
るように結線されたアンプ回路部１９００１と、直列容
量（１０００ｐＦ）１９０１６と抵抗（２７ＫΩ）１９
０１７と抵抗（２７ＫΩ）１９０１８と抵抗（１５Ｋ
Ω）１９０２０と抵抗（１３ＫΩ）１９０２３と容量
（３００ｐＦ）１９０１９と容量（１５０ｐＦ）１９０
２２と容量（１５０ｐＦ）１９０２４とＮＰＮトランジ
スタ１９０２１とが図示するように結線されたアクティ
ブフィルター回路部１９００２と、直列容量（１０００
ｐＦ）１９０２５とクリスタルフィルター（共振周波数
４０ＫＨｚ）１９０２６とが図示するように結線された
クリスタルフィルタ−部１９００３と、抵抗（２．７Ｍ
Ω）１９０２７と抵抗（１５ＫΩ）１９０２８とＮＰＮ
トランジスタ１９０２９とが図示するように結線された
アンプ回路部１９００４と、直列容量（１０００ｐＦ）
１９０３０と抵抗（１．７ＭΩ）１９０３１と抵抗（１
５ＫΩ）１９０３２と抵抗（１３ＫΩ）１９０３４とＮ
ＰＮトランジスタ１９０３３とが図示するように結線さ
れたアンプ回路部と、図２の検波回路２０１０へ出力信
号を出力する出力端子１９００８とが図示するように結
線された構成となっている。
のフラットアンプ回路部２００５と、アクティブフィル
ター回路部２００２を、別の構成で実現した場合の詳細
回路図である。図２のＦＥＴアンプ回路部２０１９から
の出力が入力される入力端子１９００７と、直列容量
（１０００ｐＦ）１９０１１と抵抗（１ＭΩ）１９０１
２と抵抗（４．７ＫΩ）１９０１３と抵抗（１５ＫΩ）
１９０１４とＮＰＮトランジスタ１９０１５とが図示す
るように結線されたアンプ回路部１９００１と、直列容
量（１０００ｐＦ）１９０１６と抵抗（２７ＫΩ）１９
０１７と抵抗（２７ＫΩ）１９０１８と抵抗（１５Ｋ
Ω）１９０２０と抵抗（１３ＫΩ）１９０２３と容量
（３００ｐＦ）１９０１９と容量（１５０ｐＦ）１９０
２２と容量（１５０ｐＦ）１９０２４とＮＰＮトランジ
スタ１９０２１とが図示するように結線されたアクティ
ブフィルター回路部１９００２と、直列容量（１０００
ｐＦ）１９０２５とクリスタルフィルター（共振周波数
４０ＫＨｚ）１９０２６とが図示するように結線された
クリスタルフィルタ−部１９００３と、抵抗（２．７Ｍ
Ω）１９０２７と抵抗（１５ＫΩ）１９０２８とＮＰＮ
トランジスタ１９０２９とが図示するように結線された
アンプ回路部１９００４と、直列容量（１０００ｐＦ）
１９０３０と抵抗（１．７ＭΩ）１９０３１と抵抗（１
５ＫΩ）１９０３２と抵抗（１３ＫΩ）１９０３４とＮ
ＰＮトランジスタ１９０３３とが図示するように結線さ
れたアンプ回路部と、図２の検波回路２０１０へ出力信
号を出力する出力端子１９００８とが図示するように結
線された構成となっている。
【００１８】上記構成をとることにより、アクティブフ
ィルター回路部１９００２でノイズをある程度カット
し、クリスタルフィルタ部１９００３でさらにノイズを
カットできるので、ノイズの少ない信号が検波回路に出
力できる。図２０は、本発明の図２で示す第１実施例の
フラットアンプ回路部２００５と、アクティブフィルタ
ー回路部２００２を、ＣＭＯＳインバータで実現した場
合の詳細回路図である。
ィルター回路部１９００２でノイズをある程度カット
し、クリスタルフィルタ部１９００３でさらにノイズを
カットできるので、ノイズの少ない信号が検波回路に出
力できる。図２０は、本発明の図２で示す第１実施例の
フラットアンプ回路部２００５と、アクティブフィルタ
ー回路部２００２を、ＣＭＯＳインバータで実現した場
合の詳細回路図である。
【００１９】図２のＦＥＴアンプ回路部２０１９からの
出力が入力される入力端子２００１０と、直列容量（１
０００ｐＦ）２００１１とＨＣタイプのアンバッファタ
イプＣＭＯＳインバータ２００１２と抵抗（１ＭΩ）２
０１３とが図示するように結線されたアンプ回路部２０
００１と、直列容量（１０００ｐＦ）２００１４，と容
量（３００ｐＦ）２００１８と容量（１５０ｐＦ）と容
量（１５０ｐＦ）２００２２と抵抗（４．７ＫΩ）２０
０１５と抵抗（２７ＫΩ）２００１６と抵抗（２７Ｋ
Ω）２００１７と抵抗（１３ＫΩ）２００２１とＨＣタ
イプのアンバッファタイプＣＭＯＳインバータ２００１
９とが図示するように結線されたアクティブフィルター
回路部２０００２と、４０ＫＨｚで共振するクリスタル
フィルタ−２０００３と、ＨＣタイプのアンバッファタ
イプＣＭＯＳインバータ２００２４と同タイプのＣＭＯ
Ｓインバータ２００２６と抵抗（１ＭΩ）２００２３と
抵抗（４．７ＫΩ）２００２５とが図示するように結線
されたアンプ回路２０００４と、図２の検波回路部２０
１０へ出力信号を出力する出力端子２００２７とが図示
するように結線された構成となっている。
出力が入力される入力端子２００１０と、直列容量（１
０００ｐＦ）２００１１とＨＣタイプのアンバッファタ
イプＣＭＯＳインバータ２００１２と抵抗（１ＭΩ）２
０１３とが図示するように結線されたアンプ回路部２０
００１と、直列容量（１０００ｐＦ）２００１４，と容
量（３００ｐＦ）２００１８と容量（１５０ｐＦ）と容
量（１５０ｐＦ）２００２２と抵抗（４．７ＫΩ）２０
０１５と抵抗（２７ＫΩ）２００１６と抵抗（２７Ｋ
Ω）２００１７と抵抗（１３ＫΩ）２００２１とＨＣタ
イプのアンバッファタイプＣＭＯＳインバータ２００１
９とが図示するように結線されたアクティブフィルター
回路部２０００２と、４０ＫＨｚで共振するクリスタル
フィルタ−２０００３と、ＨＣタイプのアンバッファタ
イプＣＭＯＳインバータ２００２４と同タイプのＣＭＯ
Ｓインバータ２００２６と抵抗（１ＭΩ）２００２３と
抵抗（４．７ＫΩ）２００２５とが図示するように結線
されたアンプ回路２０００４と、図２の検波回路部２０
１０へ出力信号を出力する出力端子２００２７とが図示
するように結線された構成となっている。
【００２０】なお、各ＣＭＯＳインバータの電源は、図
２のＶｄｄ端子２０３５と結線されている。上記構成を
とることにより、ＣＯＭＳインバータで構成するので消
費電力が少なくなり、さらに、アクティブフィルター回
路部でノイズをある程度カットし、クリスタルフィルタ
でさらにノイズをカットできるので、ノイズの少ない出
力信号が検波回路に出力できる。
２のＶｄｄ端子２０３５と結線されている。上記構成を
とることにより、ＣＯＭＳインバータで構成するので消
費電力が少なくなり、さらに、アクティブフィルター回
路部でノイズをある程度カットし、クリスタルフィルタ
でさらにノイズをカットできるので、ノイズの少ない出
力信号が検波回路に出力できる。
【００２１】また、上記第１実施例の受信回路２００１
は、コイルアンテナからの信号も有効に受信できること
は言うまでもなく、ホール素子アンテナあるいはコイル
アンテナの出力信号のレベル、あるいは、検波回路部の
必要な入力信号レベルに応じて、各部にアンプ回路部を
追加したり、各部のアンプ回路を省略したりすることも
言うまでもない。
は、コイルアンテナからの信号も有効に受信できること
は言うまでもなく、ホール素子アンテナあるいはコイル
アンテナの出力信号のレベル、あるいは、検波回路部の
必要な入力信号レベルに応じて、各部にアンプ回路部を
追加したり、各部のアンプ回路を省略したりすることも
言うまでもない。
【００２２】さて、図３（ａ），（ｂ）は、本発明第１
実施例におけるホール素子の動作を説明する模式的外形
図（ａ）および電気特性のグラフ（ｂ）である。ホール
素子とは、ＩｎＳｂ（インジウム・アンチモン），Ｇａ
Ａｓ（ガリウム・ヒ素）やＳｉ（シリコン）などの半導
体のペレット３００３に図示するようなバイアス電流Ｉ
ｃが流れている時、図示する位置関係において磁束Ｂ３
００２が加わる時、バイアス電流Ｉｃに直交する端子に
出現する電圧すなわちホール電圧ＶH を得るものであ
り、図３（ｂ）に示すように該ＶＨは磁束密度Ｂに比例
して増え、またバイアス電流Ｉｃにも比例して増えるも
のである。これは磁束Ｂによってホール素子（半導体）
の抵抗（率）が変化するためである。そこで本実施例で
は、図２のホール素子アンテナ部２０１６でのような回
路構成と抵抗２０１８とで該抵抗変化（ホール効果）を
電圧変化信号に換えて、次にＦＥＴ２０２０で一旦増幅
（アンプ）（ここではトランスインピーダンスといって
も良い）し、次に直列容量２０２１で微分信号に変換
し、さらに増幅し、その後アクティブフィルター回路部
２００２にて信号の選択（チューニング）を行うという
ものである。そして、その後検波・波形整形を行う。こ
こで大事なことは、前述したように従来技術の巻線コイ
ル式アンテナで構成されるＬ・Ｃ共振回路はＬ・Ｃ成分
での共振周波を持たしている（選択度）のに対して、本
発明のホール素子ではホール素子の磁界変化に対する応
答速度の減衰特性（１００ｋＨｚ程度が上限）を利用し
ていることもポイントである。
実施例におけるホール素子の動作を説明する模式的外形
図（ａ）および電気特性のグラフ（ｂ）である。ホール
素子とは、ＩｎＳｂ（インジウム・アンチモン），Ｇａ
Ａｓ（ガリウム・ヒ素）やＳｉ（シリコン）などの半導
体のペレット３００３に図示するようなバイアス電流Ｉ
ｃが流れている時、図示する位置関係において磁束Ｂ３
００２が加わる時、バイアス電流Ｉｃに直交する端子に
出現する電圧すなわちホール電圧ＶH を得るものであ
り、図３（ｂ）に示すように該ＶＨは磁束密度Ｂに比例
して増え、またバイアス電流Ｉｃにも比例して増えるも
のである。これは磁束Ｂによってホール素子（半導体）
の抵抗（率）が変化するためである。そこで本実施例で
は、図２のホール素子アンテナ部２０１６でのような回
路構成と抵抗２０１８とで該抵抗変化（ホール効果）を
電圧変化信号に換えて、次にＦＥＴ２０２０で一旦増幅
（アンプ）（ここではトランスインピーダンスといって
も良い）し、次に直列容量２０２１で微分信号に変換
し、さらに増幅し、その後アクティブフィルター回路部
２００２にて信号の選択（チューニング）を行うという
ものである。そして、その後検波・波形整形を行う。こ
こで大事なことは、前述したように従来技術の巻線コイ
ル式アンテナで構成されるＬ・Ｃ共振回路はＬ・Ｃ成分
での共振周波を持たしている（選択度）のに対して、本
発明のホール素子ではホール素子の磁界変化に対する応
答速度の減衰特性（１００ｋＨｚ程度が上限）を利用し
ていることもポイントである。
【００２３】図４は、本発明第１実施例における標準時
電波（日本）のタイムコード波形である。前述したよう
にＪＧ２ＡＳは４０ｋＨｚのＡＳＫ変調信号であるが、
１サイクルの信号は１秒で符号として１信号は変調が
０．５秒，Ｏ信号が０．８秒，Ｐ信号が０．２秒のもの
である。これら１，Ｏ，Ｐが組合わさって、分，時，日
の情報を送出しているものである。日本が４０ｋＨｚで
あるのに対して、例えばドイツは７７．５ｋＨｚ，イギ
リスでは６０．０ｋＨｚであるが、本発明においてはア
クティブフィルター回路部のいくつかの定数を選択でき
るようにしておけば良く、Ｌ・Ｃ共振型アンテナのよう
にアンテナ部そのものの定数をいじる必要がなく優れて
いる。該１，Ｏ，Ｐのような符号の処理においても各国
でいくつか方式が異なるようだが、これに関しては検波
回路部以降はマイコン（ＣＰＵ）を用いたデジタル回路
においてはその対応は容易であることは言うまでもな
い。
電波（日本）のタイムコード波形である。前述したよう
にＪＧ２ＡＳは４０ｋＨｚのＡＳＫ変調信号であるが、
１サイクルの信号は１秒で符号として１信号は変調が
０．５秒，Ｏ信号が０．８秒，Ｐ信号が０．２秒のもの
である。これら１，Ｏ，Ｐが組合わさって、分，時，日
の情報を送出しているものである。日本が４０ｋＨｚで
あるのに対して、例えばドイツは７７．５ｋＨｚ，イギ
リスでは６０．０ｋＨｚであるが、本発明においてはア
クティブフィルター回路部のいくつかの定数を選択でき
るようにしておけば良く、Ｌ・Ｃ共振型アンテナのよう
にアンテナ部そのものの定数をいじる必要がなく優れて
いる。該１，Ｏ，Ｐのような符号の処理においても各国
でいくつか方式が異なるようだが、これに関しては検波
回路部以降はマイコン（ＣＰＵ）を用いたデジタル回路
においてはその対応は容易であることは言うまでもな
い。
【００２４】図５（ａ）は本発明第１実施例のホール素
子アンテナおよび受信回路を用いて実現した電波時計の
アナログ針方式の腕時計５００２の外形図である。図５
（ｂ）は、本発明第１実施例のホール素子アンテナ部分
の外形図である。これが図５（ａ）のアンテナケース部
分５００１に納まるわけである。これまで説明してきた
ように電気回路においては示せなかったが実際にはホー
ル素子５００７の両側には直径５００６が数ｍｍのフェ
ライト（などの強磁性体）円板５００５が積層されトー
タルとして厚み５００４は数ｍｍになるものである。
子アンテナおよび受信回路を用いて実現した電波時計の
アナログ針方式の腕時計５００２の外形図である。図５
（ｂ）は、本発明第１実施例のホール素子アンテナ部分
の外形図である。これが図５（ａ）のアンテナケース部
分５００１に納まるわけである。これまで説明してきた
ように電気回路においては示せなかったが実際にはホー
ル素子５００７の両側には直径５００６が数ｍｍのフェ
ライト（などの強磁性体）円板５００５が積層されトー
タルとして厚み５００４は数ｍｍになるものである。
【００２５】図５（ｃ）は本発明第１実施例のホール素
子アンテナ部分の断面図である。磁束５０１３が通過す
るフェライト円板５００９の直径５００８が決める断面
積が感度を決めるので、直径５００８の寸法は数ｍｍで
充分であり、一方コイルのように（前述したような理由
で）長さの増大がないためアンテナ全体としての厚み５
０１４も数ｍｍ以内に納まるものである。したがって、
図５（ａ）に示した腕時計はその一例であるが、デザイ
ン上の制約は、時計の体積に占めるアンテナ部の体積の
比率は従来例に比べて大幅に低減されていることが判
る。
子アンテナ部分の断面図である。磁束５０１３が通過す
るフェライト円板５００９の直径５００８が決める断面
積が感度を決めるので、直径５００８の寸法は数ｍｍで
充分であり、一方コイルのように（前述したような理由
で）長さの増大がないためアンテナ全体としての厚み５
０１４も数ｍｍ以内に納まるものである。したがって、
図５（ａ）に示した腕時計はその一例であるが、デザイ
ン上の制約は、時計の体積に占めるアンテナ部の体積の
比率は従来例に比べて大幅に低減されていることが判
る。
【００２６】また、図５（ａ）のような部位でなく他の
部位に納めても実用上の支障が出にくくデザイン上の制
約、商品性の制約が大きく改善することが可能となっ
た。５０１２はフェライト円板、５０１１はホール素子
チップ（ペレット）、５０１０はホール素子の外装ケー
ス（パッケージ）である。
部位に納めても実用上の支障が出にくくデザイン上の制
約、商品性の制約が大きく改善することが可能となっ
た。５０１２はフェライト円板、５０１１はホール素子
チップ（ペレット）、５０１０はホール素子の外装ケー
ス（パッケージ）である。
【００２７】図６は、本発明第２実施例の電波時計用受
信回路６００１を示すシステムブロック図である。６０
１８は本発明第２実施例の受信回路におけるチャージア
ンプ（信号増幅）および信号識別回路ブロック図であ
る。コイルアンテナ６００３につながって、抵抗６００
８と容量６００７と抵抗６００６とＮＰＮトランジスタ
６００４と抵抗６００５とが図示するように結線された
構成のベース接地型初段アンプ回路部６００９を有し、
カップリング容量６０１０とチャージインテグレーショ
ンアンプ［チャージアンプ，ｇｍ＝３ｍＳ（シーメン
ス），今後本明細書中においてはこのシンボルはチャー
ジアンプとする］６０１２とフィードバック容量（０．
２ｐＦ）６０１１とスイッチ要素（システム説明上簡単
のためこのようなスイッチ記号で表記するが、実際には
ＭＯＳトランジスタで構成したトランスミッションゲー
トを使用する）６００２とフィードバック容量６０１５
とスイッチ要素６０１４とチャージアンプ（×１０倍ア
ンプ）６０１６とカップリング容量（２．０ｐＦ）６０
１３とコンパレータ回路部６０１９とシフトレジスタ回
路部（８ステージ）６０２１と４０ｋＨｚクロック回路
部（使用する地域、例えば日本とかドイツとかによって
周波数を切り替えられる構成にしておくと良い）６０１
７とサンプルアンドホールド（アナログメモリー）回路
部６０２３と出力コントロール回路部６０２５とバッフ
ァ回路部６０２８とが受信した信号が通る本来の信号線
に加えてヒット信号線６０２０および６０２７とリセッ
ト信号線６０２２と出力指令信号線６０２６および６０
２９とクロック信号線６０２４などを含めて図示するよ
うに結線された構成のチャージアンプ（信号増幅）およ
び信号識別［選択（チューニング）→フィルター］回路
ブロック（アナログアンプアンドフィルター回路）を有
し、検波回路部（第１実施例に例）６０３０を有し、Ｃ
ｓ（Ｃｈｉｐ Ｓｅｌｅｃｔ；後段マイコンなどから
“動作しろ”という指示を受ける）端子６０３１を有
し、Ｒｅａｄ（後段のマイコンなどへ“読むべき信号が
来たぞ”と知らせる）端子６０３２を有し、Ｖｏｕｔ出
力端子６０３３を有する構成をとっている。アンテナ部
は、図示したように従来のコイルアンテナでも本アナロ
グアンプアンドフィルター回路は有効に動作するが、第
１実施例のホール素子アンテナと組み合わせてももちろ
ん有効になる。この場合、前述したようにホール素子ア
ンテナでの選択度の特性とのマッチングでより低消費電
力の受信回路を実現できる。
信回路６００１を示すシステムブロック図である。６０
１８は本発明第２実施例の受信回路におけるチャージア
ンプ（信号増幅）および信号識別回路ブロック図であ
る。コイルアンテナ６００３につながって、抵抗６００
８と容量６００７と抵抗６００６とＮＰＮトランジスタ
６００４と抵抗６００５とが図示するように結線された
構成のベース接地型初段アンプ回路部６００９を有し、
カップリング容量６０１０とチャージインテグレーショ
ンアンプ［チャージアンプ，ｇｍ＝３ｍＳ（シーメン
ス），今後本明細書中においてはこのシンボルはチャー
ジアンプとする］６０１２とフィードバック容量（０．
２ｐＦ）６０１１とスイッチ要素（システム説明上簡単
のためこのようなスイッチ記号で表記するが、実際には
ＭＯＳトランジスタで構成したトランスミッションゲー
トを使用する）６００２とフィードバック容量６０１５
とスイッチ要素６０１４とチャージアンプ（×１０倍ア
ンプ）６０１６とカップリング容量（２．０ｐＦ）６０
１３とコンパレータ回路部６０１９とシフトレジスタ回
路部（８ステージ）６０２１と４０ｋＨｚクロック回路
部（使用する地域、例えば日本とかドイツとかによって
周波数を切り替えられる構成にしておくと良い）６０１
７とサンプルアンドホールド（アナログメモリー）回路
部６０２３と出力コントロール回路部６０２５とバッフ
ァ回路部６０２８とが受信した信号が通る本来の信号線
に加えてヒット信号線６０２０および６０２７とリセッ
ト信号線６０２２と出力指令信号線６０２６および６０
２９とクロック信号線６０２４などを含めて図示するよ
うに結線された構成のチャージアンプ（信号増幅）およ
び信号識別［選択（チューニング）→フィルター］回路
ブロック（アナログアンプアンドフィルター回路）を有
し、検波回路部（第１実施例に例）６０３０を有し、Ｃ
ｓ（Ｃｈｉｐ Ｓｅｌｅｃｔ；後段マイコンなどから
“動作しろ”という指示を受ける）端子６０３１を有
し、Ｒｅａｄ（後段のマイコンなどへ“読むべき信号が
来たぞ”と知らせる）端子６０３２を有し、Ｖｏｕｔ出
力端子６０３３を有する構成をとっている。アンテナ部
は、図示したように従来のコイルアンテナでも本アナロ
グアンプアンドフィルター回路は有効に動作するが、第
１実施例のホール素子アンテナと組み合わせてももちろ
ん有効になる。この場合、前述したようにホール素子ア
ンテナでの選択度の特性とのマッチングでより低消費電
力の受信回路を実現できる。
【００２８】図７は、本発明第２実施例のアナログアン
プアンドフィルター回路におけるチャージアンプ回路部
７００２（図６の６０１２，６０１６，図８の８００
９，８０１１，図１２の１２００４，図１５の１５０１
２，１５０１４に相当する）を示す回路図である。Ｖｄ
ｄ端子７００１を有し、Ｐチャネル型ＭＯＳトランジス
タ（ＰＭＯＳ）７００４とＰＭＯＳ７００３とＮチャネ
ル型ＭＯＳトランジスタ（ＮＭＯＳ）７００６とＮＭＯ
Ｓ７００５とＮＭＯＳ７００９とが図示されるように結
線された構成を有し、ＧＮＤ端子７０１０を有し、Ｖｒ
ｅｆ入力端子７０１１を有し、信号入力端子７００７を
有する構成の差動アンプにデプレッション型ＮＭＯＳ７
０１２とエンハンスメント型ＮＭＯＳ７０１４が図示す
るように結線された構成におけるＶｒｅｆ電圧７０１３
が該Ｖｒｅｆ入力端子に接続された構成をとるものであ
る。７００８は出力端子である。
プアンドフィルター回路におけるチャージアンプ回路部
７００２（図６の６０１２，６０１６，図８の８００
９，８０１１，図１２の１２００４，図１５の１５０１
２，１５０１４に相当する）を示す回路図である。Ｖｄ
ｄ端子７００１を有し、Ｐチャネル型ＭＯＳトランジス
タ（ＰＭＯＳ）７００４とＰＭＯＳ７００３とＮチャネ
ル型ＭＯＳトランジスタ（ＮＭＯＳ）７００６とＮＭＯ
Ｓ７００５とＮＭＯＳ７００９とが図示されるように結
線された構成を有し、ＧＮＤ端子７０１０を有し、Ｖｒ
ｅｆ入力端子７０１１を有し、信号入力端子７００７を
有する構成の差動アンプにデプレッション型ＮＭＯＳ７
０１２とエンハンスメント型ＮＭＯＳ７０１４が図示す
るように結線された構成におけるＶｒｅｆ電圧７０１３
が該Ｖｒｅｆ入力端子に接続された構成をとるものであ
る。７００８は出力端子である。
【００２９】図８は、本発明第２実施例のアナログアン
プアンドフィルター回路におけるコンパレータ回路部８
００１（図６の６０１９，図１５の１５００４）を示す
回路図である。入力端子８００７を有し、カップリング
容量（０．２〜１．４ｐＦ）８００８とチャージアンプ
８００９とフィードバック容量（０．２ｐＦ）８００５
とスイッチ要素８００３およびスイッチ要素８００４と
該スイッチ要素に作用するリセット信号線８００２とフ
ィードバック容量（０．２ｐＦ）８００６とカップリン
グ容量（１．０ｐＦ）８０１０とチャージアンプ８０１
１とトライゲートのインバータ（ＩＮＶ１，Ｖｔｈ＜Ｖ
ｄｄ／２）８０１２とトライゲートのインバータ（ＩＮ
Ｖ２，Ｖｔｈ＞Ｖｄｄ／２）８０１３とインバータ８０
１４とエクスクルーシブオア（ＥＯＲ）回路８０１５と
が図示するように結線される構成を有し、出力信号端子
（ヒット信号出力）８０１６を有する構成をとるもので
ある。したがって、該コンパレータ回路部は該４０ｋＨ
ｚのクロックに同期して動きノイズでない有意な信号を
判定しヒット信号を出すものである。
プアンドフィルター回路におけるコンパレータ回路部８
００１（図６の６０１９，図１５の１５００４）を示す
回路図である。入力端子８００７を有し、カップリング
容量（０．２〜１．４ｐＦ）８００８とチャージアンプ
８００９とフィードバック容量（０．２ｐＦ）８００５
とスイッチ要素８００３およびスイッチ要素８００４と
該スイッチ要素に作用するリセット信号線８００２とフ
ィードバック容量（０．２ｐＦ）８００６とカップリン
グ容量（１．０ｐＦ）８０１０とチャージアンプ８０１
１とトライゲートのインバータ（ＩＮＶ１，Ｖｔｈ＜Ｖ
ｄｄ／２）８０１２とトライゲートのインバータ（ＩＮ
Ｖ２，Ｖｔｈ＞Ｖｄｄ／２）８０１３とインバータ８０
１４とエクスクルーシブオア（ＥＯＲ）回路８０１５と
が図示するように結線される構成を有し、出力信号端子
（ヒット信号出力）８０１６を有する構成をとるもので
ある。したがって、該コンパレータ回路部は該４０ｋＨ
ｚのクロックに同期して動きノイズでない有意な信号を
判定しヒット信号を出すものである。
【００３０】図２１は、図８の本発明第２の実施例のア
ナログアンプアンドフィルター回路におけるコンパレー
タ回路部８００１に、サンプルホールド信号入力２１０
０２を入力するサンプルホールド信号入力端子２１００
１とサンプルホールド信号に同期したスイッチ要素２１
００３を追加した場合の様細回路図である。図１０は、
本発明第２実施例のアナログアンプアンドフィルター回
路におけるサンプルアンドホールド（アナログメモリ
ー）回路部１０００３（図６の６０２３，図１５の１５
０１５）を示す回路図である。信号入力端子１０００１
を有し、複数の（ここでは８段とする）Ｗｒｉｔｅスイ
ッチ要素（Ｗｒｉｔｅ，信号書き込み用）１０００２と
複数のデータ（アナログ値）記憶・保持用のキャパシタ
１０００４と複数のＳＥＬスイッチ要素（ＳＥＬ；Ｓｅ
ｌｅｃｔ，信号読み出し・出力のための選択の意）１０
００６とＷｒｉｔｅアドレス線１０００５とＳＥＬアド
レス線１０００７と巡回型（フリーラン）シフトレジス
タ（８段）（実際には段数をもっと数を増やしてデータ
分解能を向上するのが良い）１０００９とが図示するよ
うに結線された構成を有し、信号出力端子１０００８を
有し、ＳＥＬ信号入力端子１００１１を有し、クロック
信号入力端子１００１０を有する構成をとるものであ
る。
ナログアンプアンドフィルター回路におけるコンパレー
タ回路部８００１に、サンプルホールド信号入力２１０
０２を入力するサンプルホールド信号入力端子２１００
１とサンプルホールド信号に同期したスイッチ要素２１
００３を追加した場合の様細回路図である。図１０は、
本発明第２実施例のアナログアンプアンドフィルター回
路におけるサンプルアンドホールド（アナログメモリ
ー）回路部１０００３（図６の６０２３，図１５の１５
０１５）を示す回路図である。信号入力端子１０００１
を有し、複数の（ここでは８段とする）Ｗｒｉｔｅスイ
ッチ要素（Ｗｒｉｔｅ，信号書き込み用）１０００２と
複数のデータ（アナログ値）記憶・保持用のキャパシタ
１０００４と複数のＳＥＬスイッチ要素（ＳＥＬ；Ｓｅ
ｌｅｃｔ，信号読み出し・出力のための選択の意）１０
００６とＷｒｉｔｅアドレス線１０００５とＳＥＬアド
レス線１０００７と巡回型（フリーラン）シフトレジス
タ（８段）（実際には段数をもっと数を増やしてデータ
分解能を向上するのが良い）１０００９とが図示するよ
うに結線された構成を有し、信号出力端子１０００８を
有し、ＳＥＬ信号入力端子１００１１を有し、クロック
信号入力端子１００１０を有する構成をとるものであ
る。
【００３１】チャージアンプ６０１６からのアナログ信
号波形は前記コンパレータ回路８００１へ入力されると
同時に、該サンプルアンドホールド回路１０００３へ入
力され、コンパレータ回路部が有意な信号と判定したヒ
ット信号が、該シフトレジスタ回路部６０２１へ入力さ
れ、引き続き出力コントロール回路部６０２５へ入力さ
れ、引き続き該サンプルアンドホールド回路へ入力さ
れ、出力端子１０００８からメモリーしたアナログ信号
が出力される動作を行うものである。
号波形は前記コンパレータ回路８００１へ入力されると
同時に、該サンプルアンドホールド回路１０００３へ入
力され、コンパレータ回路部が有意な信号と判定したヒ
ット信号が、該シフトレジスタ回路部６０２１へ入力さ
れ、引き続き出力コントロール回路部６０２５へ入力さ
れ、引き続き該サンプルアンドホールド回路へ入力さ
れ、出力端子１０００８からメモリーしたアナログ信号
が出力される動作を行うものである。
【００３２】図１１は本発明第２実施例のアナログアン
プアンドフィルター回路におけるサンプルアンドホール
ド回路部１０００３における１ビットあたりの詳細回路
図である。１１０３４は入力信号，１１０１３はスイッ
チ要素，１１０１２はスイッチ要素，１１０１６はＰＭ
ＯＳ，１１０１４はＷｒｉｔｅアドレス線，１１０１５
は容量（１．０ｐＦ），１１０２６はスイッチ要素，１
１０２７はＰＭＯＳ，１１０１７はＮＭＯＳ，１１０１
９はＮＭＯＳ，１１０２５はＯＵＴ−Ａ出力（電流）端
子，１１０２８はＮＭＯＳ，１１０２９はＮＭＯＳ，１
１０３３はＯＵＴ−Ａ出力（電流）端子，１１０２２は
ＳＥＬ信号入力，１１０２３はＯＵＴ−Ａアドレス信号
入力，１１０２４はＯＵＴ−Ｂアドレス信号入力，１１
０１８はスイッチ要素，１１０２０はスイッチ要素，１
１０２１はＳＥＬ−Ａ信号線，１１０３０はスイッチ要
素，１１０３２はスイッチ要素，１１０３１はＳＥＬ−
Ｂ信号線，１１０３５と１１０３６はＡＮＤ回路であ
る。
プアンドフィルター回路におけるサンプルアンドホール
ド回路部１０００３における１ビットあたりの詳細回路
図である。１１０３４は入力信号，１１０１３はスイッ
チ要素，１１０１２はスイッチ要素，１１０１６はＰＭ
ＯＳ，１１０１４はＷｒｉｔｅアドレス線，１１０１５
は容量（１．０ｐＦ），１１０２６はスイッチ要素，１
１０２７はＰＭＯＳ，１１０１７はＮＭＯＳ，１１０１
９はＮＭＯＳ，１１０２５はＯＵＴ−Ａ出力（電流）端
子，１１０２８はＮＭＯＳ，１１０２９はＮＭＯＳ，１
１０３３はＯＵＴ−Ａ出力（電流）端子，１１０２２は
ＳＥＬ信号入力，１１０２３はＯＵＴ−Ａアドレス信号
入力，１１０２４はＯＵＴ−Ｂアドレス信号入力，１１
０１８はスイッチ要素，１１０２０はスイッチ要素，１
１０２１はＳＥＬ−Ａ信号線，１１０３０はスイッチ要
素，１１０３２はスイッチ要素，１１０３１はＳＥＬ−
Ｂ信号線，１１０３５と１１０３６はＡＮＤ回路であ
る。
【００３３】図９は、本発明第２実施例のアナログアン
プアンドフィルター回路におけるサンプルアンドホール
ド回路１０００３における１ビットあたりの波形演算の
様子を示す模式図である。今、アナログ信号波形９００
８のｉ番目のサンプル（データ，値）９００２に対して
最も近い２つのサンプル９００３、９００４をｉ−２、
ｉ−１番目としてその値をＡi-2 ，Ａi-1 とすると、そ
の平均値を図１１のＯＵＴ−Ａ出力端子１１０２５へ出
力する。この際Ｖ（電圧）→Ｉ（電流）変換も行う［図
１１の回路にて］ものである。また、最も古いサンプル
９００６、９００７をｉ＋１、ｉ＋２番目と見ると、そ
の値をＢi+1 ，Ｂi+2 とするとその平均値を図１１のＯ
ＵＴ−Ｂ出力端子１１０３３へ出力する。（前記同様Ｖ
→Ｉ変換して）このような操作を行うことで、アナログ
で信号を扱う訳だが実質的にバンドパスフィルターとし
て４次のＦＩＲをかけていることになる。これらはすべ
てアナログ（しかもＶ→Ｉ変換して）で行われるため非
常に高速かつ低消費電流で動作が可能である。
プアンドフィルター回路におけるサンプルアンドホール
ド回路１０００３における１ビットあたりの波形演算の
様子を示す模式図である。今、アナログ信号波形９００
８のｉ番目のサンプル（データ，値）９００２に対して
最も近い２つのサンプル９００３、９００４をｉ−２、
ｉ−１番目としてその値をＡi-2 ，Ａi-1 とすると、そ
の平均値を図１１のＯＵＴ−Ａ出力端子１１０２５へ出
力する。この際Ｖ（電圧）→Ｉ（電流）変換も行う［図
１１の回路にて］ものである。また、最も古いサンプル
９００６、９００７をｉ＋１、ｉ＋２番目と見ると、そ
の値をＢi+1 ，Ｂi+2 とするとその平均値を図１１のＯ
ＵＴ−Ｂ出力端子１１０３３へ出力する。（前記同様Ｖ
→Ｉ変換して）このような操作を行うことで、アナログ
で信号を扱う訳だが実質的にバンドパスフィルターとし
て４次のＦＩＲをかけていることになる。これらはすべ
てアナログ（しかもＶ→Ｉ変換して）で行われるため非
常に高速かつ低消費電流で動作が可能である。
【００３４】図１２は、本発明第２実施例のアナログア
ンプアンドフィルター回路におけるバッファ回路部１２
００１（図６の６０２８，図１５の１５０２１）を示す
回路図である。ＰＭＯＳ１２００２と抵抗１２０１２お
よび１２０１３とＶｒｅｆ（２．５Ｖ）１２０１１とチ
ャージアンプ１２００４とＮＭＯＳ１２００３と定電流
源１２００５とスイッチ要素１２００９および１２０１
０とが図示するように結線された構成を有し、出力端子
（ここでは電圧に再変換されているＶOUT-A もしくはＶ
OUT-B ，前述のＡ系統，Ｂ系統とも同じバッファ回路な
ので、ここでは共通で表示する）１２００６を有し、Ｓ
ＥＬ信号入力端子１２００７を有する構成をとるもので
ある。
ンプアンドフィルター回路におけるバッファ回路部１２
００１（図６の６０２８，図１５の１５０２１）を示す
回路図である。ＰＭＯＳ１２００２と抵抗１２０１２お
よび１２０１３とＶｒｅｆ（２．５Ｖ）１２０１１とチ
ャージアンプ１２００４とＮＭＯＳ１２００３と定電流
源１２００５とスイッチ要素１２００９および１２０１
０とが図示するように結線された構成を有し、出力端子
（ここでは電圧に再変換されているＶOUT-A もしくはＶ
OUT-B ，前述のＡ系統，Ｂ系統とも同じバッファ回路な
ので、ここでは共通で表示する）１２００６を有し、Ｓ
ＥＬ信号入力端子１２００７を有する構成をとるもので
ある。
【００３５】１２００８はサンプルアンドホールド回路
からの出力信号ＯＵＴ−ＡもしくはＯＵＴ−Ｂを表す。
このような構成とすることで有意なヒット信号時だけセ
レクトされ、したがって４０ｋＨｚに乗った有意な信号
成分だけバッファするということになるので、さらに低
消費電流化が図れる。
からの出力信号ＯＵＴ−ＡもしくはＯＵＴ−Ｂを表す。
このような構成とすることで有意なヒット信号時だけセ
レクトされ、したがって４０ｋＨｚに乗った有意な信号
成分だけバッファするということになるので、さらに低
消費電流化が図れる。
【００３６】このように本発明第２実施例の構成の信号
増幅および信号識別回路を用いることで電波時計用受信
回路として高性能かつ低消費電力のシステムが実現可能
となったわけだが、本実施例は該電波時計用のみならず
例えば光センサ（フォトダイオードあるいはその複数集
積されたもの）や温度センサや加速度センサや角速度セ
ンサの信号処理用としてもその信号増幅およびフィルタ
リングという機能（この機能実現のため該チャージアン
プを用いたことやアナログＦＩＲを行っていることも新
規）において低消費電力かつ高速動作という点で応用す
るのは有効かつ有益と言える。
増幅および信号識別回路を用いることで電波時計用受信
回路として高性能かつ低消費電力のシステムが実現可能
となったわけだが、本実施例は該電波時計用のみならず
例えば光センサ（フォトダイオードあるいはその複数集
積されたもの）や温度センサや加速度センサや角速度セ
ンサの信号処理用としてもその信号増幅およびフィルタ
リングという機能（この機能実現のため該チャージアン
プを用いたことやアナログＦＩＲを行っていることも新
規）において低消費電力かつ高速動作という点で応用す
るのは有効かつ有益と言える。
【００３７】図１３は、本発明第３実施例のレセプター
用受信回路、デコーダ回路を説明するためのＦＭ多重放
送ベースバンドスペクトラムを表すグラフである。電波
にのせられた信号を受けてなんらかのことをするという
腕時計には、前述の電波時計と外観のよく似たものでレ
セプターというのがある。これはやはり電波を受信して
なんらかのことを行うのであるが、電波時計とは若干機
能が異なり、ＦＭ放送電波（キャリア：数１０ＭＨｚ〜
２００ＭＨｚ）などに多重されたサブキャリアを利用し
たもので届けられる情報はページング機能（ポケットベ
ル機能）を果たしたりする。この機能を有する腕時計状
（というか携帯型機器）の機器を今レセプターと呼ぶも
のとする。図１３に図示するように該レセプターに割り
当てられたスペクトルは６６．５ｋＨｚ中心の多重され
たサブキャリアである。該レセプター機器の技術的課題
は該サブキャリアといかに正確にかつ低消費電力でデコ
ード（復調）してやるかという点にある。
用受信回路、デコーダ回路を説明するためのＦＭ多重放
送ベースバンドスペクトラムを表すグラフである。電波
にのせられた信号を受けてなんらかのことをするという
腕時計には、前述の電波時計と外観のよく似たものでレ
セプターというのがある。これはやはり電波を受信して
なんらかのことを行うのであるが、電波時計とは若干機
能が異なり、ＦＭ放送電波（キャリア：数１０ＭＨｚ〜
２００ＭＨｚ）などに多重されたサブキャリアを利用し
たもので届けられる情報はページング機能（ポケットベ
ル機能）を果たしたりする。この機能を有する腕時計状
（というか携帯型機器）の機器を今レセプターと呼ぶも
のとする。図１３に図示するように該レセプターに割り
当てられたスペクトルは６６．５ｋＨｚ中心の多重され
たサブキャリアである。該レセプター機器の技術的課題
は該サブキャリアといかに正確にかつ低消費電力でデコ
ード（復調）してやるかという点にある。
【００３８】図１４は、本発明第３実施例のレセプター
用受信回路を説明するためのシステムブロック図であ
る。アンテナ１４００１を有し、ＲＦ（無線）回路ブロ
ック１４００２を有し、Ａ／Ｄコンバータ回路部１４０
０５とタイミング回路部１４００９とデジタルフィルタ
ー回路部１４００６と検波回路部１４００７とプロトコ
ールデコーダ回路部１４００８とＣＰＵインタフェース
回路部１４０１０とからなるサブキャリア復調（デコー
ド）回路ブロック１４００４を有し、ＣＰＵ１４０１２
を中心として構成されたＣＰＵ回路ブロック１４０１１
を有する構成をとっている。図中点線１４０１３を境に
左にアナログ信号段、右にデジタル信号段と表記した通
り、ＲＦ回路ブロックに取り出されたベースバンド（Ｂ
ａｓｅ−ｂａｎｄ）信号（ベースバンド信号線１４００
３）は、デコーダ回路ブロック１４００４に入るやいな
や該Ａ／Ｄコンバータ１４００５でまずデジタル信号に
変換されてその後の処理（デコード等）を行うシステム
である。このシステム構成はいわゆるＤＳＰ（Ｄｉｇｉ
ｔａｌ ＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ）システム
であり、階層が深く（したがって回路規模が大きくなり
→コスト高）、しかもクロックノイズが大きく（したが
ってさらにフィルタリングのために階層が深くなる）、
消費電力も大きい（全システムが高速クロックでバタン
バタン動作しているので）という問題がある。そこで、
本実施例では以下のようなデコーダ回路を実現した。
用受信回路を説明するためのシステムブロック図であ
る。アンテナ１４００１を有し、ＲＦ（無線）回路ブロ
ック１４００２を有し、Ａ／Ｄコンバータ回路部１４０
０５とタイミング回路部１４００９とデジタルフィルタ
ー回路部１４００６と検波回路部１４００７とプロトコ
ールデコーダ回路部１４００８とＣＰＵインタフェース
回路部１４０１０とからなるサブキャリア復調（デコー
ド）回路ブロック１４００４を有し、ＣＰＵ１４０１２
を中心として構成されたＣＰＵ回路ブロック１４０１１
を有する構成をとっている。図中点線１４０１３を境に
左にアナログ信号段、右にデジタル信号段と表記した通
り、ＲＦ回路ブロックに取り出されたベースバンド（Ｂ
ａｓｅ−ｂａｎｄ）信号（ベースバンド信号線１４００
３）は、デコーダ回路ブロック１４００４に入るやいな
や該Ａ／Ｄコンバータ１４００５でまずデジタル信号に
変換されてその後の処理（デコード等）を行うシステム
である。このシステム構成はいわゆるＤＳＰ（Ｄｉｇｉ
ｔａｌ ＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ）システム
であり、階層が深く（したがって回路規模が大きくなり
→コスト高）、しかもクロックノイズが大きく（したが
ってさらにフィルタリングのために階層が深くなる）、
消費電力も大きい（全システムが高速クロックでバタン
バタン動作しているので）という問題がある。そこで、
本実施例では以下のようなデコーダ回路を実現した。
【００３９】図１５は、本発明第３実施例のレセプター
用サブキャリアデコード（復調）回路を示すシステムブ
ロック図１５００１である。カップリング容量１５０１
１および１５０１３とチャージアンプ１５０１２および
１５０１４とフィードバック容量１５００７および１５
００８とスイッチ要素１５００２および１５００３とク
ロック発振器（該レセプター用サブキャリア中心周波数
の６６．５ｋＨｚ）１５０１９とコンパレータ回路部１
５００４とシフトレジスタ回路部１５００６とサンプル
アンドホールド回路部１５０１５と出力コントロール回
路部１５０３３とバッファ回路部１５０２１とＡＭ−Ｐ
ＳＫ（ＡＭは振幅変調のこと、ＰＳＫはＰｈａｓｅ Ｓ
ｈｉｆｔ Ｋｅｙｉｎｇの略）検波回路部１５０２２と
プロトコルデコーダ回路部１５０２３とＣＰＵインタフ
ェース回路部１５０２４とが、ベースバンド信号１５０
３１が本来通る信号線に加えてヒット信号線１５００５
および１５０１０とリセット信号線１５００９とクロッ
ク信号線１５０２０とＳＥＬ信号線１５０３２および１
５０１６とＲｅａｄ信号線１５０１７とＣS 信号線１５
０１８などを含めて図示するように結線された構成を有
するものである。１５０２５はデータ出力端子、１５０
２６はＣS 端子，１５０２７はＷR 端子，１５０２８は
ＩＮＴ端子，１５０２９はＳＬＥＥＰ端子などである。
点線１５０３０を境に左がアナログ信号段，右がデジタ
ル信号段であることを示す。第２実施例で説明したチャ
ージアンプアンドアナログフィルター回路でベースバン
ド信号からサブキャリアのデコーディング（復調）を行
うという構成である。該アナログ信号段でアナログＦＩ
Ｒフィルターでデコーディングまで行い、該ＡＭ−ＰＳ
Ｋ検波回路（これは第１実施例の検波回路のようでも良
い）で検波と同時にデジタル波形化を行うというもので
あり、以降ではじめてデジタル信号段となる。このよう
にサブキャリアデコード回路の大部分（特にＡ／Ｄやデ
ジタルＦＩＲを使わないのは効果大）をアナログで行う
ということで低ノイズ（クロックノイズ）（したがって
階層も浅く回路規模が小さい→低コスト）、低消費電力
の回路が実現できたものである。本実施例は、該レセプ
ター用サブキャリアの復調（デコード）用のみならず光
センサ（フォトダイオードあるいはその集積化された
物）を用いた通信における変調信号の復調や他の無線機
器（携帯電話やページャーや文字多重用ラジオ）におけ
る同様の復調回路あるいはアンテナチューニング（図１
４，１４０１４の制御）などに応用しても低消費電力か
つ低コストの観点から有効かつ有益である。
用サブキャリアデコード（復調）回路を示すシステムブ
ロック図１５００１である。カップリング容量１５０１
１および１５０１３とチャージアンプ１５０１２および
１５０１４とフィードバック容量１５００７および１５
００８とスイッチ要素１５００２および１５００３とク
ロック発振器（該レセプター用サブキャリア中心周波数
の６６．５ｋＨｚ）１５０１９とコンパレータ回路部１
５００４とシフトレジスタ回路部１５００６とサンプル
アンドホールド回路部１５０１５と出力コントロール回
路部１５０３３とバッファ回路部１５０２１とＡＭ−Ｐ
ＳＫ（ＡＭは振幅変調のこと、ＰＳＫはＰｈａｓｅ Ｓ
ｈｉｆｔ Ｋｅｙｉｎｇの略）検波回路部１５０２２と
プロトコルデコーダ回路部１５０２３とＣＰＵインタフ
ェース回路部１５０２４とが、ベースバンド信号１５０
３１が本来通る信号線に加えてヒット信号線１５００５
および１５０１０とリセット信号線１５００９とクロッ
ク信号線１５０２０とＳＥＬ信号線１５０３２および１
５０１６とＲｅａｄ信号線１５０１７とＣS 信号線１５
０１８などを含めて図示するように結線された構成を有
するものである。１５０２５はデータ出力端子、１５０
２６はＣS 端子，１５０２７はＷR 端子，１５０２８は
ＩＮＴ端子，１５０２９はＳＬＥＥＰ端子などである。
点線１５０３０を境に左がアナログ信号段，右がデジタ
ル信号段であることを示す。第２実施例で説明したチャ
ージアンプアンドアナログフィルター回路でベースバン
ド信号からサブキャリアのデコーディング（復調）を行
うという構成である。該アナログ信号段でアナログＦＩ
Ｒフィルターでデコーディングまで行い、該ＡＭ−ＰＳ
Ｋ検波回路（これは第１実施例の検波回路のようでも良
い）で検波と同時にデジタル波形化を行うというもので
あり、以降ではじめてデジタル信号段となる。このよう
にサブキャリアデコード回路の大部分（特にＡ／Ｄやデ
ジタルＦＩＲを使わないのは効果大）をアナログで行う
ということで低ノイズ（クロックノイズ）（したがって
階層も浅く回路規模が小さい→低コスト）、低消費電力
の回路が実現できたものである。本実施例は、該レセプ
ター用サブキャリアの復調（デコード）用のみならず光
センサ（フォトダイオードあるいはその集積化された
物）を用いた通信における変調信号の復調や他の無線機
器（携帯電話やページャーや文字多重用ラジオ）におけ
る同様の復調回路あるいはアンテナチューニング（図１
４，１４０１４の制御）などに応用しても低消費電力か
つ低コストの観点から有効かつ有益である。
【００４０】図１６（ａ）は、本発明第４実施例の電子
機器に使用するＭＲ素子を示す外形図である。図１６
（ｂ）は、本発明第４実施例の電子機器に使用するＭＲ
素子の特性を示すグラフである。
機器に使用するＭＲ素子を示す外形図である。図１６
（ｂ）は、本発明第４実施例の電子機器に使用するＭＲ
素子の特性を示すグラフである。
【００４１】図１６（ｃ）は、本発明第４実施例のＭＲ
素子をアンテナに使用した場合の初段の受信回路を示す
ブロック図である。以上説明してきたように、電波を受
信してなんらかの機能を果たす携帯機器には電波時計や
レセプターなどというものがあるが、そのアンテナ部の
構成にかかわって本発明第１実施例では、ホール素子ア
ンテナを説明したが、本実施例においてはＭＲ素子（磁
気抵抗素子）を用いた例を示すものである。磁気抵抗素
子（ＭＲ素子）は、図１６（ａ）に示すようにペレット
（基板）１６００１にＩｎＳｂやＣｏＮｉなどの磁気抵
抗薄膜１６００３がパターンニングされたものであり、
今磁束Ｂが板面に垂直方向に入ってくると電極１６００
２および１６０１０間の抵抗は図１６（ｂ）のような特
性を示す。縦軸はマイナスである。すなわち磁束が増え
ると抵抗は下がるという特性を示す。オフセット１６０
０５があることも特徴であるが、感度も高い。しかしな
がら温度特性が少なからずあるのでそれをキャンセルす
るため、アンテナ部回路は図１６（ｃ）に示すような構
成，ＭＲ素子１６００７，１６００８を直列に２個使い
回路を構成すると良い。１６００６はカップリング容
量，１６００９はＪＦＥＴである。
素子をアンテナに使用した場合の初段の受信回路を示す
ブロック図である。以上説明してきたように、電波を受
信してなんらかの機能を果たす携帯機器には電波時計や
レセプターなどというものがあるが、そのアンテナ部の
構成にかかわって本発明第１実施例では、ホール素子ア
ンテナを説明したが、本実施例においてはＭＲ素子（磁
気抵抗素子）を用いた例を示すものである。磁気抵抗素
子（ＭＲ素子）は、図１６（ａ）に示すようにペレット
（基板）１６００１にＩｎＳｂやＣｏＮｉなどの磁気抵
抗薄膜１６００３がパターンニングされたものであり、
今磁束Ｂが板面に垂直方向に入ってくると電極１６００
２および１６０１０間の抵抗は図１６（ｂ）のような特
性を示す。縦軸はマイナスである。すなわち磁束が増え
ると抵抗は下がるという特性を示す。オフセット１６０
０５があることも特徴であるが、感度も高い。しかしな
がら温度特性が少なからずあるのでそれをキャンセルす
るため、アンテナ部回路は図１６（ｃ）に示すような構
成，ＭＲ素子１６００７，１６００８を直列に２個使い
回路を構成すると良い。１６００６はカップリング容
量，１６００９はＪＦＥＴである。
【００４２】
【発明の効果】以上説明してきたように、本発明によれ
ば前記した電波、あるいはＧＰＳ（Global Positioning
System)衛星等の電波を利用する携帯機器のアンテナお
よび受信回路に関して、従来になく小型・低コスト・低
消費電力のシステムを提供するものである。
ば前記した電波、あるいはＧＰＳ（Global Positioning
System)衛星等の電波を利用する携帯機器のアンテナお
よび受信回路に関して、従来になく小型・低コスト・低
消費電力のシステムを提供するものである。
【図１】（ａ）は本発明第１実施例のホール素子アンテ
ナと受信回路を示すシステムブロック図、（ｂ）は図１
（ａ）のノード１、１００７における信号波形を表す
図、（ｃ）は図１（ａ）の出力端子１００９における信
号波形を表す図である。
ナと受信回路を示すシステムブロック図、（ｂ）は図１
（ａ）のノード１、１００７における信号波形を表す
図、（ｃ）は図１（ａ）の出力端子１００９における信
号波形を表す図である。
【図２】本発明第１実施例のホール素子アンテナと受信
回路を示す詳細回路図である。
回路を示す詳細回路図である。
【図３】（ａ），（ｂ）は、本発明第１実施例における
ホール素子の動作を説明する模式的外形図および電気特
性のグラフである。
ホール素子の動作を説明する模式的外形図および電気特
性のグラフである。
【図４】本発明第１実施例における標準時電波（日本）
のタイムコード波形である。
のタイムコード波形である。
【図５】（ａ）は本発明第１実施例のホール素子アンテ
ナおよび受信回路を用いて実現した電波時計のアナログ
針方式の腕時計の外形図、（ｂ）は本発明第１実施例の
ホール素子アンテナ部分の外形図、（ｃ）は本発明第１
実施例のホール素子アンテナ部分の断面図である。
ナおよび受信回路を用いて実現した電波時計のアナログ
針方式の腕時計の外形図、（ｂ）は本発明第１実施例の
ホール素子アンテナ部分の外形図、（ｃ）は本発明第１
実施例のホール素子アンテナ部分の断面図である。
【図６】本発明第２実施例の電波時計用受信回路を示す
システムブロック図である。
システムブロック図である。
【図７】本発明第２実施例のアナログアンプアンドフィ
ルター回路におけるチャージアンプ回路部を示す回路図
である。
ルター回路におけるチャージアンプ回路部を示す回路図
である。
【図８】本発明第２実施例のアナログアンプアンドフィ
ルター回路におけるコンパレータ回路部を示す回路図で
ある。
ルター回路におけるコンパレータ回路部を示す回路図で
ある。
【図９】本発明第２実施例のアナログアンプアンドフィ
ルター回路におけるサンプルアンドホールド回路におけ
る１ビットあたりの波形演算の様子を示す模式図であ
る。
ルター回路におけるサンプルアンドホールド回路におけ
る１ビットあたりの波形演算の様子を示す模式図であ
る。
【図１０】本発明第２実施例のアナログアンプアンドフ
ィルター回路におけるサンプルアンドホールド（アナロ
グメモリー）回路部を示す回路図である。
ィルター回路におけるサンプルアンドホールド（アナロ
グメモリー）回路部を示す回路図である。
【図１１】本発明第２実施例のアナログアンプアンドフ
ィルター回路におけるサンプルアンドホールド回路部に
おける１ビットあたりの詳細回路図である。
ィルター回路におけるサンプルアンドホールド回路部に
おける１ビットあたりの詳細回路図である。
【図１２】本発明第２実施例のアナログアンプアンドフ
ィルター回路におけるバッファ回路部を示す回路図であ
る。
ィルター回路におけるバッファ回路部を示す回路図であ
る。
【図１３】本発明第３実施例のレセプター用受信回路、
デコーダ回路を説明するためのＦＭ多重放送ベースバン
ドスペクトラムを表すグラフである。
デコーダ回路を説明するためのＦＭ多重放送ベースバン
ドスペクトラムを表すグラフである。
【図１４】本発明第３実施例のレセプター用受信回路を
説明するためのシステムブロック図である。
説明するためのシステムブロック図である。
【図１５】本発明第３実施例のレセプター用サブキャリ
アデコード（復調）回路を示すシステムブロック図であ
る。
アデコード（復調）回路を示すシステムブロック図であ
る。
【図１６】（ａ）は本発明第４実施例の電子機器に使用
するＭＲ素子を示す外形図、（ｂ）は本発明第４実施例
の電子機器に使用するＭＲ素子の特性を示すグラフ、
（ｃ）は本発明第４実施例のＭＲ素子をアンテナに使用
した場合の初段の受信回路を示すブロック図である。
するＭＲ素子を示す外形図、（ｂ）は本発明第４実施例
の電子機器に使用するＭＲ素子の特性を示すグラフ、
（ｃ）は本発明第４実施例のＭＲ素子をアンテナに使用
した場合の初段の受信回路を示すブロック図である。
【図１７】（ａ）は従来の電波時計のアナログ針方式の
腕時計を示す外形図、（ｂ）は従来の電波時計のフェラ
イトバー式コイルアンテナの外形図、（ｃ）は前述の従
来のフェライトバー式コイルアンテナの断面図である。
腕時計を示す外形図、（ｂ）は従来の電波時計のフェラ
イトバー式コイルアンテナの外形図、（ｃ）は前述の従
来のフェライトバー式コイルアンテナの断面図である。
【図１８】従来の電波時計の受信回路を示すシステムブ
ロック図である。
ロック図である。
【図１９】本発明第１実施例の受信回路のアナログアン
プアンドフィルター回路を示す回路図である。
プアンドフィルター回路を示す回路図である。
【図２０】本発明第１実施例の受信回路のアナログアン
プアンドフィルター回路をＣＭＯＳインバータで構成し
た回路図である。
プアンドフィルター回路をＣＭＯＳインバータで構成し
た回路図である。
【図２１】本発明第２実施例のアナログアンプアンドフ
ィルター回路におけるコンパレータ回路部を示す回路図
である。
ィルター回路におけるコンパレータ回路部を示す回路図
である。
１００２ ホールアンテナ素子 １００４ ＦＥＴＡＭＰ回路部 １００５ フラットアンプ回路部 １００６ アクティブフィルタ回路部 １００８ 検波回路部
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０４Ｇ 7/02 Ｇ０４Ｇ 7/02 Ｈ０３Ｋ 9/02 Ｈ０３Ｋ 9/02 (72)発明者 尾崎 好栄 東京都目黒区鷹番１−６−19−207号 (72)発明者 成川 利明 東京都大田区鵜の木２−38−18 ハウス 238−Ａ102 (72)発明者 池田 博一 茨城県つくば市春日１丁目１番103−506 (56)参考文献 特開 平７−280968（ＪＰ，Ａ) 特開 平２−22593（ＪＰ，Ａ) 特開 平５−172966（ＪＰ，Ａ) 特開 昭52−123666（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G04G 1/00 307 G04C 9/02 G04C 11/02 G04G 5/00 G04G 7/02 H03K 9/02
Claims (5)
- 【請求項１】 アンテナを有し、該アンテナにおいて受
信した電波を増幅し、弁別し、検波する機能を有する受
信回路を有し、時刻表示機能を有する電子機器におい
て、該アンテナは磁気ホール効果を有する半導体装置で
あり、該半導体装置は強磁性体を近傍に有する構成をと
ることを特徴とする電子機器。 - 【請求項２】 該受信回路は、該アンテナ出力の電圧変
化を増幅する機能を有し、該弁別は自己活性的回路動作
にて行われることを特徴とする請求項１記載の電子機
器。 - 【請求項３】 アンテナを有し、該アンテナにおいて受
信した電波を増幅し、弁別し、検波する機能を有する受
信回路を有する電子機器において、該受信回路はＭＯＳ
トランジスタで構成された差動増幅器を有し、該差動増
幅器に続いてＭＯＳトランジスタで構成された比較器を
有し、該差動増幅器に続いて、該比較器に対して並列に
ＭＯＳトランジスタで構成された電荷保管器を有する構
成を特徴とする電子機器。 - 【請求項４】 アンテナを有し、該アンテナにおいて受
信した電波を増幅し、弁別し、検波する機能を有する受
信回路を有し、該電波に重量された変調信号を復調する
機能を有する復調回路を有する電子機器において、該復
調回路は、ＭＯＳトランジスタで構成された差動増幅器
を有し、該差動増幅器に続いてＭＯＳトランジスタで構
成された比較器を有し、該差動増幅器に続いて、該比較
器に対して並列にＭＯＳトランジスタで構成された電荷
保管器を有する構成をとることを特徴とする電子機器。 - 【請求項５】 アンテナを有し、該アンテナにおいて受
信した電波を増幅し、弁別し、検波する機能を有する受
信回路を有し、時刻表示機能を有する電子機器におい
て、該アンテナは磁気抵抗効果を有する半導体装置であ
り、該半導体装置は電気的直列に複数接続されているこ
とを特徴とする電子機器。
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| JP8-155587 | 1996-06-17 | ||
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