JP3048424B2 - 零連続抑圧符号復号回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば局内伝送系にお
いて、搬送端局装置間で伝送される零連続抑圧符号を復
号するために使用される零連続抑圧符号復号回路に関す
る。

【０００２】

【従来の技術】一般に局内伝送系では、伝送符号をＢＳ
Ｉ（Bit Sequence Independent）化して伝送するように
しており、そのための符号として例えばＢｎＺＳ（Bipo
lar with n Zeros Substitution ）符号が多く使用され
ている。ＢｎＺＳ符号則は、バイポーラ符号のｎ個の
“０”連続ブロックを、ビットレートを固定したまま予
め定めた特定の符号パターンに置換して伝送するもの
で、例えばＢ８ＺＳ符号においては図９に示すようにバ
イポーラ符号の８ビットの“０”連続符号が「０００Ｖ
Ｂ０ＶＢ」に置換される。なお、Ｖは符号則違反ビッ
ト、Ｂは“１”ビットである。

【０００３】ところで、このＢｎＺＳ符号を復号するた
めの回路は、従来より例えば次のように構成されてい
る。図１０はその構成を示す回路ブロック図である。同
図において、入力バイポーラ信号ＲＳはバイポーラ・ユ
ニポーラ変換回路（Ｂ／Ｕ）１により極性別に２個のユ
ニポーラ信号ＰＳ，ＮＳに一旦変換され、しかるのちオ
アゲート２でバイポーラ信号に戻されたのちシフトレジ
スタを備えた符号置換回路３にシフト入力される。一
方、上記各ユニポーラ信号は符号則違反検出回路（ＣＲ
ＶＤ）４に入力される。この符号則違反検出回路４で
は、上記各ユニポーラ信号毎に符号則違反が検出され、
その検出信号はシフトレジスタを備えたパターン検出回
路５に入力されて、ここでＢｎＺＳ符号化則に対応した
特定パターンの検出が行なわれる。そして、特定パター
ンが検出されると、上記符号置換回路３に保持されてい
るバイポーラ信号の“１”が“０”に置換され、この置
換された符号が復号された伝送信号として出力される。

【０００４】

【発明が解決しようとする課題】ところが、このような
従来の回路は、符号則違反の検出および特定パターンの
検出を入力バイポーラ信号の伝送速度と同じ速度で行な
っている。このため、例えば伝送速度が100Mbps という
ように非常に高速のバイポーラ信号を復号する場合に
は、この伝送速度に対応するために高速動作が可能な論
理素子が必要であった。高速動作する論理素子は一般に
発熱量が大きいため、高集積化が困難であるとともに場
合によっては放熱フィン等が必要になるため、回路の小
形化が難しかった。

【０００５】本発明は上記事情に着目してなされたもの
で、その目的とするところは、伝送速度が高速の入力信
号に対しても低速動作の論理素子を使用して復号を行な
えるようにし、これにより回路の発熱量を低減して高集
積化を可能とするとともに放熱対策を不要とし、回路の
小形化を図り得る零連続抑圧符号復号回路を提供するこ
とにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に本発明は、ＢｎＺＳ符号化則により符号化された入力
ディジタル信号を復号する零連続抑圧符号復号回路にお
いて、上記入力ディジタル信号から抽出したタイミング
を１／Ｎ（２≦Ｎ≦ｎ）分周して位相が相互に異なるＮ
個のタイミング信号を生成し、このＮ個のタイミング信
号により上記ディジタル信号をサンプリングしてＮ個の
並列信号列に変換する。そして、このＮ個の並列信号列
が１ビット出力される毎に、これらＮ個のビットの符号
の組み合わせおよび過去に検出された所定の符号の検出
位置から符号則違反ビットの判定を行ない、その判定結
果に基づいて上記入力ディジタル信号の“１”を“０”
に置換するようにしたものである。

【０００７】また本発明は、符号を“１”を“０”に置
換する手段として、符号則違反ビットの判定結果からＢ
ｎＺＳ符号化則に対応する特定の符号パターンを検出
し、この特定の符号パターンが検出された場合に入力デ
ィジタル信号の“１”を“０”に置換することも特徴と
する。

【０００８】

【作用】この結果本発明によれば、入力ディジタル信号
はＮ個の並列信号列に変換されたのち、符号則違反の判
定および符号置換のための処理に供されることになる。
このため、符号則違反の判定および符号置換のための処
理は、入力ディジタル信号をそのまま処理する場合に比
べて１／Ｎの速度で行なうことが可能となる。したがっ
て、たとえ伝送速度が高速の入力ディジタル信号を復号
する場合でも、回路を低速の論理素子を使用して構成す
ることが可能となる。このため、回路の発熱量は低減さ
れ、これにより回路の高集積化が可能になるとともに放
熱対策が不要になり、この結果回路規模は大幅に小形化
される。

【０００９】また、符号則違反ビットの判定結果からＢ
ｎＺＳ符号化則に対応する特定の符号パターンを検出
し、この特定の符号パターンが検出された場合に入力デ
ィジタル信号の“１”を“０”に置換することにより、
例えば符号誤り等により一時的に符号則違反が発生した
場合でも、これを即時ＢｎＺＳ符号の符号則違反と判定
して入力ディジタル信号の“１”を“０”に置換してし
まう不具合は低減される。このため、復号の信頼性が高
めることができる。

【００１０】

【実施例】図１は、本発明の一実施例におけるＢｎＺＳ
符号復号回路の構成を示す回路ブロック図である。な
お、本実施例では、ＢｎＺＳ符号としてＢ８ＺＳ符号を
使用し、かつその各ユニポーラ信号を各々２個（Ｎ＝
２）の並列信号列に変換する場合を例にとって説明す
る。

【００１１】図１は、本実施例の復号回路の構成を示す
回路ブロック図である。この復号回路は、入力バイポー
ラ信号ＲＳを極性別にユニポーラ信号ＰＳ，ＮＳに変換
するためのバイポーラ・ユニポーラ変換回路（Ｂ／Ｕ）
１０と、このＢ／Ｕ１０から出力された各ユニポーラ信
号ＰＳ，ＮＳを各々２個の信号列に並列化するための信
号並列化回路２０とを備えている。

【００１２】図２は、これらのＢ／Ｕ１０および信号並
列化回路２０の回路構成の一例を示すもので、Ｂ／Ｕ１
０は ｆ等化回路１１、タイミング抽出回路（ＴＩＭ）
１２および識別回路１３を備えている。タイミング抽出
回路１２では、上記 ｆ等化回路１１を通過した入力バ
イポーラ信号ＲＳから、その伝送速度に対応するクロッ
クＣＬＫが発生される。識別回路１３では、上記タイミ
ング抽出回路１２で再生されたクロックＣＬＫに同期し
て上記入力バイポーラ信号ＲＳの極性が識別され、これ
により正極性および負極性に対応するユニポーラ信号Ｐ
Ｓ，ＮＳが得られる。

【００１３】一方信号並列化回路２０は、１／２分周器
２１と、４個のＤフリップフロップ２２〜２５と、イン
バータ２６と、並列ラッチ回路２７とを備えている。１
／２分周器２１では、上記タイミング抽出回路１２によ
り発生されたクロックＣＬＫの１／２分周が行なわれ、
これにより周波数が上記伝送クロックＣＬＫの１／２で
かつ位相が相互にπだけずれた２個の分周クロックＣＬ
Ｋａ，ＣＬＫｂが発生される。そして、これらの分周ク
ロックＣＬＫａ，ＣＬＫｂは、それぞれ上記Ｄフリップ
フロップ２２，２３および２４，２５に供給される。Ｄ
フリップフロップ２２，２３では、上記分周クロックＣ
ＬＫａに同期して、それぞれ正極性のユニポーラ信号Ｐ
Ｓおよび負極性のユニポーラ信号ＮＳのサンプリングが
行なわれる。一方Ｄフリップフロップ２４，２５では、
上記分周クロックＣＬＫｂに同期して、それぞれ正極性
のユニポーラ信号ＰＳおよび負極性のユニポーラ信号Ｎ
Ｓのサンプリングが行なわれる。そして、これらのＤフ
リップフロップ２２〜２５によりサンプリングされた信
号は、上記クロックＣＬＫａに同期して並列ラッチ回路
２７でラッチされたのち、４個の並列化ユニポーラ信号
ＴａＰ，ＴａＮ，ＴｂＰ，ＴｂＮとして出力される。

【００１４】すなわち信号並列化回路２０では、例えば
図３のタイミング図に示すごとく正極性のユニポーラ信
号ＰＳおよび負極性のユニポーラ信号ＮＳが、各々期間
ｔａ，ｔｂに時分割されることにより並列化される。

【００１５】そうして信号並列化回路２０から出力され
た４個の並列化ユニポーラ信号ＴａＰ，ＴａＮ，Ｔｂ
Ｐ，ＴｂＮは、一方においてオアゲート３１，３２でサ
ンプリングタイミングが同じものどうしが相互に加算さ
れて等価的にバイポーラ信号に戻されたのち符号置換回
路４０に入力され、他方においてＶビット判定回路５０
に入力される。

【００１６】Ｖビット判定回路５０は、上記並列化ユニ
ポーラ信号ＴａＰ，ＴａＮ，ＴｂＰ，ＴｂＮが１ビット
入力されるごとに、これらの信号の中にＢ（“１”）ビ
ットがあるか否かを判定する。そして、Ｂビットがあれ
ばこのＢビットが検出された並列化ユニポーラ信号Ｔａ
Ｐ，ＴａＮ，ＴｂＰ，ＴｂＮを表わす情報Ｑ１，Ｑ２を
Ｂビット位置記憶回路としてのラッチ回路６０へ出力す
る。ラッチ回路６０は、上記情報Ｑ１，Ｑ２を以後新た
にＢビットが検出されるまで保持して、Ｖビット判定回
路５０にフィードバックする。Ｖビット判定回路５０
は、上記並列化ユニポーラ信号ＴａＰ，ＴａＮ，Ｔｂ
Ｐ，ＴｂＮが１ビット入力されるごとに、これらの信号
と、上記ラッチ回路６０から供給されたＢビットの位置
情報Ｑ１′，Ｑ２′とから、上記入力された並列化ユニ
ポーラ信号ＴａＰ，ＴａＮ，ＴｂＰ，ＴｂＮのビットが
Ｖビット（符号則違反ビット）であるか否かを判定す
る。そして、Ｖビットであれば“１”レベルのＶビット
判定信号ＶＴａＰ，ＶＴａＮ，ＶＴｂＰ，ＶＴｂＮを出
力する。図４は、上記Ｖビット判定回路５０の判定論理
を示すものである。

【００１７】そうしてＶビット判定回路５０から出力さ
れたＶビット判定信号ＶＴａＰ，ＶＴａＮ，ＶＴｂＰ，
ＶＴｂＮは、オアゲート７１，７２によりサンプリング
タイミングｔａ，ｔｂが同じものどうしで相互に加算さ
れて２系列の判定信号ＶＴａ，ＶＴｂとなったのち、Ｖ
ビットパターン検出回路８０に入力される。

【００１８】Ｖビットパターン検出回路８０は、上記Ｖ
ビット判定信号ＶＴａ，ＶＴｂのパターンがＢ８ＺＳ符
号のパターンに対応するものか否かを判定するもので、
例えば図５のように構成される。

【００１９】すなわち、上記Ｖビット判定信号ＶＴａ，
ＶＴｂは、それぞれシフトレジスタを構成するＤフリッ
プフロップ８１ａ〜８４ａ，８１ｂ〜８４ｂにシフト入
力される。そして、これらのＤフリップフロップ８１ａ
〜８４ａ，８１ｂ〜８４ｂのうち、８３ａおよび８１ｂ
の出力がアンドゲート８５ａに、また８２ａおよび８３
ｂの出力がアンドゲート８５ｂにそれぞれ入力される。
これらのアンドゲート８５ａ，８５ｂは、上記８３ａお
よび８１ｂの出力または８２ａおよび８３ｂが共にＶビ
ットであることを示す“１”だった場合に、Ｂ８ＺＳ符
号のＶビットパターンが検出されたことを示す“１”レ
ベルの検出信号Ｖａ，Ｖｂを出力し、符号置換回路４０
に供給する。なお、同図ではシフト動作のためのクロッ
クは省略している。

【００２０】ここで、２個のアンドゲート８５ａ，８５
ｂを設けて、異なるＶビットパターンを検出した理由
は、前記信号並列化回路２０で各ユニポーラ信号ＰＳ，
ＮＳを２個の信号に並列化する際に、ユニポーラ信号に
対するサンプリングタイミングｔａ，ｔｂが不定にな
り、その結果図６（ａ），（ｂ）に示すごとく二通りの
Ｖパターンが発生する可能性があるからである。

【００２１】符号置換回路４０は、上記Ｖビットパター
ン検出回路８０から供給されるＶパターン検出信号Ｖ
ａ，Ｖｂに応じて、前記オアゲート３１，３２から出力
された信号Ｔａ，ＴｂのＢビットを“０”に置換するも
ので、例えば図７に示すごとく構成される。

【００２２】すなわち、オアゲート３１，３２から出力
された信号Ｔａ，Ｔｂは、それぞれシフトレジスタを構
成するＤフリップフロップ４１ａ〜４５ａ，４１ｂ〜４
４ｂにシフト入力される。なお、図ではシフト動作のた
めのクロックは省略している。またこの符号置換回路４
０は、上記各シフトレジスタにシフト入力された信号Ｔ
ａ，ＴｂからＢ８ＺＳ符号に対応するＢビットパターン
を検出する２個のアンドゲート４６ａ，４６ｂと、２個
のアンドゲート４７ａ，４７ｂからなる置換制御回路４
７と、上記各シフトレジスタ中にそれぞれ介挿された符
号置換用の排他的論理和ゲート４８ａ，４９ａ，６１ａ
および４８ｂ，４９ｂ，６１ｂとを備えている。置換制
御回路４７では、上記アンドゲート４６ａ，４６ｂから
出力されたＢビットパターン検出信号Ｂａ，Ｂｂと、前
記Ｖビットパターン検出回路８０から供給されたＶビッ
トパターン検出信号Ｖａ，Ｖｂとの一致がアンドゲート
４７ａ，４７ｂで検出された場合に、所定の置換制御信
号Ｒａ，Ｒｂが出力される。この置換制御回路４７にお
ける論理を図８に示す。

【００２３】上記符号置換用の排他的論理和ゲート４８
ａ，４９ａ，６１ａおよび４８ｂ，４９ｂ，６１ｂで
は、上記置換制御回路４７の各アンドゲート４７ａ，４
７ｂから出力された置換制御信号Ｒａ，Ｒｂに応じて、
シフトレジスタに入力された信号Ｔａ，ＴｂのＢビット
が“０”に反転される。すなわち、Ｂ８ＺＳの符号パタ
ーン「０００ＢＢ０ＢＢ」が「００００００００」に復
号される。

【００２４】このような構成であるから、Ｂ８ＺＳ符号
からなるバイポーラ信号ＲＳが入力されると、この入力
バイポーラ信号ＲＳは先ずＢ／Ｕ１０でユニポーラ信号
ＰＳ，ＮＳに変換されたのち、これらのユニポーラ信号
ＰＳ，ＮＳごとに信号並列化回路２０で各々２個の並列
化ユニポーラ信号ＴａＰ，ＴａＮおよびＴｂＰ，ＴｂＮ
に変換される。そして、これらの並列化ユニポーラ信号
ＴａＰ，ＴａＮおよびＴｂＰ，ＴｂＮの状態でＶビット
判定回路５０に入力されて、ここでＶビットの判定が行
なわれる。また、このＶビット判定回路５０で検出され
たＶビット判定信号は、オアゲート７１，７２でサンプ
リングタイミングが同じものどうしで合成されたのち、
Ｖビットパターン検出回路８０に入力され、ここでＢ８
ＺＳ符号化則に対応する特定のＶビットパターンの検出
が行なわれる。そして、このＶビットパターン化が検出
されて、Ｖビットパターン検出回路８０から検出信号Ｖ
Ｔａ，ＶＴｂが出力されると、符号置換回路４０ではこ
の検出信号ＶＴａ，ＶＴｂに応じて、オアゲート３１，
３２から供給された信号Ｔａ，ＴｂのＢビットが“０”
に置換される。

【００２５】すなわち、本実施例の復号回路では、Ｖビ
ット判定回路５０におけるＶビットの判定、Ｖビットパ
ターン検出回路８０におけるＶビットパターンの検出、
および符号置換回路４０におけるＢビットの“０”への
置換が、すべて入力バイポーラ信号ＲＳの並列信号化に
よってクロック速度が１／２に低減された信号に対し行
なわれることになる。したがって、入力バイポーラ信号
ＲＳの伝送速度でＶビットの判定などの一連の復号化処
理を行なっていた従来の回路に比べて、低速動作する論
理素子を使用して回路を構成することができ、これによ
り回路の発熱量を低減して回路の高集積化および放熱対
策の簡単化が可能になる。このため、復号回路を小形化
することができる。

【００２６】また、本実施例の復号回路では、Ｖビット
の判定結果からＢ８ＺＳ符号化則に対応するＶビットパ
ターンを検出し、このＶビットパターンが検出された場
合にバイポーラ信号Ｔａ，ＴｂのＢビットを“１”から
“０”に置換するようにしているので、例えば符号誤り
等により一時的に符号則違反が発生した場合でも、これ
を即時Ｂ８ＺＳ符号の符号則違反と判定して入力バイポ
ーラ信号のＢビットを“０”に置換してしまう不具合は
低減される。このため、復号の信頼性が高めることがで
きる。

【００２７】なお、本発明は上記実施例に限定されるも
のではない。例えば、上記実施例では各ユニポーラ信号
ＰＳ，ＮＳを各々２個の信号に並列化したが、４個の信
号または８個の信号に並列化するようにしてもよい。こ
の様にすれば処理速度をさらに遅くすることができ、こ
れによりさらに高速度の入力バイポーラ信号に対しても
高速度の論理素子を使用することなく復号化することが
できる。

【００２８】また、前記実施例ではＶビットパターンを
検出し、Ｂ８ＺＳ符号化則に対応する特定のパターンが
検出された場合にＢビットの置換を行なうようにした
が、Ｖビットが検出されるごとにその都度対応するＢビ
ットを置換するようにしてもよい。

【００２９】さらに、Ｂ８ＺＳ符号以外にＢ６ＺＳ符号
やその他のＢｎＺＳ符号にも適用することができ、その
他信号並列化回路やＶビット判定回路、Ｖビットパター
ン検出回路、符号置換回路の回路構成などについても、
本発明の要旨を逸脱しない範囲で種々変形して実施でき
る。

【００３０】

【発明の効果】以上詳述したように本発明は、入力ディ
ジタル信号から抽出したタイミングを１／Ｎ（２≦Ｎ≦
ｎ）分周して位相が相互に異なるＮ個のタイミング信号
を生成し、このＮ個のタイミング信号により上記ディジ
タル信号をサンプリングしてＮ個の並列信号列に変換す
る。そして、このＮ個の並列信号列が１ビット出力され
る毎に、これらＮ個のビットの符号の組み合わせから符
号則違反ビットの判定を行ない、その判定結果に基づい
て上記入力ディジタル信号の“１”を“０”に置換する
ようにしたものである。

【００３１】したがって本発明によれば、伝送速度が高
速の入力信号に対しても低速動作の論理素子を使用して
復号を行なうことができ、これにより回路の発熱量を低
減して高集積化を可能とするとともに放熱対策を不要と
し、回路の小形化を図り得る零連続抑圧符号復号回路を
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＢ８ＺＳ符号復号回
路の構成を示す回路ブロック図。

【図２】図１に示されるバイポーラ・ユニポーラ変換回
路および信号並列化回路の回路構成を示す図。

【図３】信号並列化動作を説明するための使用するタイ
ミング図。

【図４】Ｖビット判定回路の動作論理を示す図。

【図５】図１に示されるＶビットパターン検出回路の回
路構成を示す図。

【図６】Ｖビットパターンの検出動作を説明するための
使用する符号構成図。

【図７】図１に示される符号置換回路の回路構成を示す
図。

【図８】図７に示される置換制御回路の動作論理を示す
図。

【図９】Ｂ８ＺＳ符号化則により置換される符号の構成
を示す図。

【図１０】従来の復号回路の構成を示す回路ブロック
図。

【符号の説明】

１０…バイポーラ・ユニポーラ（Ｂ／Ｕ）変換回路、１
１… ｆ等化回路、１２…タイミング抽出回路、１３…
識別回路、２０…信号並列化回路、２１…１／２分周
器、２２〜２５，４１ａ〜４５ａ，４１ｂ〜４４ｂ，８
１ａ〜８４ａ，８１ｂ〜８４ｂ…Ｄフリップフロップ、
２６…インバータ、２７…並列ラッチ回路、３１，３
２，７１，７２…オアゲート、４０…符号置換回路、４
７…置換制御回路、５０…Ｖビット判定回路、６０…ラ
ッチ、８０…Ｖビットパターン検出回路、４６ａ，４６
ｂ，４７ａ，４７ｂ，８５ａ，８５ｂ…アンドゲート、
ＲＳ…入力バイポーラ信号、ＰＳ，ＮＳ…ユニポーラ信
号、ＴａＰ，ＴａＮ，ＴｂＰ，ＴｂＮ…並列化ユニポー
ラ信号、ＶＴａＰ，ＶＴａＮ，ＶＴｂＰ，ＶＴｂＮ…Ｖ
ビット判定信号、Ｖａ，Ｖｂ…Ｖビットパターン検出信
号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−73263（ＪＰ，Ａ) 特開 昭58−103227（ＪＰ，Ａ) 特開 昭60−214141（ＪＰ，Ａ) 特開 昭63−269622（ＪＰ，Ａ) 特開 平２−207621（ＪＰ，Ａ) 特開 平３−265219（ＪＰ，Ａ) 特開 平１−205627（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 5/14

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＢｎＺＳ符号化則により符号化された入
   力ディジタル信号を復号する零連続抑圧符号復号回路に
   おいて、 前記入力ディジタル信号からタイミングを抽出し、この
   タイミングを１／Ｎ（２≦Ｎ≦ｎ）分周して位相が相互
   に異なるＮ個のタイミング信号を生成するためのタイミ
   ング生成手段と、 このタイミング生成手段により生成されたＮ個のタイミ
   ング信号により前記ディジタル信号をサンプリングして
   Ｎ個の並列信号列に変換するための信号並列化手段と、 この信号並列化手段からＮ個の並列信号列が１ビット出
   力される毎に、これらＮ個のビットの符号の組み合わせ
   および過去に検出された所定の符号の検出位置から符号
   則違反ビットの判定を行なうための判定手段と、 この判定手段の判定結果に基づいて、前記入力ディジタ
   ル信号の“１”を“０”に置換するための符号置換手段
   とを具備したことを特徴とする零連続抑圧符号復号回
   路。
2. 【請求項２】 符号置換手段は、判定手段の判定結果か
   らＢｎＺＳ符号化則に対応する特定の符号パターンを検
   出し、この特定の符号パターンが検出された場合に入力
   ディジタル信号の“１”を“０”に置換することを特徴
   とする請求項１に記載の零連続抑圧符号復号回路。