JP3047500B2 - シリアルインターフェイス回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルインターフェ
イス回路に関し、特に所謂ディジタルオーディオＡＥＳ
／ＥＢＵインターフェイスにおける所謂ＡＥＳ／ＥＢＵ
フォーマットを採用した伝送を行うシリアルインターフ
ェイス回路に関する。

【０００２】

【従来の技術】例えばディジタルビデオテープレコーダ
（以下ディジタルＶＴＲという）として、所謂Ｄ１−フ
ォーマットを採用したディジタルＶＴＲや所謂Ｄ２−フ
ォーマットを採用したディジタルＶＴＲが知られてい
る。これらのディジタルＶＴＲでは、装置間の伝送を、
映像信号のみならず音声信号もディジタル信号に変換し
て（以下ディジタルオーディオ信号という）行うように
なっている。

【０００３】そして、上記ディジタルＶＴＲやディジタ
ル音声機器では、ディジタルオーディオ信号のインター
フェイスとして、所謂ディジタルオーディオＡＥＳ／Ｅ
ＢＵ（Audio Engineering Society/European Broadcast
ing Union ）インターフェイスが採用され、また、その
フォーマットとしては所謂ＡＥＳ／ＥＢＵフォーマット
が採用されている。

【０００４】 ここで、上記ＡＥＳ／ＥＢＵフォーマッ
トについて説明する。サンプリング周波数は複数の、例
えば４８ｋＨｚ、４４．１ｋＨｚ、４４．０５６ｋＨ
ｚ、３２ｋＨｚが用いられ、音声信号は、最大２４ビッ
ト直線量子化されてＡＥＳ／ＥＢＵフォーマットに準拠
して伝送されるようになっている。

【０００５】 具体的には、ＡＥＳ／ＥＢＵフォーマッ
トは、図４に示すように、上記サンプリング周波数でサ
ンプリングされた１サンプル（ワード）の音声データか
らなるサブフレーム５０が、先頭から順に同期のための
４ビットからなるプリアンブル５１と、音声データの拡
張に当てられる４ビットからなるオキジャリ５２と、２
０ビットからなる音声データ５３と、それぞれ１ビット
からなり、音声データの有効性を示すバリディティフラ
グ５４と、ユーザーデータ５５と、サンプリング周波数
や用途等を示すチャンネルステータス５６と、エラー検
出のためのパリティ５７とから構成されている。

【０００６】そして、例えば２チャンネル（チャンネル
＃１とチャンネル＃２）伝送の場合、２つの上記サブフ
レーム５０（サブフレーム＃１とサブフレーム＃２）で
フレーム６１を作り、さらに、１９２個のフレーム６１
（フレーム＃０〜フレーム＃１９１）でブロック６０を
構成している。そして、例えばステレオモードでは、チ
ャンネル＃１が左（Ｌ）チャンネルとなり、チャンネル
＃２が右（Ｒ）チャンネルとなっている。

【０００７】 上記チャンネルステータスのフォーマッ
トは、１ブロック中の１９２個のチャンネルステータス
ビットを２４バイト（＝１９２÷８、バイト＃０〜バイ
ト＃２３）構成とし、各バイト＃０〜バイト＃２３は、
例えばサンプリング周波数や用途等を識別するために用
いられるようになっている。

【表１】

【０００８】具体的には、例えば表１に示すように、バ
イト＃０のビットｂ₀ （ＬＳＢ）は民生（コンスーマ）
用と業務（プロフェッショナル）用の識別に用いられ、
ビットｂ₁ はオーディオモードとそれ以外のモードの識
別に用いられ、ビットｂ₂ 〜ビットｂ₄ の３ビットはエ
ンファシスの有無の識別に用いられ、ビットｂ₅ 〜ビッ
トｂ₇（ＭＳＢ）の３ビットはサンプリング周波数の識
別に用いられるようになっている。例えばプロフェッシ
ョナル用として使用するときは、オーディオモードであ
り、エンファシスをかけず、サンプリング周波数を48kH
z とした伝送モードが頻繁に用いられる結果、このバイ
ト＃０としては、「１０１００００１」（１が正論理、
０が負論理を表す）のパターンが用いられることが多
い。

【０００９】 また、バイト＃１のビットｂ_０〜ビット
ｂ_３の４ビットはステレオモードとモノラルモードの識
別に用いられ、ビットｂ_４〜ビットｂ_７の４ビットは未
使用である。

【００１０】 また、バイト＃２は音声データの有効ビ
ット長を表すのに用いられ、バイト＃３〜バイト＃２１
は未使用であり、バイト＃２２はバリディティフラグに
用いられ、バイト＃２３は、ブロック内でのチャンネル
ステータスのエラー検出、エラー訂正のための所謂ＣＲ
ＣＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃ
ｋ Ｃｏｄｅ）に用いられる。

【００１１】そして、音声信号は、設定されたサンプリ
ング周波数及びビット長でディジタル信号に変換された
後、上述の同期信号（プリアンブル）、サンプリング周
波数や用途等の情報が付加され、ＡＥＳ／ＥＢＵフォー
マットに準拠してシリアル伝送される。

【００１２】 このシリアル伝送における伝送路として
は、以前は、ディジタルビデオ信号用に１本、ディジタ
ルオーディオ信号用に２本の計３本のケーブルが用いら
れていたが、近年、ディジタルビデオ信号の所謂シンク
チップ（Ｓｙｎｃ．Ｔｉｐ）期間に、ディジタルオーデ
ィオ信号を時間軸圧縮して挿入し、すなわち時分割多重
し、１本のケーブルを用いて伝送するようになってい
る。

【００１３】 ここで、ディジタルオーディオ信号をＡ
ＥＳ／ＥＢＵフォーマットに適合させ、ディジタルビデ
オ信号とディジタルオーディオ信号を時分割多重し、１
本の伝送路を介して伝送するための従来のシリアルイン
ターフェイス回路について説明する。

【００１４】従来のシリアルインターフェイス回路は、
図５に示すように、例えば２３バイトのレジスタから構
成され、マイクロコンピュータ（以下ＣＰＵという）等
からのアドレスに基づいて、同じくＣＰＵ等からのサン
プリング周波数や用途等の情報（以下チャンネルステー
タスデータという）を記憶するチャンネルステータスレ
ジスタ７２と、該チャンネルステータスレジスタ７２か
らのチャンネルステータスデータにエラー訂正符号を付
加するＣＲＣＣ発生回路７３と、エラー訂正符号が付加
されたチャンネルステータスデータ等とディジタルオー
ディオ信号を一旦記憶し、こられをシリアルデータとし
て出力するシフトレジスタ７４と、上記チャンネルステ
ータスレジスタ７２、ＣＲＣＣ発生回路７３及びシフト
レジスタ７４にブロックに同期したクロックを供給する
ブロックカウンタ７５と、上記シフトレジスタ７４から
のシリアルデータを時間軸圧縮するＦＩＦＯ（First In
First Out）７６とから構成される。

【００１５】そして、このシリアルインターフェイス回
路は、端子８１を介して供給されるディジタルオーディ
オ信号に、端子８２を介して供給されるチャンネルステ
ータスデータを付加してＡＥＳ／ＥＢＵフォーマット準
拠したシリアルデータを形成した後、時間軸圧縮し、こ
の時間軸圧縮されたシリアルデータを端子８３を介し
て、ディジタルビデオ信号と時分割多重するＭＵＸ（図
示せず）に供給するようになっている。

【００１６】

【発明が解決しようとする課題】ところで、チャンネル
ステータスデータを記憶する上記チャンネルステータス
レジスタ７２は、上述の表１に示すような種々の設定値
に対応できるように、すなわちチャンネルステータスの
各バイトをサンプリング周波数や用途等に対応して設定
可能とし、汎用性がある１個の集積回路（ＩＣ）として
供給されている。ところが、汎用性が有るがために、逆
に、以下のような不都合が生じている。

【００１７】例えば、上記シリアルインターフェイス回
路を、例えば業務（プロフェッショナル）用のディジタ
ルＶＴＲに用いたとき、チャンネルステータスのバイト
＃０のパターンとしては上述したように「１０１０００
０１」が頻繁に用いられるが、この頻繁に用いられるパ
ターンもＣＰＵを接続してその都度設定する必要があ
り、工数がかかり、設定に時間を有していた。

【００１８】本発明は、このような実情に鑑みてなされ
たものであり、頻繁に用いられるチャンネルステータス
の値を簡単設定し得、設定にかかる工数や時間を短縮す
ると共に、省電力を図ることができるシリアルインター
フェイス回路の提供を目的とする。

【００１９】

【課題を解決するための手段】本発明では、上記課題を
解決するために、ディジタル映像信号とディジタル音声
信号を時分割多重して伝送するシリアルインターフェイ
ス回路において、上記ディジタル音声信号に関する情報
をラッチして出力すると共に、その出力を強制的に所定
値に設定する機能を有するラッチ及び設定手段と、該ラ
ッチ及び設定手段の出力をディジタル音声信号に付加し
て出力する付加手段とを有することを特徴とする。

【００２０】

【作用】本発明に係るシリアルインターフェイス回路で
は、ディジタル音声信号に関する情報の内の所定値とし
て頻繁に用いられる情報は、ラッチ及び設定手段の出力
を強制的にその値を設定し、所定値とされた情報をディ
ジタル音声信号に付加して出力する。

【００２１】

【実施例】以下、本発明に係るシリアルインターフェイ
ス回路の一実施例を図面を参照しながら説明する。

【００２２】 図１はこの実施例におけるシリアルイン
ターフェイス回路の回路構成を示し、図２はディジタル
ビデオテープレコーダ（以下単にＶＴＲという）間のシ
リアルデータ伝送に上記シリアルインターフェイス回路
を用いたときのシステム構成を示すものである。

【００２３】まず、このシステムについて説明する。こ
のシステムは、図２に示すように、磁気テープを再生
し、ディジタル映像信号（以下ディジタルビデオ信号と
いう）とディジタル音声信号（以下ディジタルオーディ
オ信号という）を送出するＶＴＲ１と、該ＶＴＲ１から
のディジタルオーディオ信号に、ディジタルオーディオ
信号に関する情報、例えばサンプリング周波数や用途等
（以下チャンネルステータスデータという）を付加した
後、時間軸圧縮するシリアルインターフェイス回路（以
下ＩＮＦという）２と、上記ＶＴＲ１からのディジタル
ビデオ信号と上記ＩＮＦ２からの時間軸圧縮されたディ
ジタルオーディオ信号（以下オーディオデータという）
を時分割多重するＭＵＸ３と、１本の例えば同軸ケーブ
ルからなり、上記ＭＵＸ３からのディジタルビデオ信号
とオーディオデータが時分割多重された信号を伝送する
伝送路４と、該伝送路４を介して伝送されてくる多重信
号からディジタルビデオ信号とオーディオデータを分離
するＳＥＰ５と、該ＳＥＰ５からのオーディオデータを
時間軸伸長してディジタルオーディオ信号を再生する時
間軸伸長回路６と、上記ＳＥＰ５からのディジタルビデ
オ信号と上記時間軸伸長回路６からのディジタルオーデ
ィオ信号を磁気テープに記録するＶＴＲ７とから構成さ
れる。

【００２４】 そして、このシステムの送信側は、ＶＴ
Ｒ１からのディジタルオーディオ信号に同期信号やチャ
ンネルステータスデータ等を付加すると共に、時間軸圧
縮した後、ＶＴＲ１からのディジタルビデオ信号とオー
ディオデータを時分割多重して送出するようになってい
る。また、このシステムの受信側は、伝送路４を介して
伝送されてくる信号から、ディジタルビデオ信号とディ
ジタルオーディオ信号を分離再生してＶＴＲ２に供給す
るようになっている。

【００２５】 上記ＩＮＦ２は、図１に示すように、例
えばマイクロコンピュータ（以下ＣＰＵという）等から
のサンプリング周波数や用途等の情報（チャンネルステ
ータスデータ）をラッチして出力すると共に、後述する
プリセット信号により、その出力がプリセットされるチ
ャンネルステータスレジスタ１２と、該チャンネルステ
ータスレジスタ１２からのチャンネルステータスデータ
にエラー訂正符号を付加するＣＲＣＣ発生回路１３と、
ディジタルオーディオ信号とエラー訂正符号が付加され
たチャンネルステータスデータ等とを一旦記憶し、これ
らをシリアルデータとして出力するシフトレジスタ１４
と、上記チャンネルステータスレジスタ１２、ＣＲＣＣ
発生回路１３及びシフトレジスタ１４にブロックに同期
したクロックを供給するブロックカウンタ１５と、上記
シフトレジスタ１４からのシリアルデータを時間軸圧縮
するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕ
ｔ）１６とから構成される。

【００２６】そして、このＩＮＦ２は、端子２１を介し
て供給されるディジタルオーディオ信号に、端子２２を
介して供給されるチャンネルステータスデータを付加し
て所謂ＡＥＳ／ＥＢＵ（Audio Engineering Society/Eu
ropean Broadcasting Union）フォーマット準拠したシ
リアルデータを形成した後、時間軸圧縮し、この時間軸
圧縮されたシリアルデータを端子２３を介して上述の図
２に示すＭＵＸ３に供給するようになっている。また、
このとき、端子２６を介してプリセット信号が供給され
た時点での上記付加されるチャンネルステータスデータ
の値を、端子２２を介して供給される値に関係なく、所
定値（所謂ディフォルト）にするようになっている。

【００２７】つぎに、このＩＮＦ２の動作について説明
する。チャンネルステータスレジスタ１２は、端子２５
を介して供給されるクロックにより、端子２２を介して
供給されるチャンネルステータスデータをラッチして出
力すると共に、端子２６を介してプリセット信号が供給
されたときは、その出力を所定値として出力する。

【００２８】 具体的には、チャンネルステータスレジ
スタ１２は、例えば２３バイトのレジスタを有し、端子
２２を介して供給されるチャンネルステータスデータ
を、端子２７を介して供給されるアドレスに基づいて各
レジスタにそれぞれ記憶する。すなわち、上述した表１
に示すチャンネルステータスのバイト＃０〜バイト＃２
２の値を各レジスタに記憶する。

【００２９】そして、チャンネルステータスレジスタ１
２は、ブロックカウンタ１５からの例えばＡＥＳ／ＥＢ
Ｕフォーマットにおけるサブフレームに同期したクロッ
クにより、チャンネルステータスのバイト＃０のビット
ｂ₀ （ＬＳＢ）からバイト＃２２のビットｂ₇ （ＭＳ
Ｂ）までを１ビットづつ順次読み出してＣＲＣＣ発生回
路１３に供給する。

【００３０】 ＣＲＣＣ発生回路１３は、ブロック単位
に、すなわちバイト＃０〜バイト＃２２からなるチャン
ネルステータスデータに８ビットからなるエラー訂正符
号（バイト＃２３）を付加してシフトレジスタ１４に供
給する。

【００３１】 シフトレジスタ１４は、端子２１を介し
て供給されるディジタルオーディオ信号とＣＲＣＣ発生
回路１３からのチャンネルステータスデータを、上述し
た図４に示すようなＡＥＳ／ＥＢＵフォーマットにおけ
るサブフレームのフォーマットに適合するように記憶し
た後、ＡＥＳ／ＥＢＵフォーマットにおけるサブフレー
ムを３２等分するクロック（６４ＦＳクロック）に基づ
いてシフトして出力する。すなわち、シフトレジスタ１
４からは、順に４ビットからなる同期信号、最大２４ビ
ットからなる音声データ、それぞれ１ビットからなるバ
リディティフラグ、ユーザーデータ、チャンネルステー
タスデータ、パリティビット（以下これらをオーディオ
データという）が繰り返して出力されることになる。

【００３２】ＦＩＦＯ１６は、端子２８を介して供給さ
れる書込アドレスに基づいてオーディオデータを順次記
憶し、また、端子２９を介して供給される、例えばオー
ディオデータを映像信号の所謂シンクチップ（Sync. Ti
p ）期間内に圧縮するための読出アドレスに基づいて、
記憶されたオーディオデータを順次読み出し、端子２９
を介して上述の図２に示すＭＵＸ３に供給する。

【００３３】かくして、ＭＵＸ３から１本の伝送路４に
ディジタルビデオ信号とオーディオデータが時分割多重
された信号が送出される。

【００３４】ところで、上述のオーディオデータに挿入
されたチャンネルステータスデータは、サンプリング周
波数や用途等を識別するためのものであり、端子２２か
らその値を供給することにより用途等に応じた値に自由
に設定できるが、例えば業務用（プロフェッショナル
用）として使用するときは、オーディオモードであり、
エンファシスをかけず、サンプリング周波数を48kHz と
した伝送モードが用いられ、このチャンネルステータス
のバイト＃０のパターンとしては、「１０１００００
１」が頻繁に用いられる。

【００３５】 そこで、本発明では、上述したように、
端子２６を介してプリセット信号が供給された時点で、
チャンネルステータスレジスタ１２の出力が、端子２２
を介して供給される値に関係なく、頻繁に使用されるパ
ターン、例えばチャンネルステータスのバイト＃０が
「１０１００００１」となるようにすると共に、プリセ
ット信号が供給されていないときは端子２２を介して供
給される値、例えばバイト＃１が「０００１０００
０」、バイト＃２が「００１１００００」、バイト＃３
〜バイト＃２１が「００００００００」、バイト＃２２
が「０００００１１１」となるようにし、ＣＰＵ等にお
いて、バイト＃０のように、頻繁に使用されるパターン
を設定する工数を削除するようにしている。

【００３６】 具体的には、チャンネルステータスレジ
スタ１２の入力部は、例えば図３に示すように、チャン
ネルステータスのビットｂ_０〜ビットｂ_７の各値をそれ
ぞれラッチするフリップフロップ（以下ＦＦという）３
０〜３７と、該ＦＦ３０、３２、３７の各入出力にそれ
ぞれ接続されているインバータ（以下ＩＮＶという）４
１〜４６とから構成される。

【００３７】 そして、チャンネルステータスのバイト
＃０の値を、チャンネルステータスレジスタ１２内の上
述したレジスタ（図示せず）に記憶するときは、端子２
６を介して供給するプリセット信号を例えば「０」に
し、ＦＦ３０〜３７をリセットする。この結果、ＦＦ３
０〜３７の各出力は「０」となり、ＩＮＶ４４〜４６の
各出力は「１」となる。すなわちバイト＃０のパターン
は、「１０１００００１」となり、チャンネルステータ
スレジスタ１２にこの値が記憶される。

【００３８】 一方、チャンネルステータスの他のバイ
ト＃１〜バイト＃２２を記憶するときは、プリセット信
号を「１」にする。この結果、ＦＦ３０、３２、３７に
は、ＩＮＶ４１〜４３でそれぞれ反転された（「０」が
「１」、「１」が「０」となる）ビットｂ_０、ｂ_２、ｂ
_７の各値がそれぞれラッチされ、ＦＦ３１及びＦＦ３３
〜３６には、ビットｂ_１、ｂ_３、ｂ_４、ｂ_５、ｂ_６の各
値がそれぞれラッチされる。そして、ＦＦ３０、３２、
３７の各出力はＩＮＶ４４〜４６で反転されて出力さ
れ、ＦＦ３１及びＦＦ３３〜３６の各出力はそのまま出
力される。すなわち、このチャンネルステータスレジス
タ１２の入力部は、各ビットの値をそのままあるいは２
回反転して出力することになり、端子２２を介して供給
されるチャンネルステータスデータが変化することな
く、チャンネルステータスレジスタ１２に記憶される。

【００３９】かくして、頻繁に使用するパターン、例え
ばチャンネルステータスのバイト＃０のパターンを、プ
リセット信号を「０」にすることにより、簡単に設定す
ることができる。この結果、設定工数や時間を削減で
き、また、例えばバイト＃０はＣＰＵを介することなく
設定できるので、消費電力を軽減することができる。

【００４０】なお、バイト＃０のパターンは、上述の
「１０１００００１」に限定されるものではく、インバ
ータ回路の位置を他のビットの位置とすることにより、
ディフォルトのパターンを変更できることは言うまでも
ない。また、インバータ回路を信号線から切り離すよう
なスイッチを設け、ユーザに応じてディフォルトのパタ
ーンを変更できるようにしてもよい。

【００４１】また、本発明は上述の実施例に限定される
ものではなく、例えばディジタルビデオ信号とディジタ
ルオーディオ信号を別々にシリアルデータとして伝送す
るシリアルインターフェイス回路にも本発明を適用でき
ることは言うまでもない。

【００４２】

【発明の効果】以上の説明でも明らかなように、ディジ
タル音声信号に関する情報をラッチして出力すると共
に、その出力を強制的に所定値に設定する機能を有する
ラッチ及び設定手段と、該ラッチ及び設定手段の出力を
ディジタル音声信号に付加して出力する付加手段とを有
することにより、ディジタル音声信号に関する情報、す
なわちＡＥＳ／ＥＢＵフォーマットにおけるチャンネル
ステータスを、頻繁に使用する値、例えば業務（プロフ
ェッショナル）用で使用するときの値に簡単に設定する
ことができ、設定のための工数や時間を削減することが
できると共に、消費電力を軽減することができる。

【図面の簡単な説明】

【図１】本発明を適用したシリアルインターフェイス回
路の回路構成を示すブロック図である。

【図２】ディジタルＶＴＲ間のデータ伝送に上記シリア
ルインターフェイス回路を用いたときのシステム構成を
示すブロック図である。

【図３】 上記シリアルインターフェイス回路を構成す
るチャンネルステータスレジスタの入力部の回路構成を
示す回路図である。

【図４】ＡＥＳ／ＥＢＵフォーマットにおけるブロック
及びフレームのフォーマットを示す図である。

【図５】従来のシリアルインターフェイス回路の回路構
成を示すブロック図である。

【符号の説明】

１２・・・チャンネルステータスレジスタ １４・・・シフトレジスタ ２６・・・プリセット信号入力端子

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタル映像信号とディジタル音声信
   号を時分割多重して伝送するシリアルインターフェイス
   回路において、上記ディジタル音声信号に関する情報をラッチして出力
   すると共に、その出力を強制的に所定値に設定する機能
   を有するラッチ及び設定手段と、 該ラッチ及び設定手段 の出力をディジタル音声信号に付
   加して出力する付加手段とを有することを特徴とするシ
   リアルインターフェイス回路。