JP3047246B2 - Ｄｒａｍバッテリバックアップ方法 - Google Patents
Ｄｒａｍバッテリバックアップ方法Info
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- JP3047246B2 JP3047246B2 JP2256127A JP25612790A JP3047246B2 JP 3047246 B2 JP3047246 B2 JP 3047246B2 JP 2256127 A JP2256127 A JP 2256127A JP 25612790 A JP25612790 A JP 25612790A JP 3047246 B2 JP3047246 B2 JP 3047246B2
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- power supply
- dram
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダイナミック型RAM（DRAM）バッテリバッ
クアップ方法に関し、特に低消費電力でDRAMのバックア
ップが可能なDRAMバッテリバックアップ方法に関する。
クアップ方法に関し、特に低消費電力でDRAMのバックア
ップが可能なDRAMバッテリバックアップ方法に関する。
DRAMは、電荷蓄積用の容量素子と電荷入出力制御用の
MOS FETから構成され、MOS FETのリーク電流や半導体基
板表面での再結合により、蓄積電荷は時間とともに減衰
する。このため、一定時間ごとにリフレッシュ動作を行
って、記憶情報を更新する必要があり、リフレッシュ用
のコントロール回路をシステム側に設けている。他方、
DRAMはメモリセルの構造が簡単で面積縮小が可能であ
り、高集積のRAMを実現できる。
MOS FETから構成され、MOS FETのリーク電流や半導体基
板表面での再結合により、蓄積電荷は時間とともに減衰
する。このため、一定時間ごとにリフレッシュ動作を行
って、記憶情報を更新する必要があり、リフレッシュ用
のコントロール回路をシステム側に設けている。他方、
DRAMはメモリセルの構造が簡単で面積縮小が可能であ
り、高集積のRAMを実現できる。
これにより、メモリシステムの小型化や、安価・大容
量のRAMを提供することができるので、コンピュータシ
ステムの主記憶装置からOA機器の小容量システムまで広
く使用されている。
量のRAMを提供することができるので、コンピュータシ
ステムの主記憶装置からOA機器の小容量システムまで広
く使用されている。
さらに、DRAMは揮発性メモリであるため、停電対策と
して、不揮発性のメモリ（例えばハードディスク）を共
に搭載したり、スタティック型RAM（SRAM）でバッテリ
バックアップを行う方法が実施されている。
して、不揮発性のメモリ（例えばハードディスク）を共
に搭載したり、スタティック型RAM（SRAM）でバッテリ
バックアップを行う方法が実施されている。
また、DRAMによりバックアップを行っている場合に
は、システムのリフレッシュ回路をそのままバックアッ
プしている。
は、システムのリフレッシュ回路をそのままバックアッ
プしている。
なお、DRAMのバックアップ方式には、例えばシステム
内部に設けたリフレッシュ用アドレスカウンタを用いる
ことにより、周辺回路の負荷を軽減させるCAS（column
address strobe）ビフォアRAS（row address strobe）
方式等がある。
内部に設けたリフレッシュ用アドレスカウンタを用いる
ことにより、周辺回路の負荷を軽減させるCAS（column
address strobe）ビフォアRAS（row address strobe）
方式等がある。
従来のメモリバックアップ方法については、例えば特
開平１−175051号、特開昭64−3758号や、“日経コンピ
ュータ（1990.2.26），第206頁”等において述べられて
いる。
開平１−175051号、特開昭64−3758号や、“日経コンピ
ュータ（1990.2.26），第206頁”等において述べられて
いる。
上記従来技術では、ファクシミリにおいて、メモリさ
れた画情報を停電等から保護する際、ハードディスクや
SRAMのバッテリバックアップで行っているが、高価にな
るという問題がある。
れた画情報を停電等から保護する際、ハードディスクや
SRAMのバッテリバックアップで行っているが、高価にな
るという問題がある。
また、システムのリフレッシュ回路をそのままバック
アップして、DRAMのバッテリバックアップを行う方法で
は、システムの発振をそのままバックアップするので、
高周波の発振器であることが多く、消費電力が大きい。
アップして、DRAMのバッテリバックアップを行う方法で
は、システムの発振をそのままバックアップするので、
高周波の発振器であることが多く、消費電力が大きい。
本発明の目的は、このような問題点を改善して、ファ
クシミリ装置の時計用ICのクロックをバックアップタイ
ミングに使用することにより、低消費電力でバックアッ
プが可能なDRAMバッテリバックアップ方法を提供するこ
とにある。
クシミリ装置の時計用ICのクロックをバックアップタイ
ミングに使用することにより、低消費電力でバックアッ
プが可能なDRAMバッテリバックアップ方法を提供するこ
とにある。
上記目的を達成するため、本発明のDRAMバッテリバッ
クアップ方法は、主電源（第２図の＋5V電源）と、時計
用IC（同図の25）と、DRAM（同図の26）と、時計用ICお
よびDRAMをバックアップする第２の電源部（同図の２次
電池29）と、該第２の電源より小さい電源電圧を有し時
計用ICをバックアップする第１の電源部（同図の１次電
池28）とからなるDRAMバッテリバックアップ方法であっ
て、主電源がダウンしていない場合には、DRAMに対して
リフレッシュ回路による通常のリフレッシュを行い、主
電源がダウンし、かつ、第２の電源部からの電圧が所定
電圧より大きい場合には、第２の電源部により時計用IC
およびDRAMをバックアップするとともに、バックアップ
された時計用ICの発振クロックより生成したリフレッシ
ュ信号によりDRAMをリフレッシュし、主電源がダウン
し、かつ、第２の電源部からの電圧が所定電圧以下にな
った場合、第２の電源部による時計用ICおよびDRAMのバ
ックアップを中止するとともに第１の電源部により時計
用ICをバックアップするようにしたことを特徴としてい
る。
クアップ方法は、主電源（第２図の＋5V電源）と、時計
用IC（同図の25）と、DRAM（同図の26）と、時計用ICお
よびDRAMをバックアップする第２の電源部（同図の２次
電池29）と、該第２の電源より小さい電源電圧を有し時
計用ICをバックアップする第１の電源部（同図の１次電
池28）とからなるDRAMバッテリバックアップ方法であっ
て、主電源がダウンしていない場合には、DRAMに対して
リフレッシュ回路による通常のリフレッシュを行い、主
電源がダウンし、かつ、第２の電源部からの電圧が所定
電圧より大きい場合には、第２の電源部により時計用IC
およびDRAMをバックアップするとともに、バックアップ
された時計用ICの発振クロックより生成したリフレッシ
ュ信号によりDRAMをリフレッシュし、主電源がダウン
し、かつ、第２の電源部からの電圧が所定電圧以下にな
った場合、第２の電源部による時計用ICおよびDRAMのバ
ックアップを中止するとともに第１の電源部により時計
用ICをバックアップするようにしたことを特徴としてい
る。
本発明においては、DRAMバックアップ用の２次電池が
切れた場合、DRAMバックアップを中止して、１次電池に
よる時計用ICのバックアップに切り替え、そのクロック
を利用してDRAMのバックアップを行う。
切れた場合、DRAMバックアップを中止して、１次電池に
よる時計用ICのバックアップに切り替え、そのクロック
を利用してDRAMのバックアップを行う。
一般的に時計用ICの発信周波数は低周波（32,768KH
z）であり、この低周波クロックをDRAMのバックアップ
タイミングに利用することにより、低消費電力でバック
アップが可能になる。
z）であり、この低周波クロックをDRAMのバックアップ
タイミングに利用することにより、低消費電力でバック
アップが可能になる。
以下、本発明の一実施例を図面により説明する。
第２図は、本発明の一実施例における電源制御回路の
構成図、第３図は本発明の一実施例における電源シーケ
ンス図である。
構成図、第３図は本発明の一実施例における電源シーケ
ンス図である。
第２図において、21は4.5VディテクタＡ、22は蓄電回
路、23は定電圧回路、24は4.5VディテクタＢ、25は時計
用IC、26はDRAM、27は4.5V検出信号、28は１次電池（3
V）、29は２次電池（〜6V）、30は２次電池29によるDRA
Mバックアップから、１次電池28を用いた時計用ICバッ
クアップに切り替えるための切替部、31は時計用IC25の
クロックを用いてDRAMバックアップを行うためのタイミ
ング発生部、V1はDRAM電源、V2は時計用電源である。ま
た、時計用IC25のバックアップ電圧は2V以上、DRAM26の
バックアップ電圧は4.5V以上とする。また、時計用IC25
は、通常32.768KHzで、DRAM26のバックアップ方法はCAS
ビフォアRAS方式で、リフレッシュサイクルは125μｓと
する。
路、23は定電圧回路、24は4.5VディテクタＢ、25は時計
用IC、26はDRAM、27は4.5V検出信号、28は１次電池（3
V）、29は２次電池（〜6V）、30は２次電池29によるDRA
Mバックアップから、１次電池28を用いた時計用ICバッ
クアップに切り替えるための切替部、31は時計用IC25の
クロックを用いてDRAMバックアップを行うためのタイミ
ング発生部、V1はDRAM電源、V2は時計用電源である。ま
た、時計用IC25のバックアップ電圧は2V以上、DRAM26の
バックアップ電圧は4.5V以上とする。また、時計用IC25
は、通常32.768KHzで、DRAM26のバックアップ方法はCAS
ビフォアRAS方式で、リフレッシュサイクルは125μｓと
する。
本実施例では、第３図に示すように、電源ONの場合、
時計用IC25とDRAM26は、＋5V電源（主電源）から電圧を
供給されて動作している。
時計用IC25とDRAM26は、＋5V電源（主電源）から電圧を
供給されて動作している。
また、電源がOFFした場合、＋5V電源（主電源）から
の電圧は徐々に降下し、V1およびV2には２次電池29が＋
5Vに定電圧化されたものが供給される。従って、＋5V電
源（主電源）からの電圧が0Vに低下しても、２次電池29
により時計用IC25およびDRAM26はバックアップされて動
作している。
の電圧は徐々に降下し、V1およびV2には２次電池29が＋
5Vに定電圧化されたものが供給される。従って、＋5V電
源（主電源）からの電圧が0Vに低下しても、２次電池29
により時計用IC25およびDRAM26はバックアップされて動
作している。
さらに、２次電池29の電圧も電源供給により徐々に低
下し、定電圧回路23出力が4.5V以下になる前に、電源が
ONされた場合には、DRAM26のバックアップは正常に行わ
れる。
下し、定電圧回路23出力が4.5V以下になる前に、電源が
ONされた場合には、DRAM26のバックアップは正常に行わ
れる。
また、電源ONの前に電池電圧が低下して、定電圧回路
23出力が4.5V以下になった場合には、DRAM26の動作が保
証されないため、この電圧を4.5ディテクタB24で検出
し、切替部30によって２次電池29の供給を止める。これ
により、DRAM26に対するV1は0Vになるが、時計用IC25は
１次電池28（約2.4V）に切換り、これによってバックア
ップされる。
23出力が4.5V以下になった場合には、DRAM26の動作が保
証されないため、この電圧を4.5ディテクタB24で検出
し、切替部30によって２次電池29の供給を止める。これ
により、DRAM26に対するV1は0Vになるが、時計用IC25は
１次電池28（約2.4V）に切換り、これによってバックア
ップされる。
そして、タイミング発生部31は、時計用IC25の発振ク
ロックを利用し、DRAM26をバックアップする。
ロックを利用し、DRAM26をバックアップする。
次に、タイミング発生部31について詳細に述べる。
第１図は、本発明の一実施例におけるDRAMバッテリバ
ックアップのタイミングチャート、第４図は本発明の一
実施例におけるタイミング発生部の構成図である。
ックアップのタイミングチャート、第４図は本発明の一
実施例におけるタイミング発生部の構成図である。
第４図において、41,45はANDゲート、42は1/4分周
器、43はフリップ・フロップ（FF）、44はNORゲート、4
6,47はマルチプレクサである。
器、43はフリップ・フロップ（FF）、44はNORゲート、4
6,47はマルチプレクサである。
本実施例では、第２図に示した4.5V検出信号27と時計
用IC25出力のANDをとり、1/4分周器42で時計用IC25の周
波数32.768KHzを1/4分周して、8.192KHz（125μｓ）の
クロックを発生させる。
用IC25出力のANDをとり、1/4分周器42で時計用IC25の周
波数32.768KHzを1/4分周して、8.192KHz（125μｓ）の
クロックを発生させる。
そして、第１図のように、このクロックでリセット信
号をサンプリングし、このクロックとリセット信号で、
バックアップ時の▲▼および▲▼を発生さ
せる。
号をサンプリングし、このクロックとリセット信号で、
バックアップ時の▲▼および▲▼を発生さ
せる。
すなわち、リセット信号をFF43でラッチしたものをバ
ックアップ▲▼としてマルチプレクサ46に入力
し、FF43出力および1/4分周器42出力をNORゲート44に入
力して得た信号をバックアップ▲▼としてマルチ
プレクサ47に入力する。
ックアップ▲▼としてマルチプレクサ46に入力
し、FF43出力および1/4分周器42出力をNORゲート44に入
力して得た信号をバックアップ▲▼としてマルチ
プレクサ47に入力する。
また、システム▲▼、▲▼とバックアッ
プ▲▼、▲▼の切換えは、マルチプレクサ
46,47によりリセット信号とラッチしたリセット信号と
を使って選択のタイミングを発生させる。
プ▲▼、▲▼の切換えは、マルチプレクサ
46,47によりリセット信号とラッチしたリセット信号と
を使って選択のタイミングを発生させる。
本発明によれば、低消費電力でDRAMのバックアップが
可能となる。つまり、同一電池でも長時間バックアップ
が可能となる。
可能となる。つまり、同一電池でも長時間バックアップ
が可能となる。
第１図は本発明の一実施例におけるDRAMバッテリバック
アップのタイミングチャート、第２図は本発明の一実施
例における電源制御回路の構成図、第３図は本発明の一
実施例における電源シーケンス図、第４図は本発明の一
実施例におけるタイミング発生部の構成図である。 21:4.5VディテクタA,22:蓄電回路,23:定電圧回路,24:4.
5VディテクタB,25:時計用IC,26:DRAM,27:4.5V検出信号,
28:1次電池,29:2次電池,30:切替部,31:タイミング発生
部,41,45:ANDゲート,42:1/4分周器,43:フリップ・フロ
ップ（FF）,44:NORゲート,46,47:マルチプレクサ，V1:D
RAM電源，V2：時計用電源。
アップのタイミングチャート、第２図は本発明の一実施
例における電源制御回路の構成図、第３図は本発明の一
実施例における電源シーケンス図、第４図は本発明の一
実施例におけるタイミング発生部の構成図である。 21:4.5VディテクタA,22:蓄電回路,23:定電圧回路,24:4.
5VディテクタB,25:時計用IC,26:DRAM,27:4.5V検出信号,
28:1次電池,29:2次電池,30:切替部,31:タイミング発生
部,41,45:ANDゲート,42:1/4分周器,43:フリップ・フロ
ップ（FF）,44:NORゲート,46,47:マルチプレクサ，V1:D
RAM電源，V2：時計用電源。
Claims (1)
- 【請求項１】主電源と、時計用ICと、DRAMと、前記時計
用ICおよび前記DRAMをバックアップする第２の電源部
と、該第２の電源より小さい電源電圧を有し前記時計用
ICをバックアップする第１の電源部とからなるDRAMバッ
テリバックアップ方法であって、 主電源がダウンしていない場合には、前記DRAMに対して
リフレッシュ回路による通常のリフレッシュを行い、 主電源がダウンし、かつ、前記第２の電源部からの電圧
が所定電圧より大きい場合には、該第２の電源部により
前記時計用ICおよび前記DRAMをバックアップするととも
に、前記バックアップされた時計用ICの発振クロックよ
り生成したリフレッシュ信号により前記DRAMをリフレッ
シュし、 主電源がダウンし、かつ、前記第２の電源部からの電圧
が所定電圧以下になった場合、前記第２の電源部による
前記時計用ICおよび前記DRAMのバックアップを中止する
とともに前記第１の電源部により前記時計用ICをバック
アップするようにしたことを特徴とするDRAMバッテリバ
ックアップ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256127A JP3047246B2 (ja) | 1990-09-26 | 1990-09-26 | Ｄｒａｍバッテリバックアップ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256127A JP3047246B2 (ja) | 1990-09-26 | 1990-09-26 | Ｄｒａｍバッテリバックアップ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134788A JPH04134788A (ja) | 1992-05-08 |
| JP3047246B2 true JP3047246B2 (ja) | 2000-05-29 |
Family
ID=17288276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2256127A Expired - Fee Related JP3047246B2 (ja) | 1990-09-26 | 1990-09-26 | Ｄｒａｍバッテリバックアップ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047246B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3364329B2 (ja) * | 1994-07-27 | 2003-01-08 | 本田技研工業株式会社 | スペアタイヤの保持構造 |
| JPH0896104A (ja) * | 1994-09-27 | 1996-04-12 | Mitsubishi Electric Corp | Ｉｃカード |
| JP5089027B2 (ja) * | 2004-05-28 | 2012-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7491590B2 (en) | 2004-05-28 | 2009-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor in display device |
-
1990
- 1990-09-26 JP JP2256127A patent/JP3047246B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04134788A (ja) | 1992-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |