JP3046413B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP3046413B2 JP3046413B2 JP24081991A JP24081991A JP3046413B2 JP 3046413 B2 JP3046413 B2 JP 3046413B2 JP 24081991 A JP24081991 A JP 24081991A JP 24081991 A JP24081991 A JP 24081991A JP 3046413 B2 JP3046413 B2 JP 3046413B2
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- liquid crystal
- capacitance
- crystal display
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に係わ
り、特に画素電極−信号線間の寄生容量を考慮した液晶
表示装置に関する。
り、特に画素電極−信号線間の寄生容量を考慮した液晶
表示装置に関する。
【０００２】
【従来の技術】近年、薄型軽量の表示装置として液晶デ
ィスプレイの開発が活発に行われている。なかでも、高
画質，高精細を実現する方式として、薄膜トランジスタ
アレイを用いた液晶ディスプレイの研究がなされてお
り、ＣＲＴに代わるディスプレイとして期待されてい
る。
ィスプレイの開発が活発に行われている。なかでも、高
画質，高精細を実現する方式として、薄膜トランジスタ
アレイを用いた液晶ディスプレイの研究がなされてお
り、ＣＲＴに代わるディスプレイとして期待されてい
る。
【０００３】液晶ディスプレイに用いる薄膜トランジス
タアレイは、図１３に示す等価回路で表わされる。走査
線（ゲート線）が選択された時間だけ、スイッチング素
子である薄膜トランジスタがオンとなり、画素電極と対
向電極に挟まれた液晶で形成されるコンデンサ（ＣLC）
と、アレイ基板上に作り込まれた補助容量（ＣS ）と
が、信号線の電圧によって充電される。走査線の非選択
時は、ＣLC，ＣS のリーク電流に応じて画素電位が保持
される。
タアレイは、図１３に示す等価回路で表わされる。走査
線（ゲート線）が選択された時間だけ、スイッチング素
子である薄膜トランジスタがオンとなり、画素電極と対
向電極に挟まれた液晶で形成されるコンデンサ（ＣLC）
と、アレイ基板上に作り込まれた補助容量（ＣS ）と
が、信号線の電圧によって充電される。走査線の非選択
時は、ＣLC，ＣS のリーク電流に応じて画素電位が保持
される。
【０００４】薄膜トランジスタアレイでは、寄生容量で
ある画素電極−走査線間の静電容量（Ｃgs）を考慮しな
ければならないことが分かっている。Ｃgsは薄膜トラン
ジスタアレイの構造上、主にゲート電極とソース電極の
重なり部分によって形成される。この寄生容量により保
持中の画素電位は、走査線の電位変動の影響を受け、走
査線のパルスの立ち下がり時に付け抜け電圧と呼ばれる
電位変化が生じる。
ある画素電極−走査線間の静電容量（Ｃgs）を考慮しな
ければならないことが分かっている。Ｃgsは薄膜トラン
ジスタアレイの構造上、主にゲート電極とソース電極の
重なり部分によって形成される。この寄生容量により保
持中の画素電位は、走査線の電位変動の影響を受け、走
査線のパルスの立ち下がり時に付け抜け電圧と呼ばれる
電位変化が生じる。
【０００５】また、薄膜トランジスタアレイで考慮しな
ければならない寄生容量には、Ｃgsの他に画素電極−信
号線間の静電容量（Ｃds）がある。Ｃdsはアレイ構造
上、主に画素電極と信号線が隣接する部分で形成され
る。一般には、図１４に示すように画素電極１は２本の
信号線２で囲まれており、それぞれ一つの画素電極１に
対して信号線２1 ，２2 との間にＣds１，Ｃds２が形成
される。画素電極−信号線間の距離が近付くほど、さら
に隣接する部分が長いほど容量は大きくなり、その形状
や材料によって容量は決まる。また、画素電極１と信号
線２のマスク合わせずれによってその相対位置が変わる
と、それぞれのＣdsが変化する。なお、図１４におい
て、３はゲート線（走査線）、４は薄膜トランジスタ、
５は補助容量電極を示している。
ければならない寄生容量には、Ｃgsの他に画素電極−信
号線間の静電容量（Ｃds）がある。Ｃdsはアレイ構造
上、主に画素電極と信号線が隣接する部分で形成され
る。一般には、図１４に示すように画素電極１は２本の
信号線２で囲まれており、それぞれ一つの画素電極１に
対して信号線２1 ，２2 との間にＣds１，Ｃds２が形成
される。画素電極−信号線間の距離が近付くほど、さら
に隣接する部分が長いほど容量は大きくなり、その形状
や材料によって容量は決まる。また、画素電極１と信号
線２のマスク合わせずれによってその相対位置が変わる
と、それぞれのＣdsが変化する。なお、図１４におい
て、３はゲート線（走査線）、４は薄膜トランジスタ、
５は補助容量電極を示している。
【０００６】ここで、画素電極−信号線間の寄生容量を
考慮した画素電位の変動ΔＶPXは、次式で示される。 ΔＶPX＝（Ｃds１×ΔＶsig １＋Ｃds２＋ΔＶsig ２） ／（ＣLC＋ＣS ＋Ｃgs＋Ｃds１＋Ｃds２）
考慮した画素電位の変動ΔＶPXは、次式で示される。 ΔＶPX＝（Ｃds１×ΔＶsig １＋Ｃds２＋ΔＶsig ２） ／（ＣLC＋ＣS ＋Ｃgs＋Ｃds１＋Ｃds２）
【０００７】従って、信号線の電位が変化する毎に画素
電極の電位は変動する。液晶は基本的には交流駆動しな
ければならず、対向電極に対して画素電極の電位、即ち
信号線電位を反転させなければならない。そのためΔＶ
sig は、信号線の極性を反転させた時が最も大きくな
る。実際の画素電位の変動の様子は、駆動方法により次
のように変わる。
電極の電位は変動する。液晶は基本的には交流駆動しな
ければならず、対向電極に対して画素電極の電位、即ち
信号線電位を反転させなければならない。そのためΔＶ
sig は、信号線の極性を反転させた時が最も大きくな
る。実際の画素電位の変動の様子は、駆動方法により次
のように変わる。
【０００８】まず、全ての信号線の極性を対向電極に対
して同一とし、その極性をフレーム毎に反転させた場合
（フレーム反転）の画素電位の変化を、図１５に示す。
静電容量Ｃds１，Ｃds２を形成する２本の信号線は同じ
方向にその極性が反転する。この場合、当然フレーム毎
に反転したときの信号線の電位変化が最も大きく、画素
を書き込んで信号線が反転するまでの時間が、画面の上
下（信号線方向）で違うため、液晶にかかる実効電圧に
差が出て、上下方向に輝度差が現われる。またＣds１＋
Ｃds２のばらつきは画面の左右方向でも均一性を損なう
原因となる。
して同一とし、その極性をフレーム毎に反転させた場合
（フレーム反転）の画素電位の変化を、図１５に示す。
静電容量Ｃds１，Ｃds２を形成する２本の信号線は同じ
方向にその極性が反転する。この場合、当然フレーム毎
に反転したときの信号線の電位変化が最も大きく、画素
を書き込んで信号線が反転するまでの時間が、画面の上
下（信号線方向）で違うため、液晶にかかる実効電圧に
差が出て、上下方向に輝度差が現われる。またＣds１＋
Ｃds２のばらつきは画面の左右方向でも均一性を損なう
原因となる。
【０００９】次に、隣り合う信号線を逆極性とし、その
極性をフレーム毎に反転させた場合（信号線反転）の画
素電位の変化を、図１６に示す。Ｃds１，Ｃds２を形成
する２本の信号線は逆方向にその極性が反転する。この
場合は、フレーム反転に比べて、２本の信号線からの影
響が相殺するため画素電位の変動が幾らか抑えられるこ
とが分かる。しかしながら、Ｃds1 とＣds２の値が大き
く違うと、その効果は減少する。
極性をフレーム毎に反転させた場合（信号線反転）の画
素電位の変化を、図１６に示す。Ｃds１，Ｃds２を形成
する２本の信号線は逆方向にその極性が反転する。この
場合は、フレーム反転に比べて、２本の信号線からの影
響が相殺するため画素電位の変動が幾らか抑えられるこ
とが分かる。しかしながら、Ｃds1 とＣds２の値が大き
く違うと、その効果は減少する。
【００１０】また、隣り合う信号線を逆極性とし、その
極性を１走査毎に反転させた場合（信号線・走査線反
転）の画素電位の変化を、図１７に示す。Ｃds１，Ｃds
２を形成する２本の信号線は、逆方向にその極性が１走
査毎に反転する。この場合には、１走査毎に信号線の極
性の反転が起こり、画素電位が小刻みに大きく変動する
が、保持時間中の液晶の表示はある実効電圧で決まるた
め、信号線反転の場合に比べ上下方向での輝度差は現わ
れない。しかしながら、Ｃds１とＣds２が大きく違う
と、保持時間中の電位変動が大きく、さらにＣds１とＣ
ds２のばらつきは均一性を損なう原因になる。またこの
駆動方法は信号線駆動回路が高価なものとなる。
極性を１走査毎に反転させた場合（信号線・走査線反
転）の画素電位の変化を、図１７に示す。Ｃds１，Ｃds
２を形成する２本の信号線は、逆方向にその極性が１走
査毎に反転する。この場合には、１走査毎に信号線の極
性の反転が起こり、画素電位が小刻みに大きく変動する
が、保持時間中の液晶の表示はある実効電圧で決まるた
め、信号線反転の場合に比べ上下方向での輝度差は現わ
れない。しかしながら、Ｃds１とＣds２が大きく違う
と、保持時間中の電位変動が大きく、さらにＣds１とＣ
ds２のばらつきは均一性を損なう原因になる。またこの
駆動方法は信号線駆動回路が高価なものとなる。
【００１１】近年、液晶ディスプレイの大面積化，高精
細化によって、一画素の占める面積が小さくなってい
る。従って、液晶容量（ＣLC）や補助容量（ＣS ）が小
さくなり、また信号線−画素電極間の距離が小さくなる
と、これまでは考慮されなかった画素電極−信号線間の
寄生容量が相対的に大きくなり、これが画面に与える影
響が大きくなってくる。また、製造上の問題で、例えば
露光機の解像力やマスク合わせ精度のためにトランジス
タの大きさはある大きさ以下にできないため、一画素で
のトランジスタの占める面積が大きくなり、左右での信
号線と画素電極の接する長さが変わってきて、Ｃds１，
Ｃds２の大きさの違いが、表示画像の劣化や均一性を損
なう原因となってくる。
細化によって、一画素の占める面積が小さくなってい
る。従って、液晶容量（ＣLC）や補助容量（ＣS ）が小
さくなり、また信号線−画素電極間の距離が小さくなる
と、これまでは考慮されなかった画素電極−信号線間の
寄生容量が相対的に大きくなり、これが画面に与える影
響が大きくなってくる。また、製造上の問題で、例えば
露光機の解像力やマスク合わせ精度のためにトランジス
タの大きさはある大きさ以下にできないため、一画素で
のトランジスタの占める面積が大きくなり、左右での信
号線と画素電極の接する長さが変わってきて、Ｃds１，
Ｃds２の大きさの違いが、表示画像の劣化や均一性を損
なう原因となってくる。
【００１２】
【発明が解決しようとする課題】このように従来、薄膜
トランジスタアレイを用いた液晶表示装置においては、
画素電極−信号線間の寄生容量のばらつきが、画質の劣
化及び均一性の低下を招く要因となっていた。
トランジスタアレイを用いた液晶表示装置においては、
画素電極−信号線間の寄生容量のばらつきが、画質の劣
化及び均一性の低下を招く要因となっていた。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、画素電極−信号線間の
寄生容量のばらつきをなくすことができ、画面内での画
質の劣化を抑えて均一性の向上をはかり得る液晶表示装
置を提供することにある。
ので、その目的とするところは、画素電極−信号線間の
寄生容量のばらつきをなくすことができ、画面内での画
質の劣化を抑えて均一性の向上をはかり得る液晶表示装
置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の骨子は、画素電
極と隣接する２本の信号線間の静電容量を等しくするこ
とにある。
極と隣接する２本の信号線間の静電容量を等しくするこ
とにある。
【００１５】即ち本発明は、行方向又は列方向に複数本
配列された信号線と、これらの信号線と直交する方向に
複数本配列された走査線と、前記信号線及び走査線で囲
まれた領域にそれぞれ配置された画素電極と、前記画素
電極と信号線との間に接続され、且つ前記走査線にゲー
ト電極が接続された薄膜トランジスタとを具備した液晶
表示装置において、画素電極の一部に前記信号線と平行
な方向に沿って凹部又は凸部を形成し、該凹部又は凸部
と画素電極に隣接する２本の信号線に各々電気的に接続
された補助信号線とで容量調整部をそれぞれ設けてな
り、前記容量調整部は、マスク合わせずれにより対応す
る主な信号線と画素電極との距離が近付く場合には静電
容量が小さくなり、マスク合わせずれにより対応する主
な信号線と画素電極との距離が離れる場合には静電容量
が大きくなるものであることを特徴とする。
配列された信号線と、これらの信号線と直交する方向に
複数本配列された走査線と、前記信号線及び走査線で囲
まれた領域にそれぞれ配置された画素電極と、前記画素
電極と信号線との間に接続され、且つ前記走査線にゲー
ト電極が接続された薄膜トランジスタとを具備した液晶
表示装置において、画素電極の一部に前記信号線と平行
な方向に沿って凹部又は凸部を形成し、該凹部又は凸部
と画素電極に隣接する２本の信号線に各々電気的に接続
された補助信号線とで容量調整部をそれぞれ設けてな
り、前記容量調整部は、マスク合わせずれにより対応す
る主な信号線と画素電極との距離が近付く場合には静電
容量が小さくなり、マスク合わせずれにより対応する主
な信号線と画素電極との距離が離れる場合には静電容量
が大きくなるものであることを特徴とする。
【００１６】
【作用】一画素毎に薄膜トランジスタを形成する場合、
画素電極が薄膜トランジスタと重ならないように、トラ
ンジスタ形成領域を避けて画素電極を形成することが望
ましい。一般には、薄膜トランジスタは信号線及び走査
線で囲まれた領域の角部に形成される。この場合、画素
電極に隣接する２本の信号線と画素電極との近接部分の
長さが相互に異なったものとなり、従来のように画素電
極とこれに隣接する２本の信号線間の距離が等しいと、
これらの間の静電容量は異なったものとなる。
画素電極が薄膜トランジスタと重ならないように、トラ
ンジスタ形成領域を避けて画素電極を形成することが望
ましい。一般には、薄膜トランジスタは信号線及び走査
線で囲まれた領域の角部に形成される。この場合、画素
電極に隣接する２本の信号線と画素電極との近接部分の
長さが相互に異なったものとなり、従来のように画素電
極とこれに隣接する２本の信号線間の距離が等しいと、
これらの間の静電容量は異なったものとなる。
【００１７】本発明では、薄膜トランジスタの形成によ
り画素電極と２本の信号線との近接する辺の長さが相互
に異なる場合にも、画素電極とこれに隣接する２本の信
号線間の各距離を異ならせる、即ち薄膜トランジスタが
存在する方で近接距離を短くすることにより、画素電極
と該電極に隣接する信号線間の各静電容量を等しくする
ことができる。従って、画素電極と隣接する２本の信号
線間の寄生容量のばらつきをなくし、画像の均一性を向
上させることができる。
り画素電極と２本の信号線との近接する辺の長さが相互
に異なる場合にも、画素電極とこれに隣接する２本の信
号線間の各距離を異ならせる、即ち薄膜トランジスタが
存在する方で近接距離を短くすることにより、画素電極
と該電極に隣接する信号線間の各静電容量を等しくする
ことができる。従って、画素電極と隣接する２本の信号
線間の寄生容量のばらつきをなくし、画像の均一性を向
上させることができる。
【００１８】また、画素電極の一部に信号線との容量調
整部を設けることによって、画素電極と信号線を形成す
る際のマスク合わせのずれによる電極配置の変化が起こ
っても、これを自動的に補正して静電容量の変化をなく
すことができる。このため、従来技術と比べて、さらに
高画質な液晶表示装置の形成が可能となる。
整部を設けることによって、画素電極と信号線を形成す
る際のマスク合わせのずれによる電極配置の変化が起こ
っても、これを自動的に補正して静電容量の変化をなく
すことができる。このため、従来技術と比べて、さらに
高画質な液晶表示装置の形成が可能となる。
【００１９】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００２０】図１は、本発明の第１の実施例に係わる液
晶ディスプレイの１画素構成を示す平面図である。図中
１は液晶ディスプレイの１画素を構成する画素電極、２
は信号線、３はゲート線（走査線）、４は画素電極１と
信号線２との間に接続されゲート線によりオン・オフ性
御される薄膜トランジスタ、５は補助容量電極を示して
いる。
晶ディスプレイの１画素構成を示す平面図である。図中
１は液晶ディスプレイの１画素を構成する画素電極、２
は信号線、３はゲート線（走査線）、４は画素電極１と
信号線２との間に接続されゲート線によりオン・オフ性
御される薄膜トランジスタ、５は補助容量電極を示して
いる。
【００２１】基本的な構成は従来装置と同様であるが、
本実施例装置が従来装置と異なる点は、画素電極１とこ
れに隣接する２本の信号線２との間の距離ｄａ，ｄｂを
異ならせたことにある。即ち、画素電極１は薄膜トラン
ジスタ４の形成により、左右で信号線と近接する辺の長
さがＬａ，Ｌｂ（Ｌａ＞Ｌｂ）と異なっており、ｄａと
ｄｂが同じ距離であれば、画素電極１と隣接する２本の
信号線との静電容量は異なったものとなる。そこで本実
施例では、距離ｄａをｄｂよりも長くして各々の静電容
量が等しくなるようにしている。
本実施例装置が従来装置と異なる点は、画素電極１とこ
れに隣接する２本の信号線２との間の距離ｄａ，ｄｂを
異ならせたことにある。即ち、画素電極１は薄膜トラン
ジスタ４の形成により、左右で信号線と近接する辺の長
さがＬａ，Ｌｂ（Ｌａ＞Ｌｂ）と異なっており、ｄａと
ｄｂが同じ距離であれば、画素電極１と隣接する２本の
信号線との静電容量は異なったものとなる。そこで本実
施例では、距離ｄａをｄｂよりも長くして各々の静電容
量が等しくなるようにしている。
【００２２】上記の液晶ディスプレイは、次のようにし
て構成される。まず、ガラス基板上にＭｏ−Ｔａ合金を
２００ｎｍ形成し、これをパターニングしてゲート線及
びゲート電極を形成する。続いて、第１の絶縁膜として
ＳｉＯｘを３００ｎｍ、ＳｉＮｘを５０ｎｍ形成し、さ
らに連続してａ−Ｓｉを５０ｎｍ、保護膜としてＳｉＮ
ｘを１５０ｎｍプラズマＣＶＤ法で形成する。
て構成される。まず、ガラス基板上にＭｏ−Ｔａ合金を
２００ｎｍ形成し、これをパターニングしてゲート線及
びゲート電極を形成する。続いて、第１の絶縁膜として
ＳｉＯｘを３００ｎｍ、ＳｉＮｘを５０ｎｍ形成し、さ
らに連続してａ−Ｓｉを５０ｎｍ、保護膜としてＳｉＮ
ｘを１５０ｎｍプラズマＣＶＤ法で形成する。
【００２３】次いで、保護膜のＳｉＮｘを島状にパター
ニングし、ソース，ドレイン領域のオーミックコンタク
ト層である燐等の不純物をドープしたｎ+ ａ−Ｓｉを５
０ｎｍ形成したのち、ａ−Ｓｉ層を島状にパターニング
する。さらに、ＩＴＯを１００ｎｍ形成し、島状にパタ
ーニングして画素電極を形成した後、ゲート電極の端子
部分の上の第１の絶縁膜であるＳｉＯｘをエッチング除
去する。
ニングし、ソース，ドレイン領域のオーミックコンタク
ト層である燐等の不純物をドープしたｎ+ ａ−Ｓｉを５
０ｎｍ形成したのち、ａ−Ｓｉ層を島状にパターニング
する。さらに、ＩＴＯを１００ｎｍ形成し、島状にパタ
ーニングして画素電極を形成した後、ゲート電極の端子
部分の上の第１の絶縁膜であるＳｉＯｘをエッチング除
去する。
【００２４】しかるのち、ソース・ドレイン電極金属と
してＣｒ，Ａｌをそれぞれ５０，３５０ｎｍ形成し、信
号線及びソース・ドレイン電極を形成し、ソース・ドレ
イン電極金属をマスクとしてｎ+ ａ−Ｓｉをエッチング
除去しソース・ドレイン電極金属を電気的に分離し、薄
膜トランジスタアレイを形成する。
してＣｒ，Ａｌをそれぞれ５０，３５０ｎｍ形成し、信
号線及びソース・ドレイン電極を形成し、ソース・ドレ
イン電極金属をマスクとしてｎ+ ａ−Ｓｉをエッチング
除去しソース・ドレイン電極金属を電気的に分離し、薄
膜トランジスタアレイを形成する。
【００２５】ここで、画素電極１であるＩＴＯと、信号
線２であるＣｒ，Ａｌの形状は、近接する部分の間隙を
左右で意図的に変化させ、画素電極１とこれに隣接する
２本の信号線２間の静電容量が等しくなるようにした。
この場合、例えば （Ｌａ−Ｌｂ）／（Ｌａ＋Ｌｂ）≧０．１ の場合に、 ｄａ≧ｄｂ×１．５ にすることによって顕著な効果が得られた。
線２であるＣｒ，Ａｌの形状は、近接する部分の間隙を
左右で意図的に変化させ、画素電極１とこれに隣接する
２本の信号線２間の静電容量が等しくなるようにした。
この場合、例えば （Ｌａ−Ｌｂ）／（Ｌａ＋Ｌｂ）≧０．１ の場合に、 ｄａ≧ｄｂ×１．５ にすることによって顕著な効果が得られた。
【００２６】このように本実施例によれば、薄膜トラン
ジスタ４の形成によって信号線２と近接する画素電極１
の各辺の長さＬａ，Ｌｂが異なる場合（Ｌａ＞Ｌｂ）に
おいて、Ｌａの方の距離ｄａをＬｂの方の距離ｄｂより
も長くしているので、薄膜トランジスタ４の存在によ
り、画素電極１とこれに隣接する２本の信号線２間の各
静電容量を等しくすることができる。このため、寄生容
量のばらつきに起因する画質の劣化及び均一性の低下を
防止することができ、高品質の画像表示を行うことがで
きる。特に、アクティブマトリックス型液晶ディスプレ
イに応用した場合に、表示の均一化に対して大きな効果
を有する。図２は、本発明の第２の実施例の要部構成を
示す平面図である。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。
ジスタ４の形成によって信号線２と近接する画素電極１
の各辺の長さＬａ，Ｌｂが異なる場合（Ｌａ＞Ｌｂ）に
おいて、Ｌａの方の距離ｄａをＬｂの方の距離ｄｂより
も長くしているので、薄膜トランジスタ４の存在によ
り、画素電極１とこれに隣接する２本の信号線２間の各
静電容量を等しくすることができる。このため、寄生容
量のばらつきに起因する画質の劣化及び均一性の低下を
防止することができ、高品質の画像表示を行うことがで
きる。特に、アクティブマトリックス型液晶ディスプレ
イに応用した場合に、表示の均一化に対して大きな効果
を有する。図２は、本発明の第２の実施例の要部構成を
示す平面図である。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。
【００２７】この実施例が先に説明した第１の実施例と
異なる点は、薄膜トランジスタを形成していない方の辺
において、画素電極−信号線間距離を一部変化させたも
のである。即ち、画素電極１の薄膜トランジスタ４を形
成していない辺において、長さＬａ′の部分では信号線
２との距離ｄａ′をｄａ（ｄａ＝ｄｂ）よりも長くして
いる。この場合、例えば （Ｌａ−Ｌｂ）／（Ｌａ＋Ｌｂ）≧０．１ の場合に、 Ｌａ−Ｌａ′≦Ｌｂ ｄａ′≧ｄａ×１．４ において顕著な効果が得られた。
異なる点は、薄膜トランジスタを形成していない方の辺
において、画素電極−信号線間距離を一部変化させたも
のである。即ち、画素電極１の薄膜トランジスタ４を形
成していない辺において、長さＬａ′の部分では信号線
２との距離ｄａ′をｄａ（ｄａ＝ｄｂ）よりも長くして
いる。この場合、例えば （Ｌａ−Ｌｂ）／（Ｌａ＋Ｌｂ）≧０．１ の場合に、 Ｌａ−Ｌａ′≦Ｌｂ ｄａ′≧ｄａ×１．４ において顕著な効果が得られた。
【００２８】図３は、本発明の第３の実施例の要部構成
を示す平面図である。この場合は、信号線２に突起部分
を設け画素電極１と２本の信号線２が隣接する部分の長
さを等しくすることで静電容量を等しくしている。この
場合も、例えば （Ｌａ−Ｌｂ）／（Ｌａ＋Ｌｂ）≧０．１ の場合に （Ｌａ−Ｌｂ−Ｌｂ′）／（Ｌａ＋Ｌｂ）≦０．１ にすることによって顕著な効果が得られた。また、この
突起部分は光遮蔽や信号線の断線のリペア部として用い
ることもできた。
を示す平面図である。この場合は、信号線２に突起部分
を設け画素電極１と２本の信号線２が隣接する部分の長
さを等しくすることで静電容量を等しくしている。この
場合も、例えば （Ｌａ−Ｌｂ）／（Ｌａ＋Ｌｂ）≧０．１ の場合に （Ｌａ−Ｌｂ−Ｌｂ′）／（Ｌａ＋Ｌｂ）≦０．１ にすることによって顕著な効果が得られた。また、この
突起部分は光遮蔽や信号線の断線のリペア部として用い
ることもできた。
【００２９】上記の３つの実施例において上記数式から
外れても効果を持つことは言うまでもない。さらに、こ
れらの３つの実施例を適宜組み合わせて用いることも可
能である。図４は、本発明の第４の実施例の要部構成を
示す平面図である。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。
外れても効果を持つことは言うまでもない。さらに、こ
れらの３つの実施例を適宜組み合わせて用いることも可
能である。図４は、本発明の第４の実施例の要部構成を
示す平面図である。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。
【００３０】この実施例では、画素電極１であるＩＴＯ
と、信号線２であるＣｒ，Ａｌの形状は、画素電極１と
隣接する２本の信号線２間の静電容量が等しくなるよう
に、先の実施例と同様に設計されており、さらに画素電
極１の一部と信号線２に接続された配線からインターデ
ジタル電極形状となる補正部分７を形成している。この
補正部分７は、画素電極１と信号線２の間隙で画素電極
１が信号線方向に近付いたときに、画素電極１と信号線
２（配線）間が離れるようになっている。このため、画
素電極１と信号線２の位置ずれによる画素電極１と信号
線２の静電容量の変化を補正し一定に保つようになって
いる。本実施例では、補正部分７においては、画素電極
１と信号線２間の距離が、主な信号線２と画素電極１の
距離よりも短くなっている。
と、信号線２であるＣｒ，Ａｌの形状は、画素電極１と
隣接する２本の信号線２間の静電容量が等しくなるよう
に、先の実施例と同様に設計されており、さらに画素電
極１の一部と信号線２に接続された配線からインターデ
ジタル電極形状となる補正部分７を形成している。この
補正部分７は、画素電極１と信号線２の間隙で画素電極
１が信号線方向に近付いたときに、画素電極１と信号線
２（配線）間が離れるようになっている。このため、画
素電極１と信号線２の位置ずれによる画素電極１と信号
線２の静電容量の変化を補正し一定に保つようになって
いる。本実施例では、補正部分７においては、画素電極
１と信号線２間の距離が、主な信号線２と画素電極１の
距離よりも短くなっている。
【００３１】このような構成であれば、先の実施例と同
様に画素電極１とこれに隣接する２本の信号線２間の各
静電容量を等しくできるのは勿論のこと、画素電極１と
信号線２とのマスク合わせずれによる静電容量の変化を
未然に防止することができ、より高画質な液晶画像を得
ることが可能となる。
様に画素電極１とこれに隣接する２本の信号線２間の各
静電容量を等しくできるのは勿論のこと、画素電極１と
信号線２とのマスク合わせずれによる静電容量の変化を
未然に防止することができ、より高画質な液晶画像を得
ることが可能となる。
【００３２】図５〜７は、本発明の第５〜第７の実施例
の要部構成を示す平面図である。これらの実施例は、基
本的には第４の実施例と同様である。図５に示す第５の
実施例では、補正部分７をトランジスタ４の近くに形成
している。図６に示す第６の実施例でも、補正部分７を
トランジスタ４の近くに形成している。また、図７に示
す第７の実施例では、補正部分７を補助容量電極５の上
に形成している。つまり、補正する部分の形成位置は、
アレイ基板と対向基板の重ね合わせ精度を考えるとディ
スプレイにしたときの開口率を向上させるには、薄膜ト
ランジスタ，ゲート線，信号線の近くやＣS 電極上など
が望ましい。図８は、本発明の第８の実施例の要部構成
を示す平面図である。なお、図４と同一部分には同一符
号を付して、その詳しい説明は省略する。
の要部構成を示す平面図である。これらの実施例は、基
本的には第４の実施例と同様である。図５に示す第５の
実施例では、補正部分７をトランジスタ４の近くに形成
している。図６に示す第６の実施例でも、補正部分７を
トランジスタ４の近くに形成している。また、図７に示
す第７の実施例では、補正部分７を補助容量電極５の上
に形成している。つまり、補正する部分の形成位置は、
アレイ基板と対向基板の重ね合わせ精度を考えるとディ
スプレイにしたときの開口率を向上させるには、薄膜ト
ランジスタ，ゲート線，信号線の近くやＣS 電極上など
が望ましい。図８は、本発明の第８の実施例の要部構成
を示す平面図である。なお、図４と同一部分には同一符
号を付して、その詳しい説明は省略する。
【００３３】この実施例が先の第４の実施例と異なる点
は、補正部分７において、画素電極１と信号線２とが一
部重なるように形成し、より少ない面積で補正を行うこ
とにある。また、信号線と画素電極による短絡不良を大
幅に軽減することができる。具体的には、次のようにし
て形成される。
は、補正部分７において、画素電極１と信号線２とが一
部重なるように形成し、より少ない面積で補正を行うこ
とにある。また、信号線と画素電極による短絡不良を大
幅に軽減することができる。具体的には、次のようにし
て形成される。
【００３４】まず、ガラス基板上にＴａを３００ｎｍ形
成し、これをパターニングしてゲート線及びゲート電極
を形成する。続いて、ゲート電極であるＴａの表層を陽
極酸化しＴａＯｘとし、さらに絶縁膜として第１のＳｉ
Ｏｘを１７０ｎｍ形成する。次いで、ＳｉＯｘ上にＩＴ
Ｏを１００ｎｍ形成し、島状にパターニングして画素電
極を形成した後、第２のＳｉＯｘを１７０ｎｍ、ＳｉＮ
ｘを５０ｎｍ形成し、連続してａ−Ｓｉを５０ｎｍ、保
護膜としてＳｉＮｘを１５０ｎｍプラズマＣＶＤで形成
する。続いて、保護膜のＳｉＮｘを島状にパターニング
し、ソース・ドレイン領域のオーミックコンタクト層で
ある燐等の不純物をドープしたｎ+ ａ−Ｓｉを５０ｎｍ
形成した後、ａ−Ｓｉ層を島状にパターニングする。
成し、これをパターニングしてゲート線及びゲート電極
を形成する。続いて、ゲート電極であるＴａの表層を陽
極酸化しＴａＯｘとし、さらに絶縁膜として第１のＳｉ
Ｏｘを１７０ｎｍ形成する。次いで、ＳｉＯｘ上にＩＴ
Ｏを１００ｎｍ形成し、島状にパターニングして画素電
極を形成した後、第２のＳｉＯｘを１７０ｎｍ、ＳｉＮ
ｘを５０ｎｍ形成し、連続してａ−Ｓｉを５０ｎｍ、保
護膜としてＳｉＮｘを１５０ｎｍプラズマＣＶＤで形成
する。続いて、保護膜のＳｉＮｘを島状にパターニング
し、ソース・ドレイン領域のオーミックコンタクト層で
ある燐等の不純物をドープしたｎ+ ａ−Ｓｉを５０ｎｍ
形成した後、ａ−Ｓｉ層を島状にパターニングする。
【００３５】次いで、画素電極上の第１のＳｉＯｘと共
に、ゲート電極の端子部分の上の第１，第２のＳｉＯｘ
を同時にエッチング除去する。しかるのち、先の第１の
実施例と同様に信号線及びソース・ドレイン電極を形成
し、さらにｎ+ ａ−Ｓｉを選択エッチングして薄膜トラ
ンジスタアレイを完成する。
に、ゲート電極の端子部分の上の第１，第２のＳｉＯｘ
を同時にエッチング除去する。しかるのち、先の第１の
実施例と同様に信号線及びソース・ドレイン電極を形成
し、さらにｎ+ ａ−Ｓｉを選択エッチングして薄膜トラ
ンジスタアレイを完成する。
【００３６】図９は、本発明の第９の実施例の要部構成
を示す平面図であり、（ａ）は１画素部分、（ｂ）は
（ａ）の補正部分を拡大して示している。なお、図８と
同一部分には同一符号を付して、その詳しい説明は省略
する。
を示す平面図であり、（ａ）は１画素部分、（ｂ）は
（ａ）の補正部分を拡大して示している。なお、図８と
同一部分には同一符号を付して、その詳しい説明は省略
する。
【００３７】この実施例は基本的には第８の実施例と同
様であるが、特に補正部分７における画素電極１と信号
線２との重なり部分の形状を工夫している。即ち、補正
部分７における信号線２の一部に斜辺を形成し、画素電
極１と信号線２とのずれによる容量変化がずれの変化に
よって変化するようにしている。従ってこの実施例で
は、補正部分７における補正の範囲を広くすることがで
きる。また、画素電極１と信号線２とのマスク合わせず
れによる容量変化を、より少ない面積で補正することが
可能となる。
様であるが、特に補正部分７における画素電極１と信号
線２との重なり部分の形状を工夫している。即ち、補正
部分７における信号線２の一部に斜辺を形成し、画素電
極１と信号線２とのずれによる容量変化がずれの変化に
よって変化するようにしている。従ってこの実施例で
は、補正部分７における補正の範囲を広くすることがで
きる。また、画素電極１と信号線２とのマスク合わせず
れによる容量変化を、より少ない面積で補正することが
可能となる。
【００３８】図１０〜１２は、本発明の第１０〜１２の
実施例の要部構成を示す図である。これらの実施例は、
基本的には第９の実施例と同様である。図１０に示す第
１０の実施例では、上下方向の位置のずれに対しても画
素電極１と信号線２の静電容量の変化を補正し一定に保
つようになっている。図１１に示す第１１の実施例で
は、斜辺部を複数個設け、補正の範囲をより広くしてい
る。
実施例の要部構成を示す図である。これらの実施例は、
基本的には第９の実施例と同様である。図１０に示す第
１０の実施例では、上下方向の位置のずれに対しても画
素電極１と信号線２の静電容量の変化を補正し一定に保
つようになっている。図１１に示す第１１の実施例で
は、斜辺部を複数個設け、補正の範囲をより広くしてい
る。
【００３９】また、図１２に示す第１２の実施例は、画
素電極１と信号線２の重なり部分で層間ショートを対策
した一例である。なお、図１２（ａ）は平面図、（ｂ）
は（ａ）の矢視Ａ−Ａ′断面図である。
素電極１と信号線２の重なり部分で層間ショートを対策
した一例である。なお、図１２（ａ）は平面図、（ｂ）
は（ａ）の矢視Ａ−Ａ′断面図である。
【００４０】第８の実施例では信号線と画素電極の重な
り部分は１７０μｍのＳｉＯｘで絶縁されているが、１
層の絶縁層ではピンホール等による欠陥により信号線・
画素電極間ショートが僅かだが発生していた。この実施
例では重なり部分の絶縁膜としてＳｉＯｘ１７０μｍと
ＴａＯｘの陽極酸化膜の２層を用いることで、層間ショ
ートによる不良を殆どなくすことができた。
り部分は１７０μｍのＳｉＯｘで絶縁されているが、１
層の絶縁層ではピンホール等による欠陥により信号線・
画素電極間ショートが僅かだが発生していた。この実施
例では重なり部分の絶縁膜としてＳｉＯｘ１７０μｍと
ＴａＯｘの陽極酸化膜の２層を用いることで、層間ショ
ートによる不良を殆どなくすことができた。
【００４１】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。例えば、実施例で説明
したトランジスタ構造，膜材料，アレイパターン等は一
例に過ぎず、仕様に応じて適宜変更可能である。また、
実施例では位置のずれ方向をある位置方向を仮定して説
明したが、左右上下あらゆる方向のずれに対しても補正
可能であることは勿論である。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。例えば、実施例で説明
したトランジスタ構造，膜材料，アレイパターン等は一
例に過ぎず、仕様に応じて適宜変更可能である。また、
実施例では位置のずれ方向をある位置方向を仮定して説
明したが、左右上下あらゆる方向のずれに対しても補正
可能であることは勿論である。
【００４２】
【発明の効果】以上述べたように本発明によれば、画素
電極とこれに隣接する２本の信号線間の静電容量を等し
くすることにより、画素電極−信号線間の寄生容量のば
らつきをなくすことができ、画面内での画質の劣化を抑
えて均一性の向上をはかり得る液晶表示装置を実現する
ことが可能となる。また、画素電極の一部に信号線との
容量調整部を設けることにより、画素電極と信号線を形
成する際のマスク合わせのずれによる電極配置の変化を
自動的に補正して静電容量の変化をなくすことができ、
これにより更に高画質な液晶表示装置を実現することが
可能となる。
電極とこれに隣接する２本の信号線間の静電容量を等し
くすることにより、画素電極−信号線間の寄生容量のば
らつきをなくすことができ、画面内での画質の劣化を抑
えて均一性の向上をはかり得る液晶表示装置を実現する
ことが可能となる。また、画素電極の一部に信号線との
容量調整部を設けることにより、画素電極と信号線を形
成する際のマスク合わせのずれによる電極配置の変化を
自動的に補正して静電容量の変化をなくすことができ、
これにより更に高画質な液晶表示装置を実現することが
可能となる。
【図１】第１の実施例に係わる液晶ディスプレイの１画
素構成を示す平面図、
素構成を示す平面図、
【図２】第２の実施例の要部構成を示す平面図、
【図３】第３の実施例の要部構成を示す平面図、
【図４】第４の実施例の要部構成を示す平面図、
【図５】第５の実施例の要部構成を示す平面図、
【図６】第６の実施例の要部構成を示す平面図、
【図７】第７の実施例の要部構成を示す平面図、
【図８】第８の実施例の要部構成を示す平面図、
【図９】第９の実施例の要部構成を示す平面図、
【図１０】第１０の実施例の要部構成を示す平面図、
【図１１】第１１の実施例の要部構成を示す平面図、
【図１２】第１１の実施例の要部構成を示す平面図及び
断面図、
断面図、
【図１３】薄膜トランジスタアレイの等価回路図、
【図１４】薄膜トランジスタアレイの構成例を示す平面
図、
図、
【図１５】フレーム反転の場合の画素電位の変化を示す
特性図、
特性図、
【図１６】信号線反転の場合の画素電位の変化を示す特
性図、
性図、
【図１７】信号線・走査線反転の場合の画素電位の変化
を示す特性図。
を示す特性図。
１…画素電極、 ２…信号線、 ３…走査線（ゲート線）、 ４…薄膜トランジスタ、 ５…補助容量電極、 ７…補正部分。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 G02F 1/1343
Claims (4)
- 【請求項１】行方向又は列方向に複数本配列された信号
線と、これらの信号線と直交する方向に複数本配列され
た走査線と、前記信号線及び走査線で囲まれた領域にそ
れぞれ配置された画素電極と、前記画素電極と信号線と
の間に接続され、且つ前記走査線にゲート電極が接続さ
れた薄膜トランジスタとを具備した液晶表示装置におい
て、前記画素電極の一部に前記信号線と平行な方向に沿って
凹部又は凸部を形成し、該凹部又は凸部と画素電極に隣
接する２本の信号線に各々電気的に接続された補助信号
線とで容量調整部をそれぞれ設けてなり、 前記容量調整部は、マスク合わせずれにより対応する主
な信号線と画素電極との距離が近付く場合には静電容量
が小さくなり、マスク合わせずれにより対応する主な信
号線と画素電極との距離が離れる場合には静電容量が大
きくなるものである ことを特徴とする液晶表示装置。 - 【請求項２】前記容量調整部は、前記凹部又は凸部の一
部と補助信号線の一部とを近接配置して設けられ、且つ
これらの近接距離が、マスク合わせずれにより主な信号
線と画素電極との距離が近付く場合には遠ざかり、マス
ク合わせずれにより主な信号線と画素電極との距離が離
れる場合には近付くように形成されていることを特徴と
する請求項１記載の液晶表示装置。 - 【請求項３】前記容量調整部は、前記凹部又は凸部の一
部と補助信号線の一部とを重ね合わせて設けられ、且つ
これらの重なり面積が、マスク合わせずれにより主な信
号線と画素電極との距離が近付く場合には小さくなり、
マスク合わせずれにより主な信号線と画素電極との距離
が離れる場合には大きくなるように形成されていること
を特徴とする請求項１記載の液晶表示装置。 - 【請求項４】前記容量調整部は、前記画素電極の一部に
前記信号線と平行な方向に沿って少なくとも２つの凹部
を形成すると共に、各々の凹部内に画素電極と隣接する
信号 線に電気的接続された補助信号線の一部がそれぞれ
入り込むように形成してなるものであることを特徴とす
る請求項１〜３の何れかに記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081991A JP3046413B2 (ja) | 1991-09-20 | 1991-09-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081991A JP3046413B2 (ja) | 1991-09-20 | 1991-09-20 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0580353A JPH0580353A (ja) | 1993-04-02 |
| JP3046413B2 true JP3046413B2 (ja) | 2000-05-29 |
Family
ID=17065170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24081991A Expired - Fee Related JP3046413B2 (ja) | 1991-09-20 | 1991-09-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3046413B2 (ja) |
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| JP3125766B2 (ja) | 1998-09-25 | 2001-01-22 | 日本電気株式会社 | 液晶表示装置及びその製造方法 |
| JP2001249319A (ja) * | 2000-03-02 | 2001-09-14 | Hitachi Ltd | 液晶表示装置 |
| JP2003140180A (ja) * | 2001-11-02 | 2003-05-14 | Seiko Instruments Inc | 液晶表示装置 |
| KR100884996B1 (ko) * | 2002-11-11 | 2009-02-20 | 엘지디스플레이 주식회사 | 액정표시패널 |
| CN101968592A (zh) | 2006-03-30 | 2011-02-09 | 夏普株式会社 | 显示装置及滤色器基板 |
| RU2444068C2 (ru) * | 2008-01-10 | 2012-02-27 | Шарп Кабусики Кайся | Подложка активной матрицы и жидкокристаллическое устройство отображения |
| TWI393977B (zh) * | 2009-06-24 | 2013-04-21 | Chunghwa Picture Tubes Ltd | 畫素組 |
| JP5639819B2 (ja) | 2010-08-30 | 2014-12-10 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2014074798A (ja) * | 2012-10-04 | 2014-04-24 | Japan Display Inc | 液晶表示装置 |
| KR20150033404A (ko) * | 2013-09-24 | 2015-04-01 | 하이디스 테크놀로지 주식회사 | 액정표시장치 |
| KR102010493B1 (ko) * | 2015-08-25 | 2019-08-14 | 하이디스 테크놀로지 주식회사 | 액정표시장치 |
-
1991
- 1991-09-20 JP JP24081991A patent/JP3046413B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0580353A (ja) | 1993-04-02 |
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