JP3042849B2 - ３端子パワー半導体デバイスのための制御回路 - Google Patents
３端子パワー半導体デバイスのための制御回路Info
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- JP3042849B2 JP3042849B2 JP1345021A JP34502189A JP3042849B2 JP 3042849 B2 JP3042849 B2 JP 3042849B2 JP 1345021 A JP1345021 A JP 1345021A JP 34502189 A JP34502189 A JP 34502189A JP 3042849 B2 JP3042849 B2 JP 3042849B2
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- Japan
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- power supply
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- voltage
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
- H02M5/02—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc
- H02M5/04—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters
- H02M5/22—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M5/25—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M5/27—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means for conversion of frequency
- H02M5/273—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means for conversion of frequency with digital control
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- Power Engineering (AREA)
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- Control Of Electrical Variables (AREA)
- Ac-Ac Conversion (AREA)
Description
【発明の詳細な説明】 本発明は、一般的に、三端子パワー半導体デバイスの
導通角度を制御するための制御回路に関し、より詳細に
は、３相AC電源と負荷との間に結合されているシリコン
制御整流器（SCR）のゲート動作を制御するための制御
回路に関する。
導通角度を制御するための制御回路に関し、より詳細に
は、３相AC電源と負荷との間に結合されているシリコン
制御整流器（SCR）のゲート動作を制御するための制御
回路に関する。
発明の背景 整流器又はACスイッチング回路に三端子パワー半導体
デバイスを使用することは当技術において周知である。
本明細書に用いられている三端子パワー半導体デバイス
は、負荷電流を導通するように定格化され且つ制御信号
をデバイスの第三端子に適用することにより導通状態に
作動するように制御可能なSCR、サイリスタ及びバイポ
ーラトランジスタを含むクラスのデバイスに言及する。
説明を簡潔にするために以下の論述は特にSCRについて
意図されるが、三端子デバイスにも一般的に等しく適用
可能であることが了解される。
デバイスを使用することは当技術において周知である。
本明細書に用いられている三端子パワー半導体デバイス
は、負荷電流を導通するように定格化され且つ制御信号
をデバイスの第三端子に適用することにより導通状態に
作動するように制御可能なSCR、サイリスタ及びバイポ
ーラトランジスタを含むクラスのデバイスに言及する。
説明を簡潔にするために以下の論述は特にSCRについて
意図されるが、三端子デバイスにも一般的に等しく適用
可能であることが了解される。
SCRでもって構成されるような整流器回路に関して、S
CRは通常、３相AC電源の異なった位相のAC電圧を整流す
るために異なった対のSCRが接続されている三対のSCRか
ら成る相全波整流器ブリッチとして通常接続されてい
る。AC電圧が整流器回路の出力に与えられ、DC出力電圧
並びに整流器出力に接続されている電気負荷に送出され
る電力の大きさはSCRのそれぞれの導通角度を制御する
ことにより制御される。より詳細に述べると、各SCR
は、SCRアノードがそのカソードに対して正とならしめ
るAC電源位相の半サイクルの期間中導通することができ
る。しかしながら、SCRは、ゲート信号がSCRの第三即ち
ゲート端子に適用されない限り導電しない。斯くして、
このようなゲート信号を適用する際、SCRは、そのカソ
ードとアノード端子の間に導電経路を供給し、即ちSCR
はオンになり、SCRを通るアノード電流がSCRデバイスの
保持電流の企画を上回る限り導通状態を維持する。SCR
を導通せしめるゲート信号の応用は、当技術において
は、SCRをオンにする、SCRをファイアする又はSCRをト
リガする等の様々な表現で呼ばれる。
CRは通常、３相AC電源の異なった位相のAC電圧を整流す
るために異なった対のSCRが接続されている三対のSCRか
ら成る相全波整流器ブリッチとして通常接続されてい
る。AC電圧が整流器回路の出力に与えられ、DC出力電圧
並びに整流器出力に接続されている電気負荷に送出され
る電力の大きさはSCRのそれぞれの導通角度を制御する
ことにより制御される。より詳細に述べると、各SCR
は、SCRアノードがそのカソードに対して正とならしめ
るAC電源位相の半サイクルの期間中導通することができ
る。しかしながら、SCRは、ゲート信号がSCRの第三即ち
ゲート端子に適用されない限り導電しない。斯くして、
このようなゲート信号を適用する際、SCRは、そのカソ
ードとアノード端子の間に導電経路を供給し、即ちSCR
はオンになり、SCRを通るアノード電流がSCRデバイスの
保持電流の企画を上回る限り導通状態を維持する。SCR
を導通せしめるゲート信号の応用は、当技術において
は、SCRをオンにする、SCRをファイアする又はSCRをト
リガする等の様々な表現で呼ばれる。
本明細書で用いられている導通角度は、SCRが導通す
る期間のSCRに適用される電源位相の180゜半サイクルの
度で表わした部分に言及している。通常、SCRは電源電
圧の位相の半サイクルの期間中オンになり且つ半サイク
ルの期間にわたって導通状態を維持する。斯かる場合、
この導通角度は、SCRに適用されるAC位相電圧の次のゼ
ロ交差に対して相対的に測定される。その結果、SCRは
半サイクルの期間中後にオンになるため、導通角度はよ
り短くなる。更に、導通角度が減少すると、整流器回路
出力により低いDC電圧が発生する。斯かる整流器回路に
対する負荷は通常、電力をAC負荷、例えばACモータに供
給するように接続されているインバータを含み得る。斯
くして、整流器回路におけるSCR導通角度の制御は、AC
負荷の作動を制御するための手段を提供する。
る期間のSCRに適用される電源位相の180゜半サイクルの
度で表わした部分に言及している。通常、SCRは電源電
圧の位相の半サイクルの期間中オンになり且つ半サイク
ルの期間にわたって導通状態を維持する。斯かる場合、
この導通角度は、SCRに適用されるAC位相電圧の次のゼ
ロ交差に対して相対的に測定される。その結果、SCRは
半サイクルの期間中後にオンになるため、導通角度はよ
り短くなる。更に、導通角度が減少すると、整流器回路
出力により低いDC電圧が発生する。斯かる整流器回路に
対する負荷は通常、電力をAC負荷、例えばACモータに供
給するように接続されているインバータを含み得る。斯
くして、整流器回路におけるSCR導通角度の制御は、AC
負荷の作動を制御するための手段を提供する。
SCR等の三端子パワー半導体デバイスもまたAC負荷へ
の電力の流れを直接調節するのに用いられるACスイッチ
を構成するように適用される。ACスイッチは通常、３相
AC電源の各位相と３相AC負荷の対応する位相接続、例え
ば３相モータとの間に接続されている異なった対のSCR
でもって構成される。周知のように、各対のSCRに関し
て、これら二つのSCRはそれと対になるデバイスのカソ
ードと接続されている一つのデバイスのアノードと並列
に接続されている。その結果、SCRの一方はそれらが関
連するAC電源位相の各半サイクルの期間中導通するよう
にオンにならしめる。AC負荷に送出される電力の調節
は、ACスイッチのそれぞれのSCRの導通角度を制御する
ことにより達成される。
の電力の流れを直接調節するのに用いられるACスイッチ
を構成するように適用される。ACスイッチは通常、３相
AC電源の各位相と３相AC負荷の対応する位相接続、例え
ば３相モータとの間に接続されている異なった対のSCR
でもって構成される。周知のように、各対のSCRに関し
て、これら二つのSCRはそれと対になるデバイスのカソ
ードと接続されている一つのデバイスのアノードと並列
に接続されている。その結果、SCRの一方はそれらが関
連するAC電源位相の各半サイクルの期間中導通するよう
にオンにならしめる。AC負荷に送出される電力の調節
は、ACスイッチのそれぞれのSCRの導通角度を制御する
ことにより達成される。
整流器又はACスイッチ回路における三端子デバイスの
作動を制御するためにゲーティング信号を発生するため
の当技術において公知のこれらの制御回路は、AC電源と
同位相に作動しなければならない。何となれば、各SCR
の導通角度は通常、AC電源の関連の位相電圧のゼロ交差
に対して相対的に測定されるからである。斯かる同位相
作動を達成するために、AC基準信号が少なくとも一つの
位相から出され、そしてある場合においてAC電源の全て
三つの位相から出され、各基準信号は、ゲーティング信
号の発生に用いられる。電流器又はACスイッチのSCRを
制御するために信号を発生するための例示SCR制御回路
が、米国特許第4,499,534号に開示されている。この特
許に開示されている制御回路は、３相AC電源の単一位相
から出されたAC基準電圧信号を用いており且つこの基準
信号からAC電源の全ての三つの位相に接続されているSC
Rに適用されるゲーティング信号を発生する。
作動を制御するためにゲーティング信号を発生するため
の当技術において公知のこれらの制御回路は、AC電源と
同位相に作動しなければならない。何となれば、各SCR
の導通角度は通常、AC電源の関連の位相電圧のゼロ交差
に対して相対的に測定されるからである。斯かる同位相
作動を達成するために、AC基準信号が少なくとも一つの
位相から出され、そしてある場合においてAC電源の全て
三つの位相から出され、各基準信号は、ゲーティング信
号の発生に用いられる。電流器又はACスイッチのSCRを
制御するために信号を発生するための例示SCR制御回路
が、米国特許第4,499,534号に開示されている。この特
許に開示されている制御回路は、３相AC電源の単一位相
から出されたAC基準電圧信号を用いており且つこの基準
信号からAC電源の全ての三つの位相に接続されているSC
Rに適用されるゲーティング信号を発生する。
特に、上記の米国特許に開示されている制御回路は、
基準電圧から発生された信号によってそれぞれ制御され
る三つの別々のランプ形成回路を含んでおり、、これら
三つのランプ回路はAC電源の三つの位相にそれぞれ関連
している。これらのランプ回路によって発生する三つの
ランプ信号の各々は、負荷に伝達される電力に比例する
DC制御電圧に一致する別々の比較器回路に適用される。
各ランプ回路は、基準電圧によって決定される初期電圧
値から減衰するランプ状波形を発生し、この減衰の速度
は、ランプ回路の積分器回路によって決定される。これ
ら三つのランプ回路の減衰の速度が互いに同等でない場
合、そこから発生されるそれぞれのゲート動作信号の期
間長さが変化する。ゲート動作信号期間長さの斯かる
差、即ち、それぞれのSCRの導通角度における差は、平
衡でない負荷電流を生じ、斯かる非平衡な電流は、それ
らが負荷の作動に対して悪影響を与えるために好ましく
ない。
基準電圧から発生された信号によってそれぞれ制御され
る三つの別々のランプ形成回路を含んでおり、、これら
三つのランプ回路はAC電源の三つの位相にそれぞれ関連
している。これらのランプ回路によって発生する三つの
ランプ信号の各々は、負荷に伝達される電力に比例する
DC制御電圧に一致する別々の比較器回路に適用される。
各ランプ回路は、基準電圧によって決定される初期電圧
値から減衰するランプ状波形を発生し、この減衰の速度
は、ランプ回路の積分器回路によって決定される。これ
ら三つのランプ回路の減衰の速度が互いに同等でない場
合、そこから発生されるそれぞれのゲート動作信号の期
間長さが変化する。ゲート動作信号期間長さの斯かる
差、即ち、それぞれのSCRの導通角度における差は、平
衡でない負荷電流を生じ、斯かる非平衡な電流は、それ
らが負荷の作動に対して悪影響を与えるために好ましく
ない。
上記の欠点に加えて、米国特許4,499,534号に開示さ
れている制御回路は、発生したランプがAC電源の三つの
位相に相当する位相関係を有するように三つの別々のラ
ンプ回路の作動を制御するための信号を発生するために
複数のデジタル計数器を含むランプリセット回路を必要
とする。三つのランプ回路及び三つの相当の比較器回路
に加えて斯かるランプセット回路は、制御回路の全体的
な部品の数に寄与し、これは回路の部品の数を最小限に
するという経済的な観点から見ると好ましい。更に、回
路全体の信頼性は、部品の数が増大すると低下する。こ
の制御回路を採用する別の欠点は、このランプ回路を校
正するのに用いる労力の費用である。更に別の欠点が、
別々のランプ及び比較器回路の作動がデバイスの特性の
変動によって時間がたつにつれて均衡がとれないという
可能性から生じる。
れている制御回路は、発生したランプがAC電源の三つの
位相に相当する位相関係を有するように三つの別々のラ
ンプ回路の作動を制御するための信号を発生するために
複数のデジタル計数器を含むランプリセット回路を必要
とする。三つのランプ回路及び三つの相当の比較器回路
に加えて斯かるランプセット回路は、制御回路の全体的
な部品の数に寄与し、これは回路の部品の数を最小限に
するという経済的な観点から見ると好ましい。更に、回
路全体の信頼性は、部品の数が増大すると低下する。こ
の制御回路を採用する別の欠点は、このランプ回路を校
正するのに用いる労力の費用である。更に別の欠点が、
別々のランプ及び比較器回路の作動がデバイスの特性の
変動によって時間がたつにつれて均衡がとれないという
可能性から生じる。
発明の要約 本発明の目的は、３相AC電源と負荷との間に結合され
ている三端子半導体デバイスを導通状態に駆動するため
の改良された制御回路を提供することにある。
ている三端子半導体デバイスを導通状態に駆動するため
の改良された制御回路を提供することにある。
別の目的は、唯一つのランプ回路及び唯一つの比較器
回路を利用する斯かる制御回路を提供することにある。
回路を利用する斯かる制御回路を提供することにある。
更に別の目的は、経費が少なく且つ先行技術における
回路よりも信頼性が高い斯かる回路を提供することにあ
る。
回路よりも信頼性が高い斯かる回路を提供することにあ
る。
更にまた別の目的は、工業用の空調システムに用いら
れるACモータへの電力の流れを調節するように設計され
ることが好ましい斯かる回路を提供することにある。
れるACモータへの電力の流れを調節するように設計され
ることが好ましい斯かる回路を提供することにある。
上記の目的を達成するために且つ本発明の目的に従っ
て、本明細書に実施され且つ述べられているように、本
発明は、DC制御電圧に従って多相AC電源から電気負荷へ
の電力の流れを調節するために上記多相AC電源と電気負
荷との間に結合されているパワー半導体デバイスを導通
状態に選択的に駆動するための制御回路であって、各半
導体デバイスが駆動信号を各それぞれの半導体デバイス
の制御端子に適用することにより導通モードに駆動され
る制御回路を意図している。この制御回路は、上記多相
電源の選択された位相に対応する基準電圧波形を発生す
るための上記多相電源に結合している基準電圧手段であ
って、上記基準電圧波形が上記多相電源の選択された位
相に関連する所定の位相を有する基準電圧手段、上記基
準電圧手段に結合している手段であって、上記基準電圧
波形と同位相に矩形波形信号を発生するための手段、上
記矩形波形信号を受け且つ上記矩形波形信号と同位相に
タイミング基準信号を供給するように結合されている位
相ロックループ（PLL）であって、上記タイミング信号
が上記多相電源の周波数の所定の倍数である周波数を有
する位相ロックループ、上記単一ランプ状信号と上記DC
制御電圧を比較し且つ上記ランプ状信号の各サイクルの
期間中上記ランプ状信号と上記DC制御電圧との間の所定
の関係に相当する期間長さを有するデータパルスを発生
するための手段であって、上記データパルスが上記選択
された位相に関連する駆動信号である手段、及び上記比
較手段から上記データパルスを且つ上記位相ロックルー
プから上記タイミング信号を受けるように結合されてい
るシフトレジスタ手段であって、上記選択された位相を
除く上記多相電源の残りの位相にそれぞれ関連する複数
の駆動信号を発生するためのシフトレジスタ手段であっ
て、上記複数の駆動信号の各々が、上記の受けられたデ
ータパルスに対して相対的な所定の位相遅延を有するよ
うに上記タイミング信号に従って発生し且つ上記駆動信
号が関連する電源の残りの位相に対応するシフトレジス
タ手段を含む。
て、本明細書に実施され且つ述べられているように、本
発明は、DC制御電圧に従って多相AC電源から電気負荷へ
の電力の流れを調節するために上記多相AC電源と電気負
荷との間に結合されているパワー半導体デバイスを導通
状態に選択的に駆動するための制御回路であって、各半
導体デバイスが駆動信号を各それぞれの半導体デバイス
の制御端子に適用することにより導通モードに駆動され
る制御回路を意図している。この制御回路は、上記多相
電源の選択された位相に対応する基準電圧波形を発生す
るための上記多相電源に結合している基準電圧手段であ
って、上記基準電圧波形が上記多相電源の選択された位
相に関連する所定の位相を有する基準電圧手段、上記基
準電圧手段に結合している手段であって、上記基準電圧
波形と同位相に矩形波形信号を発生するための手段、上
記矩形波形信号を受け且つ上記矩形波形信号と同位相に
タイミング基準信号を供給するように結合されている位
相ロックループ（PLL）であって、上記タイミング信号
が上記多相電源の周波数の所定の倍数である周波数を有
する位相ロックループ、上記単一ランプ状信号と上記DC
制御電圧を比較し且つ上記ランプ状信号の各サイクルの
期間中上記ランプ状信号と上記DC制御電圧との間の所定
の関係に相当する期間長さを有するデータパルスを発生
するための手段であって、上記データパルスが上記選択
された位相に関連する駆動信号である手段、及び上記比
較手段から上記データパルスを且つ上記位相ロックルー
プから上記タイミング信号を受けるように結合されてい
るシフトレジスタ手段であって、上記選択された位相を
除く上記多相電源の残りの位相にそれぞれ関連する複数
の駆動信号を発生するためのシフトレジスタ手段であっ
て、上記複数の駆動信号の各々が、上記の受けられたデ
ータパルスに対して相対的な所定の位相遅延を有するよ
うに上記タイミング信号に従って発生し且つ上記駆動信
号が関連する電源の残りの位相に対応するシフトレジス
タ手段を含む。
好ましい実施例の説明 図面について説明する。第１図は、３相AC電源106と
３相負荷108との間に接続されているACスイッチ104の６
個のSCRを導通状態にするためのゲート信号を発生する
ための、本発明に従って構成された制御回路102を含む
電力送出システム100を図示している。制御回路102は、
DC制御電圧信号に従って電力を負荷に送出するためにAC
スイッチのそれぞれのSCRの導通角度を制御するように
作動する。
３相負荷108との間に接続されているACスイッチ104の６
個のSCRを導通状態にするためのゲート信号を発生する
ための、本発明に従って構成された制御回路102を含む
電力送出システム100を図示している。制御回路102は、
DC制御電圧信号に従って電力を負荷に送出するためにAC
スイッチのそれぞれのSCRの導通角度を制御するように
作動する。
第２図は、システム100に生じる種々の信号を波形を
図示しており且つまた電源106のA,B及びＣラインのそれ
ぞれのライン−ニュートラル電圧波形AN、BN及びCNを図
示している。第２図はまた、それぞれAB、BC及びCAと呼
ばれる、L1とL2、L2とL3、並びにL3とL1のライン間のラ
イン−ライン電圧の波形を図示している。周知のよう
に、これらの三つのライン−ニュートラル電圧は、三つ
のライン−ライン電圧と同じように互いに120゜だけ位
相変位している。更に、各ライン−ニュートラル電圧
は、その位相回転がＡ−Ｂ−Ｃである時にその関連のラ
イン−ライン電圧に30゜遅延している。詳細に述べる
と、電圧波形ANは、波形ABに30゜遅延しており、波形BN
は波形BCに30゜遅延しており、そして波形CNは波形CAに
30゜遅延している。
図示しており且つまた電源106のA,B及びＣラインのそれ
ぞれのライン−ニュートラル電圧波形AN、BN及びCNを図
示している。第２図はまた、それぞれAB、BC及びCAと呼
ばれる、L1とL2、L2とL3、並びにL3とL1のライン間のラ
イン−ライン電圧の波形を図示している。周知のよう
に、これらの三つのライン−ニュートラル電圧は、三つ
のライン−ライン電圧と同じように互いに120゜だけ位
相変位している。更に、各ライン−ニュートラル電圧
は、その位相回転がＡ−Ｂ−Ｃである時にその関連のラ
イン−ライン電圧に30゜遅延している。詳細に述べる
と、電圧波形ANは、波形ABに30゜遅延しており、波形BN
は波形BCに30゜遅延しており、そして波形CNは波形CAに
30゜遅延している。
また第１図について説明する。基準電圧波形が電源10
6から変圧器110によって出される。変圧器110の一次巻
線がデルタ状に接続されている。基準電圧波形が出され
る二次巻線112は、導体L1及びL2にまたがって接続され
ている一次巻線に結合しており、これにより基準波形が
電源の電圧波形ABと同位相になるようにしている。変圧
器110の二次巻線112状の波形ABの存在は、第２図に図示
されている種々の他の信号波形の制御回路102における
定位とほぼ同じように第１図に指示されている。
6から変圧器110によって出される。変圧器110の一次巻
線がデルタ状に接続されている。基準電圧波形が出され
る二次巻線112は、導体L1及びL2にまたがって接続され
ている一次巻線に結合しており、これにより基準波形が
電源の電圧波形ABと同位相になるようにしている。変圧
器110の二次巻線112状の波形ABの存在は、第２図に図示
されている種々の他の信号波形の制御回路102における
定位とほぼ同じように第１図に指示されている。
制御回路102は、基準電圧波形をロ波するための帯域
通過フィルタ手段を含んでいる。本明細書に実施されて
いるように、このフィルタ手段は、基準電圧波形が適用
される帯域通過フィルタを含んでおり、このフィルタ11
4は、電源電圧に存在し得る好ましくない高調波及び過
渡を解消するために電源106の基本周波数に調節されて
いる。ここで仮定されるように、電源の基本周波数は60
Hzであるが異なった地理的区域において遭遇されるよう
にシステム100は他の電源電圧でもって作動するように
構成できる。帯域通過フィルタは、低域フィルタに先行
する形で低域フィルタ及び高域フィルタをカスケード状
に構成することによって構成されているのが好ましい。
この作動により、帯域通過フィルタ114は、基準電圧波
形に無視できる位相シフトを導入し、これにより出力さ
れた波形が第１図にABとして示されるようにしている。
通過フィルタ手段を含んでいる。本明細書に実施されて
いるように、このフィルタ手段は、基準電圧波形が適用
される帯域通過フィルタを含んでおり、このフィルタ11
4は、電源電圧に存在し得る好ましくない高調波及び過
渡を解消するために電源106の基本周波数に調節されて
いる。ここで仮定されるように、電源の基本周波数は60
Hzであるが異なった地理的区域において遭遇されるよう
にシステム100は他の電源電圧でもって作動するように
構成できる。帯域通過フィルタは、低域フィルタに先行
する形で低域フィルタ及び高域フィルタをカスケード状
に構成することによって構成されているのが好ましい。
この作動により、帯域通過フィルタ114は、基準電圧波
形に無視できる位相シフトを導入し、これにより出力さ
れた波形が第１図にABとして示されるようにしている。
制御回路102はまた、作動的には上記のフィルタ手段
に結合されている手段であって、矩形波信号を基準電圧
波形と同位相に発生するための手段を含んでいる。本明
細書に実施されているように、この矩形波形信号発生手
段は、帯域通過フィルタ出力が適用される矩形増幅器11
6を含んでおり、増幅器116は、シュミットトリガ回路の
形で提供されるのが好ましい。増幅器116は、そこに適
用されたロ波された基準波形の各ゼロ交差を検出し且つ
各検出されたゼロ交差に応答してそれにより発生された
矩形波に遷移を行う。矩形波は、第２図に波形Ｄとして
図示されており、AB波形と同位相になっている。
に結合されている手段であって、矩形波信号を基準電圧
波形と同位相に発生するための手段を含んでいる。本明
細書に実施されているように、この矩形波形信号発生手
段は、帯域通過フィルタ出力が適用される矩形増幅器11
6を含んでおり、増幅器116は、シュミットトリガ回路の
形で提供されるのが好ましい。増幅器116は、そこに適
用されたロ波された基準波形の各ゼロ交差を検出し且つ
各検出されたゼロ交差に応答してそれにより発生された
矩形波に遷移を行う。矩形波は、第２図に波形Ｄとして
図示されており、AB波形と同位相になっている。
矩形増幅器116の矩形波出力は、位相ロックループ（P
LL）118に適用されており、PLL118は、標準の構成であ
り得る。即ち、PLL118は、位相比較器（PC）119、遅延
−先行フィルタ121及び電圧制御発振器（VCO）123を含
んでいる。斯くして、波形Ｄは、PLLの位相比較器の第
１入力に適用される。PLLのVCOは、矩形波Ｄの周波数の
ｎ倍の周波数を有する矩形波Ｅを出力する。ここでｎ
は、PLLのフィードバックループにおいて選択される除
去の大きさによって決定される。好ましい実施例では、
矩形波Ｅは、AC電源周波数が60Hzである時11,520Hzの周
波数を有する。この好ましい実施例では、波形Ｅは、96
割リプル計数器120及び２割計数器122を経由してPLLの
位相比較器の第２入力にフィードバックされる。計数器
120及び122によってそれぞれ出力される波形Ｆ及びＧは
第２図に図示されている。ここで判るように、波形Ｇは
PLLの作動によって波形Ｄと同位相且つ何らかの状態で
同等になる。
LL）118に適用されており、PLL118は、標準の構成であ
り得る。即ち、PLL118は、位相比較器（PC）119、遅延
−先行フィルタ121及び電圧制御発振器（VCO）123を含
んでいる。斯くして、波形Ｄは、PLLの位相比較器の第
１入力に適用される。PLLのVCOは、矩形波Ｄの周波数の
ｎ倍の周波数を有する矩形波Ｅを出力する。ここでｎ
は、PLLのフィードバックループにおいて選択される除
去の大きさによって決定される。好ましい実施例では、
矩形波Ｅは、AC電源周波数が60Hzである時11,520Hzの周
波数を有する。この好ましい実施例では、波形Ｅは、96
割リプル計数器120及び２割計数器122を経由してPLLの
位相比較器の第２入力にフィードバックされる。計数器
120及び122によってそれぞれ出力される波形Ｆ及びＧは
第２図に図示されている。ここで判るように、波形Ｇは
PLLの作動によって波形Ｄと同位相且つ何らかの状態で
同等になる。
制御回路102は更に、ランプ状アナログ電圧信号を発
生するための手段を含んでいる。本明細書に実施されて
いるように、ランプ状信号発生器手段は、ランプ形成回
路124として提供されている。第１図に図示されている
本発明の実施例によると、ランプ形成回路124を駆動し
て、電圧波形ANと同位相であり且つ波形ANの周波数の２
倍の周波数を有するランプ波形Ｋを発生せしめることが
好ましい。即ち、ランプは、AN波形の各ゼロ交差にリセ
ットされる。回路102はそれ故、ランプ形成回路124に適
用された時にランプ波形Ｋの発生を生じるランプリセッ
ト信号Ｊを発生する論理回路126を含んでいる。
生するための手段を含んでいる。本明細書に実施されて
いるように、ランプ状信号発生器手段は、ランプ形成回
路124として提供されている。第１図に図示されている
本発明の実施例によると、ランプ形成回路124を駆動し
て、電圧波形ANと同位相であり且つ波形ANの周波数の２
倍の周波数を有するランプ波形Ｋを発生せしめることが
好ましい。即ち、ランプは、AN波形の各ゼロ交差にリセ
ットされる。回路102はそれ故、ランプ形成回路124に適
用された時にランプ波形Ｋの発生を生じるランプリセッ
ト信号Ｊを発生する論理回路126を含んでいる。
制御回路102は更に、ランプ状アナログ信号とDC制御
電圧を比較するための手段を含んでいる。本明細書に実
施されているように、この比較手段は、比較器130とし
て提供されている。ランプ波形Ｋは、比較器130の反転
入力（−）に適用されており、比較器130の非反転入力
（＋）は、負荷108に送出される電力の大きさに比例す
るDC制御電圧信号を受けるように接続されている。これ
らの入力に応答して、比較器130は、その出力に矩形波
Ｍを発生し、その交番パルスはAN波形のぞれぞれ正及び
負の半サイクルに対するSCRゲーティング信号A+及びＡ
−にそれぞれ対応する。波形Ｍ及びゲート動作信号Ａ＋
及びＡ−が第２図に図示されている。
電圧を比較するための手段を含んでいる。本明細書に実
施されているように、この比較手段は、比較器130とし
て提供されている。ランプ波形Ｋは、比較器130の反転
入力（−）に適用されており、比較器130の非反転入力
（＋）は、負荷108に送出される電力の大きさに比例す
るDC制御電圧信号を受けるように接続されている。これ
らの入力に応答して、比較器130は、その出力に矩形波
Ｍを発生し、その交番パルスはAN波形のぞれぞれ正及び
負の半サイクルに対するSCRゲーティング信号A+及びＡ
−にそれぞれ対応する。波形Ｍ及びゲート動作信号Ａ＋
及びＡ−が第２図に図示されている。
Ａ＋及びＡ−波形に対する別々のアクセスを行うため
にＭ波形の交番パルスを分離することが必要である。こ
れを達成するために、制御回路102はまた更に、位相Ａ
正及び負の半サイクル駆動信号を別々に供給するための
セパレータ手段を含んでいる。本明細書に実施されてい
るように、このセパレータ手段は、Ａ＋/A−セパレータ
回路132として提供されている。Ｍ波形は、Ａ＋/A−セ
パレータ回路132に適用されており、回路132も、Ｍ波形
からＡ＋及びＡ−波形の発生を容易にするステアリング
波形Ｈ及びを受けるように結合されている。これらの
波形Ｈ及びは、論理回路126によって発生され、この
論理ブロック及びセパレータ回路132の構成は以下によ
り詳細に説明される。
にＭ波形の交番パルスを分離することが必要である。こ
れを達成するために、制御回路102はまた更に、位相Ａ
正及び負の半サイクル駆動信号を別々に供給するための
セパレータ手段を含んでいる。本明細書に実施されてい
るように、このセパレータ手段は、Ａ＋/A−セパレータ
回路132として提供されている。Ｍ波形は、Ａ＋/A−セ
パレータ回路132に適用されており、回路132も、Ｍ波形
からＡ＋及びＡ−波形の発生を容易にするステアリング
波形Ｈ及びを受けるように結合されている。これらの
波形Ｈ及びは、論理回路126によって発生され、この
論理ブロック及びセパレータ回路132の構成は以下によ
り詳細に説明される。
制御回路102は更に、本明細書に実施されているよう
に、シフトレジスタ134及び136として提供されているシ
フトレジスタ手段を含んでいる。波形Ａ＋及びＡ−は、
セパレータ回路132の諸出力に発生され、それぞれシフ
トレジスタ134及び136へのデータ入力として適用され
る。各シフトレジスタ134,136はまた、クロック入力と
して波形Ｅを受けるように結合されている。シフトレジ
スタの各々は電源106の残りのＢ及びＣ位相に結合され
ているSCRに対するゲート動作信号を、波形Ｅによって
測定される遅延に従って、その選択された出力の上に供
給するようにデジタル遅延ラインとして作動する。詳細
に述べると、シフトレジスタ134は、電源の波形CN及びB
Nの負及び正の半サイクルにそれぞれ対応するＣ−及び
Ｂ＋ゲート動作信号を供給する。ゲート動作信号Ｃ−及
びＢ＋は、Ａ＋ゲード動作信号に60゜及び120゜位相角
度だけ遅延するようにそれぞれ発生し、これらの遅延位
相角度は、第２図に図示されているようにAN、BN及びCN
波形間の位相関係に対応する。同様にして、シフトレジ
スタ136は、電源の波形CN及びBNの正及び負の半サイク
ルにそれぞれ対応するＣ＋及びＢ−ゲート動作信号を供
給する。ゲート動作信号Ｃ＋及びＢ−はそれぞれ、Ａ−
ゲート動作信号に60゜及び120゜遅延するように発生す
る。シフトレジスタ134及び136が適当な位相遅延でもっ
てＢ＋,B−,C＋及びＣ−信号を供給する状態は以下によ
り詳細に説明される。
に、シフトレジスタ134及び136として提供されているシ
フトレジスタ手段を含んでいる。波形Ａ＋及びＡ−は、
セパレータ回路132の諸出力に発生され、それぞれシフ
トレジスタ134及び136へのデータ入力として適用され
る。各シフトレジスタ134,136はまた、クロック入力と
して波形Ｅを受けるように結合されている。シフトレジ
スタの各々は電源106の残りのＢ及びＣ位相に結合され
ているSCRに対するゲート動作信号を、波形Ｅによって
測定される遅延に従って、その選択された出力の上に供
給するようにデジタル遅延ラインとして作動する。詳細
に述べると、シフトレジスタ134は、電源の波形CN及びB
Nの負及び正の半サイクルにそれぞれ対応するＣ−及び
Ｂ＋ゲート動作信号を供給する。ゲート動作信号Ｃ−及
びＢ＋は、Ａ＋ゲード動作信号に60゜及び120゜位相角
度だけ遅延するようにそれぞれ発生し、これらの遅延位
相角度は、第２図に図示されているようにAN、BN及びCN
波形間の位相関係に対応する。同様にして、シフトレジ
スタ136は、電源の波形CN及びBNの正及び負の半サイク
ルにそれぞれ対応するＣ＋及びＢ−ゲート動作信号を供
給する。ゲート動作信号Ｃ＋及びＢ−はそれぞれ、Ａ−
ゲート動作信号に60゜及び120゜遅延するように発生す
る。シフトレジスタ134及び136が適当な位相遅延でもっ
てＢ＋,B−,C＋及びＣ−信号を供給する状態は以下によ
り詳細に説明される。
セパレータ回路132及びシフトレジスタ134及び136に
よって供給されるゲート動作信号は、六つのゲート動作
信号Ａ＋乃至Ｃ−を受けるように結合されている複数の
ORゲートを含む二重パルス論理ブロック140に適用され
る。この二重パルス論理は、GA＋,GB＋,GC＋,GA−,GB−
及びGC−と本明細書では呼ばれる修正された組のゲート
動作信号を発生するように実施されており、これらのゲ
ート動作信号は、電源と負荷との間の完全な導電経路の
配設を保証するために二つの異なった位相のSCRの同時
ゲート動作を行う。斯かる二重パルス論理は当技術では
周知であり且つ前に述べた特許に更に説明されているた
め、本明細書では更にふれないことにする。ゲート動作
信号GA＋乃至GC−は、一組のSCRゲートドライバ142に適
用されており、これらのドライバは、ACスイッチ104を
含むSCRのそれぞれのゲートに接続されており、これら
の６個のSCRは第１図において「Ａ＋SCR」乃至「Ｃ−SC
R」と呼ばれる。ゲート動作信号GA＋乃至GC−が第２図
において図示されており、ここで判るように、一度に二
つの異なった位相のSCRの同時ゲート動作を行う。例え
ば、第１ゲート動作信号GA＋はゲート動作信号GB−と同
時に存在し、一方第２ゲーティング信号GA＋はゲート動
作信号GC−と同時に存在する。
よって供給されるゲート動作信号は、六つのゲート動作
信号Ａ＋乃至Ｃ−を受けるように結合されている複数の
ORゲートを含む二重パルス論理ブロック140に適用され
る。この二重パルス論理は、GA＋,GB＋,GC＋,GA−,GB−
及びGC−と本明細書では呼ばれる修正された組のゲート
動作信号を発生するように実施されており、これらのゲ
ート動作信号は、電源と負荷との間の完全な導電経路の
配設を保証するために二つの異なった位相のSCRの同時
ゲート動作を行う。斯かる二重パルス論理は当技術では
周知であり且つ前に述べた特許に更に説明されているた
め、本明細書では更にふれないことにする。ゲート動作
信号GA＋乃至GC−は、一組のSCRゲートドライバ142に適
用されており、これらのドライバは、ACスイッチ104を
含むSCRのそれぞれのゲートに接続されており、これら
の６個のSCRは第１図において「Ａ＋SCR」乃至「Ｃ−SC
R」と呼ばれる。ゲート動作信号GA＋乃至GC−が第２図
において図示されており、ここで判るように、一度に二
つの異なった位相のSCRの同時ゲート動作を行う。例え
ば、第１ゲート動作信号GA＋はゲート動作信号GB−と同
時に存在し、一方第２ゲーティング信号GA＋はゲート動
作信号GC−と同時に存在する。
論理回路126,96割計数器120及び２割計数器122の好ま
しい構成が第３図に関して次に述べられる。PLL118の矩
形波形Ｅ出力は波形ABと同位相であり且つ計数器120はP
LLによって発生された波形Ｅを受けるように結合されて
いるため、計数器120によって出力された信号はまた波
形ABと同位相となる。しかしながら、論理回路126は、
波形ABにだけ30゜だけ遅延する波形ANと同位相にランプ
リセット信号を発生するように構成されている。
しい構成が第３図に関して次に述べられる。PLL118の矩
形波形Ｅ出力は波形ABと同位相であり且つ計数器120はP
LLによって発生された波形Ｅを受けるように結合されて
いるため、計数器120によって出力された信号はまた波
形ABと同位相となる。しかしながら、論理回路126は、
波形ABにだけ30゜だけ遅延する波形ANと同位相にランプ
リセット信号を発生するように構成されている。
第３図について説明する。計数器120は、モトローラ
社のMC14024BLC計数器等の７段リプル計数器200から構
成されるのが好ましい。計数器200は、矩形波形Ｅを受
けるように結合されているクロック入力Ｃ、リセット入
力Ｒ及び波形Ｅと同位相であるが波形Ｅの所定の分数で
ある周波数を有する波形がその上に発生される出力Q2乃
至Q7を有している。計数器120の作動に密接な関係があ
る所定の波形が第４図に図示されている第４図に図示さ
れていない出力Q2に発生される矩形波形は、22によって
除される矩形Ｅの周波数、即ち2880Hzに等しい周波数を
有している。計数器200の出力Q3,Q4及びQ5に発生される
矩形波形が第４図に図示されており、この矩形波形は、
23、24及び25によって除される波形Ｅの周波数、即ち14
40、720及び360Hzにそれぞれ等しい周波数を有する。波
形Ｅの周波数を更に２等分する周波数を有する波形を別
に発生する出力Q6及びQ7はANDゲート202に適用されてお
り、ゲート202の出力は係数器200のリセット入力Ｒに適
用される。第４図から判るように、AND論理は、正の値
を有するQ7出力波形と一致する、204の参照数字を有す
るエッジ等のQ6出力波形の正エッジについて満足する。
計数器200はANDゲート202論理が満たされる瞬間にリセ
ットされるため、Q6及びQ7出力波形が終端し、その結果
出力Q6及びQ7に発生される波形はそれぞれ、120Hzに等
しい周波数を有する。更に、Q7出力波形は波形ABと同位
相となる。
社のMC14024BLC計数器等の７段リプル計数器200から構
成されるのが好ましい。計数器200は、矩形波形Ｅを受
けるように結合されているクロック入力Ｃ、リセット入
力Ｒ及び波形Ｅと同位相であるが波形Ｅの所定の分数で
ある周波数を有する波形がその上に発生される出力Q2乃
至Q7を有している。計数器120の作動に密接な関係があ
る所定の波形が第４図に図示されている第４図に図示さ
れていない出力Q2に発生される矩形波形は、22によって
除される矩形Ｅの周波数、即ち2880Hzに等しい周波数を
有している。計数器200の出力Q3,Q4及びQ5に発生される
矩形波形が第４図に図示されており、この矩形波形は、
23、24及び25によって除される波形Ｅの周波数、即ち14
40、720及び360Hzにそれぞれ等しい周波数を有する。波
形Ｅの周波数を更に２等分する周波数を有する波形を別
に発生する出力Q6及びQ7はANDゲート202に適用されてお
り、ゲート202の出力は係数器200のリセット入力Ｒに適
用される。第４図から判るように、AND論理は、正の値
を有するQ7出力波形と一致する、204の参照数字を有す
るエッジ等のQ6出力波形の正エッジについて満足する。
計数器200はANDゲート202論理が満たされる瞬間にリセ
ットされるため、Q6及びQ7出力波形が終端し、その結果
出力Q6及びQ7に発生される波形はそれぞれ、120Hzに等
しい周波数を有する。更に、Q7出力波形は波形ABと同位
相となる。
ランプ形成回路の種々の構成が当技術において知られ
ており、本発明の実施に好適であり、好ましい構成が第
５図に図示されており、増幅器出力からその反転入力
（−）にフィードバック経路でもって接続されている積
分コンデンサ302を有する作動増幅器300を含んでいる。
この反転入力は更に、積分回路を形成している抵抗30
4、コンデンサ302及び抵抗304を通して第１の正電圧電
源、例えば＋12Vに接続されている。非反転（＋）増幅
器入力は、第１電源より低い大きさを有する第２の正電
圧電源（例えば＋8Vに接続されている。積分コンデンサ
を分流するように接続され且つランプリセット信号に応
答するMOSFETデバイス等のスイッチ306は、ランプリセ
ット信号が低論理レベルにある時に閉じ、この信号が高
論理レベルにある時に開く、抵抗308は、スイッチが閉
じた時に初期電流の流れを限定するためにスイッチ306
と直列に配設されている。
ており、本発明の実施に好適であり、好ましい構成が第
５図に図示されており、増幅器出力からその反転入力
（−）にフィードバック経路でもって接続されている積
分コンデンサ302を有する作動増幅器300を含んでいる。
この反転入力は更に、積分回路を形成している抵抗30
4、コンデンサ302及び抵抗304を通して第１の正電圧電
源、例えば＋12Vに接続されている。非反転（＋）増幅
器入力は、第１電源より低い大きさを有する第２の正電
圧電源（例えば＋8Vに接続されている。積分コンデンサ
を分流するように接続され且つランプリセット信号に応
答するMOSFETデバイス等のスイッチ306は、ランプリセ
ット信号が低論理レベルにある時に閉じ、この信号が高
論理レベルにある時に開く、抵抗308は、スイッチが閉
じた時に初期電流の流れを限定するためにスイッチ306
と直列に配設されている。
スイッチ306が閉じる際、コンデンサが分流されて放
電しなくなり、これにより、増幅器300の出力における
電圧が実質的に一定であり且つその非反転入力に適用さ
れる電圧に等しくなるようにしている。スイッチが閉じ
られている間、電流は＋12V電源から抵抗304を通して流
れ、これにより増幅器の反転入力における電圧が非反転
入力の電圧と等しくなる。スイッチが開いている時、抵
抗304を流れる電流はコンデンサ302を図示されている極
性でもって放電し、これによりコンデンサが充電する時
に、増幅器出力における電圧が、波形Ｋの減衰部分に応
じて減衰するようにしている。第４図から判るように、
ランプリセット信号はランプ信号をリセットするのにだ
け十分な非常に短い期間、即ち3.75゜にわたって低論理
状態にあり、ランプ信号はランプリセット信号は高論理
状態に戻る際その減衰を開始する。
電しなくなり、これにより、増幅器300の出力における
電圧が実質的に一定であり且つその非反転入力に適用さ
れる電圧に等しくなるようにしている。スイッチが閉じ
られている間、電流は＋12V電源から抵抗304を通して流
れ、これにより増幅器の反転入力における電圧が非反転
入力の電圧と等しくなる。スイッチが開いている時、抵
抗304を流れる電流はコンデンサ302を図示されている極
性でもって放電し、これによりコンデンサが充電する時
に、増幅器出力における電圧が、波形Ｋの減衰部分に応
じて減衰するようにしている。第４図から判るように、
ランプリセット信号はランプ信号をリセットするのにだ
け十分な非常に短い期間、即ち3.75゜にわたって低論理
状態にあり、ランプ信号はランプリセット信号は高論理
状態に戻る際その減衰を開始する。
再び第３図について説明する。Q7出力波形はインバー
タ206によって反転し、波形Ｆとして２割計数器122に適
用される。後者の計数器は、モトローラ社のMC14013BCL
フリップフロップ等のフリップフロップ回路208として
提供されるのが好ましい。計数器122のフリップフロッ
プ208は、そのクロック入力に波形Ｆを受け且つそのＱ
出力に波形Ｇを発生し、フリップフロップの残りの端子
は第３図に示されているように接続されている。
タ206によって反転し、波形Ｆとして２割計数器122に適
用される。後者の計数器は、モトローラ社のMC14013BCL
フリップフロップ等のフリップフロップ回路208として
提供されるのが好ましい。計数器122のフリップフロッ
プ208は、そのクロック入力に波形Ｆを受け且つそのＱ
出力に波形Ｇを発生し、フリップフロップの残りの端子
は第３図に示されているように接続されている。
論理回路126は一方の入力に反転Q7出力波形を且つイ
ンバータ212を経由してQ6出力波形を受けるように結合
されているANDゲート210を含んでいる。ANDゲート214
は、その入力の一つにANDゲート210の出力を受け且つイ
ンバータ216を経由してQ5出力波形を受ける。ANDゲート
218は、その入力の一つにANDゲート214の出力を受け且
つその他方の入力にQ4出力波形を受ける。ANDゲート218
の出力はダイオード222を通してノード220に接続されて
おり、Q3及びQ2出力波形もまたダイオード224及び226を
通してこのノードにそれぞれ接続されている。ノード22
0は、プルアップ抵抗228を通して＋12Vソースに接続さ
れている。ランプリセット信号Ｊはインバータ230を経
由してノード220から出される。論理回路126を含み且つ
信号Ｊを形成するように適用されている論理エレメント
の上記の構成は、以下のブーリアンの式に対応する。
ンバータ212を経由してQ6出力波形を受けるように結合
されているANDゲート210を含んでいる。ANDゲート214
は、その入力の一つにANDゲート210の出力を受け且つイ
ンバータ216を経由してQ5出力波形を受ける。ANDゲート
218は、その入力の一つにANDゲート214の出力を受け且
つその他方の入力にQ4出力波形を受ける。ANDゲート218
の出力はダイオード222を通してノード220に接続されて
おり、Q3及びQ2出力波形もまたダイオード224及び226を
通してこのノードにそれぞれ接続されている。ノード22
0は、プルアップ抵抗228を通して＋12Vソースに接続さ
れている。ランプリセット信号Ｊはインバータ230を経
由してノード220から出される。論理回路126を含み且つ
信号Ｊを形成するように適用されている論理エレメント
の上記の構成は、以下のブーリアンの式に対応する。
第２図及び第４図から判るように、リプル計数器200
の出力及び論理回路126の論理エレメントからこのよう
に発生される信号Ｊは、波形ABに30゜だけ遅延し、波形
ANの各ゼロ交差の際に生じる。
の出力及び論理回路126の論理エレメントからこのよう
に発生される信号Ｊは、波形ABに30゜だけ遅延し、波形
ANの各ゼロ交差の際に生じる。
ステアリング信号Ｈ及びを発生するための論理回路
126並びにセパレータ回路132のこれらの部分の好ましい
構成が次に述べられる。論理回路126は、そのクロック
入力にANDゲート214の出力を且つそのＤ入力に波形Ｄを
受けるように結合されている、モトローラ社のMC14013B
CLフリップフロップ等のフリップフロップ回路240を含
んでいる。セット（Ｓ）及びリセット（Ｒ）端子が接地
されているため、フリップフロップ240は正のエッジ遷
移デバイスとして作動する。即ち、クロック信号の正の
エッジを受ける際、Ｄ入力に存在する信号が低論理レベ
ルにある場合、Ｑ出力は低レベルに駆動され、Ｄ入力に
存在する信号が高論理レベルにある場合、Ｑ出力は高レ
ベルに駆動される。フリップフロップ240クロック入力
に適用されるANDゲート214の出力波形は、ブーリアンの
式に対応する。
126並びにセパレータ回路132のこれらの部分の好ましい
構成が次に述べられる。論理回路126は、そのクロック
入力にANDゲート214の出力を且つそのＤ入力に波形Ｄを
受けるように結合されている、モトローラ社のMC14013B
CLフリップフロップ等のフリップフロップ回路240を含
んでいる。セット（Ｓ）及びリセット（Ｒ）端子が接地
されているため、フリップフロップ240は正のエッジ遷
移デバイスとして作動する。即ち、クロック信号の正の
エッジを受ける際、Ｄ入力に存在する信号が低論理レベ
ルにある場合、Ｑ出力は低レベルに駆動され、Ｄ入力に
存在する信号が高論理レベルにある場合、Ｑ出力は高レ
ベルに駆動される。フリップフロップ240クロック入力
に適用されるANDゲート214の出力波形は、ブーリアンの
式に対応する。
そしてこの出力波形は第４図に図示されている。波形
Ｇも第４図に図示されている。ここで判るように、矩形
波形信号Ｈ及びは、フリップフロップの作動の上記の
モードに従ってフリップフロップ240の及びＱ出力に
それぞれ発生する。これもまた第４図に図示されている
ように及びＨ信号はセパレータ回路132のダイオード2
50及び252の陰極にそれぞれ適用される。このセパレー
タ回路は更に、比較器130によって出力される矩形波形
信号Ｍを受けるように結合されており、この信号は、信
号Ｍをを受けるために一方の端部において並列に接続さ
れている二つの抵抗254及び256に適用される。抵抗254
及び256の他方の端部は、ダイオード250及び252の陽極
にそれぞれ接続されており、これらの接続は、セパレー
タ回路132のＡ−及びＡ＋ゲート動作信号としてタッピ
ングされる。これも第３図から判るように、比較器130
の出力は、プルアップ抵抗260を通して＋12V電源に接続
されている。このように構成され且つＭ、Ｈ及び信号
を受けるように結合されているセパレータ回路132は、
これら三つの受けられた信号の間にAND論理作動を実施
するように作動する。斯くして、第４図から判るよう
に、Ｍ及び信号が同時に生ずると、Ａ−信号がセパレ
ータ回路132から出力される。更に、Ｍ及びＨ信号が同
時に生じると、Ａ＋信号がセパレータ回路によって発生
する。
Ｇも第４図に図示されている。ここで判るように、矩形
波形信号Ｈ及びは、フリップフロップの作動の上記の
モードに従ってフリップフロップ240の及びＱ出力に
それぞれ発生する。これもまた第４図に図示されている
ように及びＨ信号はセパレータ回路132のダイオード2
50及び252の陰極にそれぞれ適用される。このセパレー
タ回路は更に、比較器130によって出力される矩形波形
信号Ｍを受けるように結合されており、この信号は、信
号Ｍをを受けるために一方の端部において並列に接続さ
れている二つの抵抗254及び256に適用される。抵抗254
及び256の他方の端部は、ダイオード250及び252の陽極
にそれぞれ接続されており、これらの接続は、セパレー
タ回路132のＡ−及びＡ＋ゲート動作信号としてタッピ
ングされる。これも第３図から判るように、比較器130
の出力は、プルアップ抵抗260を通して＋12V電源に接続
されている。このように構成され且つＭ、Ｈ及び信号
を受けるように結合されているセパレータ回路132は、
これら三つの受けられた信号の間にAND論理作動を実施
するように作動する。斯くして、第４図から判るよう
に、Ｍ及び信号が同時に生ずると、Ａ−信号がセパレ
ータ回路132から出力される。更に、Ｍ及びＨ信号が同
時に生じると、Ａ＋信号がセパレータ回路によって発生
する。
上記のように、電源波形ANの正及び負の半サイクルに
それぞれ相当するゲート信号であるＡ＋及びＡ−信号
は、データ入力としてそれぞれシフトレジスタ134及び1
36に適用される（第１図）。これも上記のように、これ
らのシフトレジスタは両方とも、波形Ｅをクロック入力
として受けるように接続されている。これら二つのシフ
トレジスタは、モトローラ社のMC14517BCLデュアル64ビ
ット静的シフトレジスタとして提供されるのが好まし
く、この回路の二つの64ビットレジスタは本明細書では
シフトレジスタ134及び136として別々に実施されてい
る。本明細書に実施されているような各シフトレジスタ
の64ビット長さは、電源電圧波形の120゜に相当する。6
0Hz電源サイクルの に相当する。11,520Hzのクロック速度は、シフトレジス
タにおいてクロックチック当り即ちビットシフト当り8
6.8マイクロ秒に相当する。斯くして、64クロックチッ
ク、即ち、シフトレジスタの64ビットを通る１つの完全
なシフトは、5.55‥‥ミリ秒（64ビット×86.8マイクロ
秒／ビットシフト）即ち120゜に相当する。各シフトレ
ジスタによって与えられる分解能はビット当り1.875゜
（＝120゜/64ビット）である。
それぞれ相当するゲート信号であるＡ＋及びＡ−信号
は、データ入力としてそれぞれシフトレジスタ134及び1
36に適用される（第１図）。これも上記のように、これ
らのシフトレジスタは両方とも、波形Ｅをクロック入力
として受けるように接続されている。これら二つのシフ
トレジスタは、モトローラ社のMC14517BCLデュアル64ビ
ット静的シフトレジスタとして提供されるのが好まし
く、この回路の二つの64ビットレジスタは本明細書では
シフトレジスタ134及び136として別々に実施されてい
る。本明細書に実施されているような各シフトレジスタ
の64ビット長さは、電源電圧波形の120゜に相当する。6
0Hz電源サイクルの に相当する。11,520Hzのクロック速度は、シフトレジス
タにおいてクロックチック当り即ちビットシフト当り8
6.8マイクロ秒に相当する。斯くして、64クロックチッ
ク、即ち、シフトレジスタの64ビットを通る１つの完全
なシフトは、5.55‥‥ミリ秒（64ビット×86.8マイクロ
秒／ビットシフト）即ち120゜に相当する。各シフトレ
ジスタによって与えられる分解能はビット当り1.875゜
（＝120゜/64ビット）である。
各シフトレジスタの64ビットの全体は120゜の位相遅
延に相当するため、64ビット位置に相当する各シフトレ
ジスタのQ64出力に与えられる信号は、シフトレジスタ
データ入力に適用される信号に120゜遅延する。更に、3
2番目のビット位置に相当する各シフトレジスタのQ32出
力に与えられる信号は、シフトレジスタデータ入力に適
用される信号60゜遅延する。斯くして、Ａ＋ゲート動作
信号がシフトレジスタ134のデータ入力に適用される状
態で、Ｃ−及びＢ＋ゲート動作信号は、このシフトレジ
スタのQ32及びQ64出力にそれぞれ与えられる。同様に、
Ａ−ゲート動作信号がシフトレジスタ136のデータ入力
に適用される状態で、Ｃ＋及びＢ−ゲーティング信号は
このシフトレジスタのQ32及びQ64の出力にそれぞれ与え
らる。各シフトレジスタ出力に与えられる各ゲート動作
信号は、それが発生される元の適用されたＡ＋又はＡ−
信号に実質的に同じ幅、即ち期間長さを有する。
延に相当するため、64ビット位置に相当する各シフトレ
ジスタのQ64出力に与えられる信号は、シフトレジスタ
データ入力に適用される信号に120゜遅延する。更に、3
2番目のビット位置に相当する各シフトレジスタのQ32出
力に与えられる信号は、シフトレジスタデータ入力に適
用される信号60゜遅延する。斯くして、Ａ＋ゲート動作
信号がシフトレジスタ134のデータ入力に適用される状
態で、Ｃ−及びＢ＋ゲート動作信号は、このシフトレジ
スタのQ32及びQ64出力にそれぞれ与えられる。同様に、
Ａ−ゲート動作信号がシフトレジスタ136のデータ入力
に適用される状態で、Ｃ＋及びＢ−ゲーティング信号は
このシフトレジスタのQ32及びQ64の出力にそれぞれ与え
らる。各シフトレジスタ出力に与えられる各ゲート動作
信号は、それが発生される元の適用されたＡ＋又はＡ−
信号に実質的に同じ幅、即ち期間長さを有する。
第１図について再び説明する。矩形波形信号Ｍがラン
プ信号及びそこに適用されるDC制御電圧に応答して比較
器130によって発生する。第２図におけるこれらの波形
の説明から判るように、比較器は、その大きさがDC制御
電圧と等しくなる点にランプ信号が減衰する時点におい
て波形Ｍの各パルスを発生することを開始し且つランプ
信号がリセットされた時にパルスの発生をやめる。斯く
して、DC制御電圧の大きさが増減すると、信号Ｍの各パ
ルスの幅、即ち期間長さがそれぞれ増減する。また、各
Ｍ信号パルスがランプ信号のリセットの際に波形ANのゼ
ロ交差に同期して終端するため、各Ｍ信号パルスの幅の
如何なる変化もパルスの先端の発生時間に対して生じ
る。これは、各Ｍ信号パルスの先端の上に重ねられた両
方向矢印によって第２図及び第４図に象徴的に説明され
ている。
プ信号及びそこに適用されるDC制御電圧に応答して比較
器130によって発生する。第２図におけるこれらの波形
の説明から判るように、比較器は、その大きさがDC制御
電圧と等しくなる点にランプ信号が減衰する時点におい
て波形Ｍの各パルスを発生することを開始し且つランプ
信号がリセットされた時にパルスの発生をやめる。斯く
して、DC制御電圧の大きさが増減すると、信号Ｍの各パ
ルスの幅、即ち期間長さがそれぞれ増減する。また、各
Ｍ信号パルスがランプ信号のリセットの際に波形ANのゼ
ロ交差に同期して終端するため、各Ｍ信号パルスの幅の
如何なる変化もパルスの先端の発生時間に対して生じ
る。これは、各Ｍ信号パルスの先端の上に重ねられた両
方向矢印によって第２図及び第４図に象徴的に説明され
ている。
Ａ＋及びＡ−ゲート動作信号が信号Ｍから発生する上
記の状態に鑑みると、これらのゲート動作信号のそれぞ
れの幅は、DC制御電圧が増減する時に増減する。Ｍ信号
パルスについては、斯かる幅の変化は、各ゲート動作信
号Ａ＋及びＡ−の先端の発生時間の変化から生じる。全
ての場合、Ｍ、Ａ＋及びＡ−信号の幅は同等である。上
記の各シフトレジスタの作動によると、シフトレジスタ
出力に与えられる残りのゲーティング信号は、それらが
それぞれ発生する元のＡ＋又はＡ−ゲート動作信号の幅
に実質的に同等の幅を有する。各残りのゲーティング信
号は、個別のクロックチック期間長さの個別の倍数、即
ち86.8マイクロ秒（＝1/11,520Hz）である幅を有するよ
うに構成されており従って、それが発生する元のＡ＋又
はＡ−ゲート動作信号と幅が正確に一致することがな
い。
記の状態に鑑みると、これらのゲート動作信号のそれぞ
れの幅は、DC制御電圧が増減する時に増減する。Ｍ信号
パルスについては、斯かる幅の変化は、各ゲート動作信
号Ａ＋及びＡ−の先端の発生時間の変化から生じる。全
ての場合、Ｍ、Ａ＋及びＡ−信号の幅は同等である。上
記の各シフトレジスタの作動によると、シフトレジスタ
出力に与えられる残りのゲーティング信号は、それらが
それぞれ発生する元のＡ＋又はＡ−ゲート動作信号の幅
に実質的に同等の幅を有する。各残りのゲーティング信
号は、個別のクロックチック期間長さの個別の倍数、即
ち86.8マイクロ秒（＝1/11,520Hz）である幅を有するよ
うに構成されており従って、それが発生する元のＡ＋又
はＡ−ゲート動作信号と幅が正確に一致することがな
い。
電力送出システム100の作動において、波形ABが基準
波形として出され、フィルタ114によってロ波され、こ
れに応答して矩形波形Ｄを発生する矩形増幅器116に適
用される。この波形は、PLL118の位相比較器に適用さ
れ、PLL118のVCOは計数器120及びシフトレジスタ134及
び136の両方に適用される、11,520Hzの周波数を有する
波形Ｅを出力する。計数器120はこれに応答して、PLL位
相比較器に計数器122を通してフィードバックされる波
形Ｆを発生する。波形Ｅの周波数の所定の分数であるそ
れぞれの周波数を有する計数器120からの複数の出力
は、論理回路126に適用され、回路126はこれに応答して
ランプリセット信号Ｊを発生する。論理回路126は更
に、計数器122の出力を受けて、ステアリング信号Ｈ及
びを発生する。ランプリセット信号Ｊは、ランプ形成
回路124に適用され、回路124は、これに応答してランプ
信号Ｋを発生し、信号Ｋは比較器130の反転入力に適用
される。比較器130は、その非反転入力にDC制御電圧を
受け且つその出力に信号Ｍを与える。Ａ＋/A−セパレー
タ回路132は、Ｍ信号と共にＨ及びステアリング信号
を受け且つこれに応答してＡ＋及びＡ−ゲート動作信号
を与え、後者の信号はそれぞれデータ入力としてシフト
レジスタ134及び136に適用される。シフトレジスタ134
はそれがクロック入力として受ける信号Ｅに従ってＡ＋
ゲート動作信号をそれを通してシフトし且つＡ＋ゲーデ
ィング信号に対する相対的な適当な位相遅延でもってそ
のQ32及びQ64出力にＣ−及びＢ＋ゲート動作信号を与え
る。シフトレジスタ136は、信号Ｅに従ってＡ−ゲート
動作信号をそれを通してシフトし且つＡ−ゲーティング
信号に対する相対的な適当な位相遅延でもってそのQ32
及びQ64出力にＣ＋及びＢ−ゲーティング信号を与え
る。Ａ＋、Ａ−及び残りのゲート動作信号は二重パルス
論理ブロック140に与えられ、ブロック140はこれに応答
してゲート動作信号GA＋乃至GC−を発生し、これらの信
号はSCRゲートドライバ142を経由して適用され、これに
よりACスイッチ104のそれぞれのSCRを駆動する 斯くして、第１図に図示されている制御回路102に実
施される本発明によると、AC電源の全ての三つの位相に
関連するSCRの制御のためのゲート動作信号を発生する
のに唯一つのランプ回路が用いられる。更に銘記すべき
ように、Ａ＋及びＡ−ゲート動作信号の両方が信号Ｍに
応答して発生し、後者の信号はDC制御電圧に応答して発
生するため、制御電圧の如何なる変化も次のＡ＋又はＡ
−信号の発生の際に反映される。その結果、制御回路10
2は、DC制御電圧の変化に非常に応答が早い。
波形として出され、フィルタ114によってロ波され、こ
れに応答して矩形波形Ｄを発生する矩形増幅器116に適
用される。この波形は、PLL118の位相比較器に適用さ
れ、PLL118のVCOは計数器120及びシフトレジスタ134及
び136の両方に適用される、11,520Hzの周波数を有する
波形Ｅを出力する。計数器120はこれに応答して、PLL位
相比較器に計数器122を通してフィードバックされる波
形Ｆを発生する。波形Ｅの周波数の所定の分数であるそ
れぞれの周波数を有する計数器120からの複数の出力
は、論理回路126に適用され、回路126はこれに応答して
ランプリセット信号Ｊを発生する。論理回路126は更
に、計数器122の出力を受けて、ステアリング信号Ｈ及
びを発生する。ランプリセット信号Ｊは、ランプ形成
回路124に適用され、回路124は、これに応答してランプ
信号Ｋを発生し、信号Ｋは比較器130の反転入力に適用
される。比較器130は、その非反転入力にDC制御電圧を
受け且つその出力に信号Ｍを与える。Ａ＋/A−セパレー
タ回路132は、Ｍ信号と共にＨ及びステアリング信号
を受け且つこれに応答してＡ＋及びＡ−ゲート動作信号
を与え、後者の信号はそれぞれデータ入力としてシフト
レジスタ134及び136に適用される。シフトレジスタ134
はそれがクロック入力として受ける信号Ｅに従ってＡ＋
ゲート動作信号をそれを通してシフトし且つＡ＋ゲーデ
ィング信号に対する相対的な適当な位相遅延でもってそ
のQ32及びQ64出力にＣ−及びＢ＋ゲート動作信号を与え
る。シフトレジスタ136は、信号Ｅに従ってＡ−ゲート
動作信号をそれを通してシフトし且つＡ−ゲーティング
信号に対する相対的な適当な位相遅延でもってそのQ32
及びQ64出力にＣ＋及びＢ−ゲーティング信号を与え
る。Ａ＋、Ａ−及び残りのゲート動作信号は二重パルス
論理ブロック140に与えられ、ブロック140はこれに応答
してゲート動作信号GA＋乃至GC−を発生し、これらの信
号はSCRゲートドライバ142を経由して適用され、これに
よりACスイッチ104のそれぞれのSCRを駆動する 斯くして、第１図に図示されている制御回路102に実
施される本発明によると、AC電源の全ての三つの位相に
関連するSCRの制御のためのゲート動作信号を発生する
のに唯一つのランプ回路が用いられる。更に銘記すべき
ように、Ａ＋及びＡ−ゲート動作信号の両方が信号Ｍに
応答して発生し、後者の信号はDC制御電圧に応答して発
生するため、制御電圧の如何なる変化も次のＡ＋又はＡ
−信号の発生の際に反映される。その結果、制御回路10
2は、DC制御電圧の変化に非常に応答が早い。
ここで銘記されるように、制御回路102は、第６図に
図示されている回路400等の全波ブリッチ整流器回路を
含むSCRの作動を制御するための電力送出システムに修
正することなしに適用され得る。この図面から判るよう
に、この３相AC電源電圧は、AC電源から三つのラインL
1、L2及びL3を経由して整流器回路に適用され、整流器
回路は電気負荷402に供給されるDC電圧を出力する。
図示されている回路400等の全波ブリッチ整流器回路を
含むSCRの作動を制御するための電力送出システムに修
正することなしに適用され得る。この図面から判るよう
に、この３相AC電源電圧は、AC電源から三つのラインL
1、L2及びL3を経由して整流器回路に適用され、整流器
回路は電気負荷402に供給されるDC電圧を出力する。
第７図は、本発明の第２の実施例に従って構成される
SCRゲーティング信号を発生するための制御回路502を含
む電力送出システム500を示している。これらのゲート
動作信号は、負荷への電力の流れを調節するために３相
AC電源506と３相負荷508の間に結合されているACスイッ
チ504のSCRに適用される。
SCRゲーティング信号を発生するための制御回路502を含
む電力送出システム500を示している。これらのゲート
動作信号は、負荷への電力の流れを調節するために３相
AC電源506と３相負荷508の間に結合されているACスイッ
チ504のSCRに適用される。
基準電圧波形ANは、変圧器510を経由して電源から出
され、変圧器510の一次巻線はＹ字状に接続されてい
る。二次巻線512は、電源の位相Ａに対応する一次巻線
に結合されており、これにより波形ANが巻線512に現わ
れるようにしている。波形ANと制御回路502に発生され
る種々の信号が第８図に図示されている。波形ANは、帯
域通過フィルタ514に適用され、フィルタ514の出力は矩
形増幅器516に適用され、フィルタ514と増幅器516は第
一実施例の上記のフィルタ114及び増幅器116と構造及び
作動において実質的に同じである。矩形増幅器は波形AN
と同位相の矩形波形Ｌを出力し、波形Ｌの正の部分は、
波形ANの負の半サイクルと同期して生じる。
され、変圧器510の一次巻線はＹ字状に接続されてい
る。二次巻線512は、電源の位相Ａに対応する一次巻線
に結合されており、これにより波形ANが巻線512に現わ
れるようにしている。波形ANと制御回路502に発生され
る種々の信号が第８図に図示されている。波形ANは、帯
域通過フィルタ514に適用され、フィルタ514の出力は矩
形増幅器516に適用され、フィルタ514と増幅器516は第
一実施例の上記のフィルタ114及び増幅器116と構造及び
作動において実質的に同じである。矩形増幅器は波形AN
と同位相の矩形波形Ｌを出力し、波形Ｌの正の部分は、
波形ANの負の半サイクルと同期して生じる。
波形は、PLL518のVCOが17,280Hzの周波数を有する矩
形波形Ｎ（図示せず）を出力する点を除いて、上記のPL
L118に同等なPLL518の位相比較器の第一入力に適用され
る。VCO出力は、288割計数器520を経由してPLL位相比較
器の第二入力にフィードバックされる。計数器520は、P
LLの作動によって波形Ｌと同じ周波数及び正のエッジを
有する矩形波形Ｐを出力する。計数器520は、モトロー
ラ社のMC14040BCL2進計数器として提供され得る。
形波形Ｎ（図示せず）を出力する点を除いて、上記のPL
L118に同等なPLL518の位相比較器の第一入力に適用され
る。VCO出力は、288割計数器520を経由してPLL位相比較
器の第二入力にフィードバックされる。計数器520は、P
LLの作動によって波形Ｌと同じ周波数及び正のエッジを
有する矩形波形Ｐを出力する。計数器520は、モトロー
ラ社のMC14040BCL2進計数器として提供され得る。
増幅器516によって出力される波形Ｌは、ランプリセ
ット信号として反転波形（第８図に図示せず）を供給
するためにインバータ521に適用される。波形は、第
５図に図示されているように構成されるのが好ましい回
路であるランプ形成回路522に直接ランプリセット信号
として適用される。回路522は、ランプリセット信号に
応答し、好ましいランプ形成回路の上記の作動に従っ
て、ランプ波形Ｑを発生する。第８図について説明す
る。波形ANの各負の半サイクル中に一定の正の論理レベ
ルに保ち且つ波形ANの各正の半サイクル中に減衰するの
は波形Ｑの特徴である。更に、波形は、波形ANと同位
相にあるため、ランプ信号の各リセッティングは波形AN
の交番ゼロ交差の際に生じる。
ット信号として反転波形（第８図に図示せず）を供給
するためにインバータ521に適用される。波形は、第
５図に図示されているように構成されるのが好ましい回
路であるランプ形成回路522に直接ランプリセット信号
として適用される。回路522は、ランプリセット信号に
応答し、好ましいランプ形成回路の上記の作動に従っ
て、ランプ波形Ｑを発生する。第８図について説明す
る。波形ANの各負の半サイクル中に一定の正の論理レベ
ルに保ち且つ波形ANの各正の半サイクル中に減衰するの
は波形Ｑの特徴である。更に、波形は、波形ANと同位
相にあるため、ランプ信号の各リセッティングは波形AN
の交番ゼロ交差の際に生じる。
再び第７図について説明する。波形Ｑは、比較器524
の反転（−）入力に適用され、比較器の非反転（＋）入
力は、DC制御電圧を受けるように接続されている。比較
器524は、比較器130と同じ状態で作動し、これによりＡ
＋と呼ばれる信号波形が、信号Ｑの大きさがDC制御電圧
より小さいか等しい時にこれにより発生するようにして
いる。波形Ａ＋は、波形ANの正の半サイクルに相当する
ゲート動作信号である。Ａ＋信号の幅は、DC制御電圧の
大きさに応じて変化し、この変化は、各Ａ＋ゲート動作
信号の上に重なっている両方向矢印によって象徴的に説
明されている。第８図に示されているように、Ａ＋信号
は波形ANのゼロ交差に対応するランプ信号Ｑのリセッテ
ィングの際に終端する。
の反転（−）入力に適用され、比較器の非反転（＋）入
力は、DC制御電圧を受けるように接続されている。比較
器524は、比較器130と同じ状態で作動し、これによりＡ
＋と呼ばれる信号波形が、信号Ｑの大きさがDC制御電圧
より小さいか等しい時にこれにより発生するようにして
いる。波形Ａ＋は、波形ANの正の半サイクルに相当する
ゲート動作信号である。Ａ＋信号の幅は、DC制御電圧の
大きさに応じて変化し、この変化は、各Ａ＋ゲート動作
信号の上に重なっている両方向矢印によって象徴的に説
明されている。第８図に示されているように、Ａ＋信号
は波形ANのゼロ交差に対応するランプ信号Ｑのリセッテ
ィングの際に終端する。
比較器524の出力に現われるゲート動作信号Ａ＋は、
シフトレジスタ530にデータ入力として適用され、レジ
スタ530のクロック入力は波形Ｎを受けるように接続さ
れている。シフトレジスタ530は、各々の128ビットの長
さが256ビット長さを有するシフトレジスタを効果的に
提供するべく端部で接続されている二つのモトローラ社
のMC14562Bシフトレジスタとして提供されるのが好まし
い。各シフトレジスタは、その長さ部分に沿った16ビッ
ト増分において出力を与える。簡潔を期すために、この
二つのレジスタは本明細書では唯一つの256ビットレジ
スタとして取り扱われ、これによりレジスタの最後の出
力がQ256と呼ばれるようにしている。第７図に図示され
るように、シフトレジスタに沿った全ての48番目のビッ
ト位置における出力はそこに存在する信号にアクセスす
るように運び出される。斯くして、出力Q48、Q96、
Q144、Q192及びQ240が運び出され、ゲート動作信号Ｃ
−、Ｂ＋、Ａ−、Ｃ＋及びＢ−がそれぞれその上に与え
られる。
シフトレジスタ530にデータ入力として適用され、レジ
スタ530のクロック入力は波形Ｎを受けるように接続さ
れている。シフトレジスタ530は、各々の128ビットの長
さが256ビット長さを有するシフトレジスタを効果的に
提供するべく端部で接続されている二つのモトローラ社
のMC14562Bシフトレジスタとして提供されるのが好まし
い。各シフトレジスタは、その長さ部分に沿った16ビッ
ト増分において出力を与える。簡潔を期すために、この
二つのレジスタは本明細書では唯一つの256ビットレジ
スタとして取り扱われ、これによりレジスタの最後の出
力がQ256と呼ばれるようにしている。第７図に図示され
るように、シフトレジスタに沿った全ての48番目のビッ
ト位置における出力はそこに存在する信号にアクセスす
るように運び出される。斯くして、出力Q48、Q96、
Q144、Q192及びQ240が運び出され、ゲート動作信号Ｃ
−、Ｂ＋、Ａ−、Ｃ＋及びＢ−がそれぞれその上に与え
られる。
この唯一のゲート動作信号Ａ＋が用いられて残りの五
つのゲート動作信号を発生するため、シフトレジスタ53
0は，これらのゲート動作信号に関連する最大位相遅延
を提供することができなければならない。この最大位相
遅延は、Ｂ−ゲート動作信号に相当し、この信号の発生
は、（第８図のAN、BN及びCN波形から判るように）Ａ＋
ゲート動作信号に300゜遅延する。斯くして、利用され
ているシフトレジスタ530の240ビットは300゜位相遅延
に相当しなければならない。60Hz電源サイクルの300゜
部分は13.8‥‥ミリ秒 に相当する。17,280Hzのクロック速度は、シフトレジス
タにおいてクロックチック又はビットシフトあたりの5
7.8マイクロ秒に相当する。斯くして、シフトレジスタ5
30の利用されている部分を通る一つの完全なシフトに相
当する240クロックチックは、13.8‥‥ミリ秒（＝240ビ
ットシフト×57.8マイクロ秒／シフト）又は300゜に相
当する。シフトレジスタによって与えられる分解能はビ
ット当り1.25゜（＝300゜/240ビット）である。斯くし
て、シフトレジスタの出力Q240に与えられる信号は、Ａ
＋ゲート動作信号と同じであり且つＡ＋ゲーチング信号
に300゜遅延する。シフトレジスタの作動によってＡ＋
ゲーチング信号と同じであり且つＡ＋ゲート動作信号に
それぞれ60゜、120゜、180゜及び240゜遅延するために
上記のゲート動作信号を出力Q48、Q96、Q144及びQ192に
与えられる。これらの位相遅延は、第８図に図示されて
いるAN、BN及びCN波形から判るように相当のゲーティッ
グ信号に対して適当である。シフトレジスタ出力に与え
られるゲート動作信号のそれぞれの幅は、シフトレジス
タ作動の個別の特性の故にＡ＋信号の幅から僅かに変化
し得る。六つのゲーティング信号Ａ＋乃至Ｃ−の全てが
第８図に図示されている。
つのゲート動作信号を発生するため、シフトレジスタ53
0は，これらのゲート動作信号に関連する最大位相遅延
を提供することができなければならない。この最大位相
遅延は、Ｂ−ゲート動作信号に相当し、この信号の発生
は、（第８図のAN、BN及びCN波形から判るように）Ａ＋
ゲート動作信号に300゜遅延する。斯くして、利用され
ているシフトレジスタ530の240ビットは300゜位相遅延
に相当しなければならない。60Hz電源サイクルの300゜
部分は13.8‥‥ミリ秒 に相当する。17,280Hzのクロック速度は、シフトレジス
タにおいてクロックチック又はビットシフトあたりの5
7.8マイクロ秒に相当する。斯くして、シフトレジスタ5
30の利用されている部分を通る一つの完全なシフトに相
当する240クロックチックは、13.8‥‥ミリ秒（＝240ビ
ットシフト×57.8マイクロ秒／シフト）又は300゜に相
当する。シフトレジスタによって与えられる分解能はビ
ット当り1.25゜（＝300゜/240ビット）である。斯くし
て、シフトレジスタの出力Q240に与えられる信号は、Ａ
＋ゲート動作信号と同じであり且つＡ＋ゲーチング信号
に300゜遅延する。シフトレジスタの作動によってＡ＋
ゲーチング信号と同じであり且つＡ＋ゲート動作信号に
それぞれ60゜、120゜、180゜及び240゜遅延するために
上記のゲート動作信号を出力Q48、Q96、Q144及びQ192に
与えられる。これらの位相遅延は、第８図に図示されて
いるAN、BN及びCN波形から判るように相当のゲーティッ
グ信号に対して適当である。シフトレジスタ出力に与え
られるゲート動作信号のそれぞれの幅は、シフトレジス
タ作動の個別の特性の故にＡ＋信号の幅から僅かに変化
し得る。六つのゲーティング信号Ａ＋乃至Ｃ−の全てが
第８図に図示されている。
ここでまた第７図について説明する。ゲーティング信
号Ａ＋乃至Ｃ−が、第１図に図示されている二重パルス
論理ブロック140に同等の二重パルス論理ブロック540に
適用される。ブロック540は、それぞれゲートドライバ5
42に適用される修正されたゲーティング信号GA＋乃至GC
−を出力する。これらのゲートドライバは、ACスイッチ
504を含むSCRのそれぞれのゲートに接続されている。制
御回路102の場合と同じように、制御回路502は、第６図
に図示されているような全波ブリッチ整流器を含むSCR
の作動を制御するように適用され得る。
号Ａ＋乃至Ｃ−が、第１図に図示されている二重パルス
論理ブロック140に同等の二重パルス論理ブロック540に
適用される。ブロック540は、それぞれゲートドライバ5
42に適用される修正されたゲーティング信号GA＋乃至GC
−を出力する。これらのゲートドライバは、ACスイッチ
504を含むSCRのそれぞれのゲートに接続されている。制
御回路102の場合と同じように、制御回路502は、第６図
に図示されているような全波ブリッチ整流器を含むSCR
の作動を制御するように適用され得る。
電力送出システム500の作動において、波形ANが基準
波形として出され、フィルタ514によってロ波され、こ
れにより矩形波形Ｌを発生する矩形増幅器516に適用さ
れる。この波形は、PLL518の位相比較器に適用され、PL
L518のVCOは、計数器520とシフトレジスタ530の両方に
適用される、AC電源周波数が60Hzである時の17,280の周
波数を有する波形Ｎを出力する。計数器520はこれに応
答して、PLL位相比較器にフィードバックされる波形Ｐ
を発生する。波形Ｌはインバータ521によって反転し、
波形としてランプ形成回路522に適用され、回路522は
これに応答して、比較器524の反転入力に適用されるラ
ンプ波形Ｑを発生する。比較器は、その非反転入力にDC
制御電圧を受け且つその出力にＡ＋ゲート動作信号を与
える。このゲート動作信号は、256ビットシフトレジス
タ530にデータ入力として適用され、シフトレジスタ
は、この適用された信号をそれがそのクロック入力とし
て受ける信号Ｎに従ってこれを通してシフトする。残り
の五つのゲート動作信号Ｂ＋乃至Ｃ−は、Ａ＋ゲート動
作信号に対して相対的な適当な位相遅延をもって五つの
シフトレジスタ出力の上に与えられる。Ａ＋及び残りの
ゲート動作信号は、二重パルス論理ブロック540に与え
られ、ブロック540はこれに応答して、ゲート動作信号G
A＋乃至GC−を発生し、これらの信号はSCRゲートドライ
バ542を経由して適用され、これによりACスイッチ504の
それぞれのSCRを駆動する。
波形として出され、フィルタ514によってロ波され、こ
れにより矩形波形Ｌを発生する矩形増幅器516に適用さ
れる。この波形は、PLL518の位相比較器に適用され、PL
L518のVCOは、計数器520とシフトレジスタ530の両方に
適用される、AC電源周波数が60Hzである時の17,280の周
波数を有する波形Ｎを出力する。計数器520はこれに応
答して、PLL位相比較器にフィードバックされる波形Ｐ
を発生する。波形Ｌはインバータ521によって反転し、
波形としてランプ形成回路522に適用され、回路522は
これに応答して、比較器524の反転入力に適用されるラ
ンプ波形Ｑを発生する。比較器は、その非反転入力にDC
制御電圧を受け且つその出力にＡ＋ゲート動作信号を与
える。このゲート動作信号は、256ビットシフトレジス
タ530にデータ入力として適用され、シフトレジスタ
は、この適用された信号をそれがそのクロック入力とし
て受ける信号Ｎに従ってこれを通してシフトする。残り
の五つのゲート動作信号Ｂ＋乃至Ｃ−は、Ａ＋ゲート動
作信号に対して相対的な適当な位相遅延をもって五つの
シフトレジスタ出力の上に与えられる。Ａ＋及び残りの
ゲート動作信号は、二重パルス論理ブロック540に与え
られ、ブロック540はこれに応答して、ゲート動作信号G
A＋乃至GC−を発生し、これらの信号はSCRゲートドライ
バ542を経由して適用され、これによりACスイッチ504の
それぞれのSCRを駆動する。
本発明の第一実施例にはＡ＋及びＡ−ゲート動作信号
がＡ＋/A−セパレータ回路からタッピングされ且つ第二
実施例ではＡ＋ゲート動作信号が比較器からタッピング
されているが、本発明はそのように限定されるものでは
ない。どちらの実施例においても、シフトレジスタ長さ
はデータ入力としてシフトレジスタに適用される信号に
相当する360゜遅延信号を与えるように延長し得る。こ
のようにして、第一実施例におけるＡ＋及びＡ−ゲート
動作信号並びに第二実施例におけるＡ＋ゲート動作信号
は残りのゲート動作信号と共にシフトレジスタから直接
出され得る。
がＡ＋/A−セパレータ回路からタッピングされ且つ第二
実施例ではＡ＋ゲート動作信号が比較器からタッピング
されているが、本発明はそのように限定されるものでは
ない。どちらの実施例においても、シフトレジスタ長さ
はデータ入力としてシフトレジスタに適用される信号に
相当する360゜遅延信号を与えるように延長し得る。こ
のようにして、第一実施例におけるＡ＋及びＡ−ゲート
動作信号並びに第二実施例におけるＡ＋ゲート動作信号
は残りのゲート動作信号と共にシフトレジスタから直接
出され得る。
本発明の諸実施例では特定のクロック速度でもって駆
動された特定の長さのシフトレジスタを含む形で本明細
書には説明されてきたが、当業者は、本発明がシフトレ
ジスタ長さ及びクロック速度の他の組合せを用いても等
しい有効性でもって実施され得ことを認識しよう。
動された特定の長さのシフトレジスタを含む形で本明細
書には説明されてきたが、当業者は、本発明がシフトレ
ジスタ長さ及びクロック速度の他の組合せを用いても等
しい有効性でもって実施され得ことを認識しよう。
本発明の第一実施例の制御回路102は30゜位相シフト
を有する基準電圧波形を生じる変圧器110を含む形で説
明されてきたが、本発明はそのように限定されるもので
はない。制御回路102は、ソース位相−ニュートラル電
圧と同位相で基準電圧波形の提供を可能にする第二実施
例の制御回路502に用いられているような変圧器でもっ
て実施されるように容易に修正し得る。斯かる場合、論
理回路126は適当な修正を必要とする。何となれば、基
準電圧波形と補償する好ましいトリガ信号との間に位相
シフトがこれ以上おきないためである。同様に、そのよ
うに所望される場合、本発明の第二実施例は好ましいト
リガ信号からシフトされた基準電圧波形30゜位相を提供
する変圧器で実施され得る。すると制御回路は、ランプ
信号がソース位相−ニュートラル電圧と同位相に発生さ
れることを補償するために矩形増幅器516とランプ形成
回路522との間に介在している位相シフト論理を必要と
しよう。
を有する基準電圧波形を生じる変圧器110を含む形で説
明されてきたが、本発明はそのように限定されるもので
はない。制御回路102は、ソース位相−ニュートラル電
圧と同位相で基準電圧波形の提供を可能にする第二実施
例の制御回路502に用いられているような変圧器でもっ
て実施されるように容易に修正し得る。斯かる場合、論
理回路126は適当な修正を必要とする。何となれば、基
準電圧波形と補償する好ましいトリガ信号との間に位相
シフトがこれ以上おきないためである。同様に、そのよ
うに所望される場合、本発明の第二実施例は好ましいト
リガ信号からシフトされた基準電圧波形30゜位相を提供
する変圧器で実施され得る。すると制御回路は、ランプ
信号がソース位相−ニュートラル電圧と同位相に発生さ
れることを補償するために矩形増幅器516とランプ形成
回路522との間に介在している位相シフト論理を必要と
しよう。
本発明の諸実施例は３相ACソースで実施するように述
べられているが、当業者は、本発明が任意の多相ACソー
スで首尾良く実施され得ることを認識しよう。更に、上
記に述べられているように、本発明の説明された実施例
はSCRを採用しているが、本発明は、整流器及びACスイ
ッチ回路に用いられているような任意の三端子パワー半
導体デバイスで実施され得る。更に、本発明の制御回路
は整流器及びACスイッチ回路で実施されるように説明さ
れてきているが、制御回路は、他の回路配置構成で配置
された三端子パワー半導体デバイスを制御するように首
尾良く適用され得る。
べられているが、当業者は、本発明が任意の多相ACソー
スで首尾良く実施され得ることを認識しよう。更に、上
記に述べられているように、本発明の説明された実施例
はSCRを採用しているが、本発明は、整流器及びACスイ
ッチ回路に用いられているような任意の三端子パワー半
導体デバイスで実施され得る。更に、本発明の制御回路
は整流器及びACスイッチ回路で実施されるように説明さ
れてきているが、制御回路は、他の回路配置構成で配置
された三端子パワー半導体デバイスを制御するように首
尾良く適用され得る。
第一及び第二実施例の両方において、選択された基準
電圧波形によって、位相Ｂ及びＣゲーティング信号を出
すためのシフトレジスタ手段へのデータ入力として用い
られている少なくとも一つの位相Ａゲート動作信号の初
期発生を可能にするが、本発明はそのように限定される
ものではない。変圧器の二次巻線を変圧器の一次巻線の
異なった位相に結合することにより、基準電圧波形は、
位相Ｂ又は位相Ｃゲート動作信号の初期発生を生じ、こ
の発生したゲーティング信号は、シフトレジスタ手段に
データ入力として適用され、これにより残りの位相ゲー
ト動作信号の発生を生じる。
電圧波形によって、位相Ｂ及びＣゲーティング信号を出
すためのシフトレジスタ手段へのデータ入力として用い
られている少なくとも一つの位相Ａゲート動作信号の初
期発生を可能にするが、本発明はそのように限定される
ものではない。変圧器の二次巻線を変圧器の一次巻線の
異なった位相に結合することにより、基準電圧波形は、
位相Ｂ又は位相Ｃゲート動作信号の初期発生を生じ、こ
の発生したゲーティング信号は、シフトレジスタ手段に
データ入力として適用され、これにより残りの位相ゲー
ト動作信号の発生を生じる。
第１図は、本発明に係る第１の実施例に従って構成され
た制御回路を含む電力送出システムを示す図。第２図
は、第１図に図示されたシステムにおいて生じる複数の
信号波形を示す図。第３図は、第１図に図示された論理
回路の諸部分の構成をより詳細に示す図。第４図は、第
３図に図示された論理回路に生じる複数の信号波形を示
す図。第５図は、ランプ形成回路の好ましい構成を示す
図。第６図は、本発明に係る制御回路と共に駆動し得る
SCRを含む全波形ブリッジ整流器回路を示す図。第７図
は、本発明に係る第２実施例に従って構成された制御回
路を含む電力送出システムを示す図。第８図は、第７図
に図示された電力送出システムに生じる複数の波形を示
す図。 100……電力送出システム、102……制御回路、104……A
Cスイッチ、106……３相AC電源、108……３相負荷、110
……変圧器、114……帯域通過フィルタ、116……矩形増
幅器、118……位相ロックループ、119……位相比較器、
121……先行−遅延フィルタ、123……電圧制御発振器、
124……ランプ形成回路、126……論理回路、130……比
較器、132……Ａ＋/A−セパレータ回路、134,136……シ
フトレジスタ、140……二重パルス論理ブロック、142…
…SCRゲートドライバ、200……７段リプル計数器。
た制御回路を含む電力送出システムを示す図。第２図
は、第１図に図示されたシステムにおいて生じる複数の
信号波形を示す図。第３図は、第１図に図示された論理
回路の諸部分の構成をより詳細に示す図。第４図は、第
３図に図示された論理回路に生じる複数の信号波形を示
す図。第５図は、ランプ形成回路の好ましい構成を示す
図。第６図は、本発明に係る制御回路と共に駆動し得る
SCRを含む全波形ブリッジ整流器回路を示す図。第７図
は、本発明に係る第２実施例に従って構成された制御回
路を含む電力送出システムを示す図。第８図は、第７図
に図示された電力送出システムに生じる複数の波形を示
す図。 100……電力送出システム、102……制御回路、104……A
Cスイッチ、106……３相AC電源、108……３相負荷、110
……変圧器、114……帯域通過フィルタ、116……矩形増
幅器、118……位相ロックループ、119……位相比較器、
121……先行−遅延フィルタ、123……電圧制御発振器、
124……ランプ形成回路、126……論理回路、130……比
較器、132……Ａ＋/A−セパレータ回路、134,136……シ
フトレジスタ、140……二重パルス論理ブロック、142…
…SCRゲートドライバ、200……７段リプル計数器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・ユージーン・ウィルス アメリカ合衆国ペンシルバニア州17402, ヨーク，キングストン・ロード 3355 (56)参考文献 特開 昭59−96870（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 5/00 - 5/48 H02M 7/00 - 7/40 G05F 1/40 - 1/455
Claims (16)
- 【請求項１】DC制御電圧に従って多相AC電源から電気負
荷への電力の流れを調節するために上記多相AC電源と上
記電気負荷との間に結合されているパワー半導体デバイ
スを導電状態に選択的に駆動し、各上記半導体デバイス
が、駆動信号をそれぞれの半導体デバイスの制御端子に
適用することにより導通モードにおいて駆動される制御
回路において、 上記多相電源の選択された位相に対応する基準電圧波形
を発生するための上記多相電源に結合し、上記基準電圧
波形が上記多相電源の選択された位相に関連する所定の
位相を有する基準電圧手段、 上記基準電圧手段に結合し、上記基準電圧波形と同位相
に矩形波形信号を発生するための手段、 上記矩形波形信号を発生する手段に結合され、上記多相
電源選択された位相と同位相に単一のランプ状信号を発
生するランプ形成手段と、 上記矩形波形信号を受け且つ上記矩形波形信号と同位相
にタイミング基準信号を供給するように結合され、上記
タイミング信号が上記多相電源の周波数の所定の倍数で
ある周波数を有する位相ロックループ、 上記ランプ状信号と上記DC制御電圧を比較し且つ上記ラ
ンプ状信号の各サイクルの期間中上記ランプ状信号と上
記DC制御電圧との間の所定の関係に相当する期間長さを
有するデータパルスを発生するための比較手段であっ
て、上記データパルスが上記選択された位相に関連する
駆動信号であり、及び、 上記比較手段から上記データパルスを且つ上記位相ロッ
クループから上記タイミング信号を受けるように結合さ
れ、上記選択された位相を除く上記多相電源の残りの位
相にそれぞれ関連する複数の駆動信号を発生するための
シフトレジスタ手段であって、上記複数の駆動信号の各
々が、上記の受けられたデータパルスに対して相対的な
所定の位相遅延を有するように上記タイミング信号に従
って発生し且つ上記駆動信号が関連する電源の残りの位
相に対応している、を含むことを特徴とする制御回路。 - 【請求項２】上記基準電圧波形に存在し得る好ましくな
い高調波及び過渡電圧を最小化するための上記基準電圧
手段に結合している帯域通過フィルタ手段を更に含むこ
とを特徴とする請求項１記載の制御回路。 - 【請求項３】正の半サイクル駆動信号及び負の半サイク
ル駆動信号が上記電源の各位相に関連し、 上記比較手段によって発生する連続データパルスが交互
に、上記選択された位相の正及び負の半サイクルに関連
する駆動信号であり、 上記制御回路が、上記比較手段に結合されて上記の選択
された位相の正及び負の半サイクルに関連したそれぞれ
の駆動信号を別々に供給するためのセパレータ手段を含
み、 上記シフトレジスタ手段が、上記の選択された位相の正
の半サイクル駆動信号をデータ入力として受けるように
結合されている第一シフトレジスタ及び上記の選択され
た位相の負の半サイクル駆動信号をデータ入力として受
けるように結合されている第二シフトレジスタを含み、
上記第一及び第二シフトレジスタがそれぞれ上記タイミ
ング信号をクロック入力として受けるように結合されて
おり、且つ 上記電源の残りの位相に関連する上記駆動信号が上記第
一及び第二シフトレジスタの所定の出力にそれぞれ与え
られる、 ことを特徴とする請求項２に記載の制御回路。 - 【請求項４】正の半サイクル駆動信号及び負の半サイク
ル駆動信号が上記電源の各位相に関連しており、 上記シフトレジスタ手段が、上記多相電源の残りの位相
の各々に関連している二つの別々の駆動信号出力を含ん
でおり、各残りの位相に関連する上記正及び負の半サイ
クル駆動信号がその残りの位相に関連する上記シフトレ
ジスタ手段の二つの駆動信号出力に与えられ、 上記データパルスが、上記の選択された位相の正の半サ
イクルに関連している駆動信号であり、且つ、 上記シフトレジスタ手段が、上記の選択された位相の負
の半サイクル駆動信号が与えられる付加的な出力を含
む、 ことを特徴とする請求項２記載の制御回路。 - 【請求項５】正の半サイクル駆動信号及び負の半サイク
ル駆動信号が上記電源の各位相に関連しており、 上記シフトレジスタ手段が、上記多相電源の残りの位相
の各々に関連している二つの別々の駆動信号出力を含
み、各残りの位相に関連している上記の正及び負の半サ
イクル駆動信号がそれぞれ、その残りの位相に関連する
上記の二つのシフトレジスタ手段の駆動信号出力に与え
られ、 上記データパルスが、上記の選択された位相の正の半サ
イクルに関連する駆動信号であり、且つ 上記シフトレジスタ手段が、上記の選択された位相の正
の且つ負の半サイクル駆動信号がそれぞれ与えられる二
つの付加的な出力を含むことを特徴とする請求項２記載
の制御回路。 - 【請求項６】DC制御電圧に従って３組AC電源から電気負
荷への電力の流れを調節するために上記３相AC電源と電
気負荷との間に結合されているパワー半導体デバイスに
選択的に導通状態に駆動し、各上記半導体デバイスが、
駆動信号を各それぞれの半導体デバイスの制御端子に適
用することにより導通モードに駆動される制御回路にお
いて、 上記３相電源の選択された位相に対応する基準電圧波形
を発生し、上記基準電圧波形が上記３相電源の選択され
た位相に関連する所定の位相を有する基準電圧手段、 上記基準電圧手段に結合されている手段であって、単一
のランプ状電圧信号を上記３相電源の選択された位相と
同位相に発生するためのランプ状電圧信号発生手段、 上記単一のランプ状電圧信号と上記DC制御電圧を比較し
且つ上記ランプ状電圧信号の各サイクルの期間中、上記
ランプ状電圧信号と上記DC制御電圧との間の所定の関係
に対応する期間長さを有するデータパルスを発生するた
めの比較手段であって、該比較手段によって発生する連
続パルスが交互に、上記の選択された位相の正及び負の
半サイクルに関連する駆動信号であり、 上記比較手段によって発生する連続データパルスに応答
し、上記の選択された位相の正及び負の半サイクルにそ
れぞれ関連する駆動信号を別々に供給するためのセパレ
ータ手段、及び 上記の選択された位相の正及び負の半サイクルにそれぞ
れ関連している駆動信号を受けるように上記セパレータ
手段に結合され、上記の選択された位相を除いて上記３
相電源の各残りの位相のための正の半サイクル及び負の
半サイクル駆動信号を発生するためのシフトレジスタ手
段であって、各上記駆動信号がこの駆動信号が関連する
電源の残りの位相に対応する所定の位相遅延を有する、 を含むことを特徴とする制御回路。 - 【請求項７】上記基準電圧手段に結合され、上記基準電
圧波形に存在し得る好ましくない高調波及び過渡電圧を
最小化するための帯域通過フィルタ手段を更に含むこと
を特徴とする請求項６記載の制御回路。 - 【請求項８】上記フィルタ手段に結合され、矩形波信号
を上記基準電圧波形と同位相に発生するための手段、 上記矩形波信号を受け且つ上記矩形波信号と同位相にタ
イミング基準信号を供給するように結合され、上記タイ
ミング基準信号が上記３相電源のソース周波数の所定の
倍数である周波数を有する位相ロックループを更に含
み、 上記シフトレジスタ手段が、上記タイミング基準信号を
受けるように結合されており且つ各上記駆動信号を上記
タイミング基準信号に従って発生することを特徴とする
請求項７記載の制御回路。 - 【請求項９】各々が上記タイミング基準信号の周波数の
所定の分数であるそれぞれの周波数を有する複数の計数
器信号を供給するため計数器手段、 上記計数器手段に結合され、ランプリセット信号を発生
するための手段を更に含み、 上記ランプ状電圧信号発生手段が、これによって発生し
たランプ状電圧信号をリセットするために各上記ランプ
リセット信号に応答することを特徴とする請求項８記載
の制御回路。 - 【請求項１０】上記ランプ状電圧信号発生手段は、上記
３相電源の選択された位相の各半サイクルの期間中生じ
るランプ状アナログ信号を発生し、各上記ランプ状アナ
ログ信号の波形はピーク値において開始し且つその後減
衰することを特徴とする請求項６記載の制御回路。 - 【請求項１１】上記比較手段が、各上記データパルス
は、上記ランプ状アナログ信号は上記DC制御電圧よりも
低い電圧値を有する期間に相当する期間長さを有するよ
うに上記データパルスを発生し、且つ 上記の選択された位相に対する上記の正及び負の半サイ
クル駆動信号が各々、上記データパルスの期間長さと実
質的に同じ期間長さを有することを特徴とする請求項10
記載の制御回路。 - 【請求項１２】DC制御電圧に従って３相AC電源から電気
負荷への電力の流れを調節するために上記３相AC電源と
電気負荷との間に結合されているパワー半導体デバイス
を導適状態に選択的に駆動し、各上記半導体デバイス
が、信号を各それぞれの半導体デバイスの制御端子に適
用することにより導通モードに駆動される制御回路にお
いて、 上記３相電源の選択された位相に相当する基準電圧波形
を発生するための基準電圧手段であって、上記基準電圧
波形が、上記３相電源の選択された位相に関連する所定
の位相を有し、 上記基準電圧手段に結合され、単一のランプ状電圧信号
を上記３相電源の選択された位相と同位相に発生するた
めのランプ状電圧信号発生手段、 上記ランプ状電圧信号及び上記DC制御電圧を比較し且つ
上記ランプ状電圧信号と上記DC制御電圧との間の所定の
関係に相当する期間長さを有するデータパルスを上記ラ
ンプ状電圧信号の各サイクルの期間中に発生するための
比較手段であって、上記データパルスが上記の選択され
た位相の正の半サイクルに関連する駆動信号であり、及
び、 上記比較手段に結合され、上記の選択された位相を除い
て上記３相電源の残りの位相の各々に対する正の半サイ
クル及び負の半サイクル駆動信号を発生するためのシフ
トレジスタ手段であって、各上記駆動信号が上記データ
パルスに対する相対的な所定の位相遅延を有し、上記シ
フトレジスタ手段がまた、上記の選択された位相に関連
する上記の負の半サイクル駆動信号を発生するシフトレ
ジスタ手段を含むことを特徴とする制御回路。 - 【請求項１３】上記基準電圧手段に結合され、上記基準
電圧波形に存在し得る好ましくない高調波及び過渡電圧
を最小化するための該帯域通過フィルタを更に含むこと
を特徴とする請求項12記載の制御回路。 - 【請求項１４】上記フィルタ手段に結合され、矩形波信
号を上記基準電圧波形と同位相に発生するための手段、
および上記矩形波信号を受け且つタイミング基準信号を
上記矩形波信号と同位相に供給するように結合され、上
記タイミング基準信号が上記３相電源のソース周波数の
所定の倍数である周波数を有する位相ロックループを更
に含み、且つ 上記シフトレジスタ手段が上記タイミング基準信号を受
けるように結合されており且つ各上記駆動信号を上記タ
イミング基準信号に従って発生することを特徴とする請
求項13記載の制御回路。 - 【請求項１５】上記矩形波信号が上記ランプ状電圧信号
発生手段にランプリセット信号として適用され、且つ上
記ランプ状電圧信号発生手段がこれによって発生した上
記ランプ状信号をリセットするために各上記ランプリセ
ット信号に応答することを特徴とする請求項14記載の制
御回路。 - 【請求項１６】DC制御電圧に従って３相AC電源から電気
負荷への電力の流れを調節するために上記３相AC電源の
電気負荷との間に結合されている三端子パワー半導体デ
バイスを導通状態に選択的に駆動し、各上記半導体デバ
イスが駆動信号を各それぞれの半導体デバイスの制御端
子に適用することにより導通モードに駆動される制御回
路において、 上記３相電源に結合され、上記３相電源の選択された位
相に相当する基準電圧波形を発生するための基準電圧手
段であって、上記基準電圧波形が上記３相電源の選択さ
れた位相に関連する所定の位相を含む該基準電圧手段
と、 上記基準電圧波形に存在し得る好ましくない高調波及び
過渡電圧を最小化するために上記基準電圧波形を口波す
るための帯域通過フィルタ手段、 上記フィルタ手段に結合され、矩形波信号を上記基準電
圧波形と同位相に発生するための手段、 上記矩形波信号を受け且つタイミング基準信号を上記矩
形波信号と同位相に供給するように結合され、上記タイ
ミング基準信号が上記３相電源のソース周波数の所定の
倍数である周波数を有する位相ロックループ、 上記タイミング基準信号を受けるように結合され、上記
タイミング基準信号の周波数の所定の分数である異なっ
た周波数を各々が有する複数の計数器出力信号を供給す
るため、上記位相ロックループが上記ソース周波数を有
する上記計数器出力信号をフィードバック信号として受
けるように結合されている計数器手段、 上記複数の計数器出力信号を受けるように結合され、ラ
ンプリセット信号を上記３相電源の選択された位相と同
位相に発生し且つステアリング信号を発生するための論
理手段、 上記ランプリセット信号を受けるように結合されている
手段であって、単一のランプ状電圧信号を上記３相電波
の選択された位相と同位相に発生するためのランプ状電
圧信号発生手段、 上記単一のランプ状電圧信号と上記DC制御電圧を比較し
且つ上記ランプ状電圧信号の各サイクルの期間中に上記
ランプ状電圧信号と上記DC制御電圧との所定の関係に相
当する期間長さを有するデータパルスを発生するための
比較手段であって、上記比較手段によって発生した連続
パルスが交互に、上記の選択された位相の正及び負の半
サイクルに関連する駆動信号であり、 上記ステアリング信号及び上記比較手段によって発生し
た連続データパルスに応答し、上記選択された位相の正
及び負の半サイクルにそれぞれ関連する駆動信号を別々
に供給するためのセパレータ手段、 上記正の半サイクル駆動信号をデータ入力として且つ上
記タイミング基準信号をクロック入力として受けるよう
に結合されている第一シフトレジスタ手段、 上記負の半サイクル駆動信号をデータ入力として且つ上
記タイミング基準信号をクロック入力として受けるよう
に結合されている第二シフトレジスタ手段を含み、 上記第一及び第二シフトレジスタ手段が、そのそれぞれ
の出力に、上記の選択された位相を除いて上記３相電源
の各残りの位相に対する正及び負の半サイクル駆動信号
を発生することを特徴とする制御回路。
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