KR0148999B1

KR0148999B1 - 3단자 전력 반도체 소자용 제어 회로

Info

Publication number: KR0148999B1
Application number: KR1019890018633A
Authority: KR
Inventors: 로버트 슈네쯔카 2세 해롤드; 유진 윌스 프랭크
Original assignee: 토마스 에프. 맥 인너니; 죠셉제이. 라이스; 요크 인터내셔널 코포레이션
Priority date: 1988-12-29
Filing date: 1989-12-15
Publication date: 1999-02-18
Also published as: JPH033663A; JP3042849B2; KR900010527A; US4864487A

Abstract

내용 없음.

Description

3 단자 전력 반도체 소자용 제어 회로

제1도는 본 발명의 제 1 실시예에 따라 구성된 제어 회로를 포함하는 전력 전달 시스템을 도시한 도면.

제2도는 제1도에 도시된 시스템에서 생기는 다수의 신호 파형을 도시한 도면.

제3도는 제1도에 도시된 논리 회로 부분의 구성을 상세히 도시한 도면.

제4도는 제3도에 도시된 논리 회로에서 발생하는 다수의 신호 파형을 도시한 도면.

제5도는 램프(ramp) 형성 회로의 양호한 구성을 도시한 도면.

제6도는 본 발명의 제어 회로로 구동될 수 있는 SCR 을 구비하는 전파 브릿지 정류 회로를 도시한 도면.

제7도는 본 발명의 제 2 실시예에 따라 구성된 제어 회로를 포함하는 전력 전달 시스템을 도시한 도면.

제8도는 제7도에 도시된 전력 전달 시스템에서 생기는 다수의 파형을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

100 : 전력 전달 시스템 102 : 제어 회로

106 : 3상 AC 전원 108 : 3상 부하

110 : 변압기 114 : 대역통과 필터

118 : 위상 동기 루프(phase locked loop)

123 : 전압 제어 발진기 240 : 플립플롭

530 : 시프트 레지스터

[산업상 이용분야]

본 발명은 3단자 전력 반도체 소자의 도통각을 제어하기 위한 제어 회로에 관한 것으로 특히, 3상 AC 전원과 부하사이에 접속된 실리콘 제어 정류기(SCR)의 게이팅(gating)을 제어하기 위한 제어 회로에 관한 것이다.

[발명의 배경]

정류기 또는 AC 스위칭 회로에서 3단자 전력 반도체 소자(three-terminal power semiconductor devicd)의 사용은 종래기술에서 양호하게 공지되어 있다. 본 명세서에서 사용되고 있는 3단자 전력 반도체 소자는 부하전류를 도통하도록 정격화되고 또 제어 신호를 소자의 제 3 단자에 적용함으로써 도통상태로 작동하도록 제어가능한 SCR, 사이리스터 및 바이폴라 트랜지스터를 포함하는 종류의 소자를 언급한다. 설명을 간단히 하기 위해 다음의 논의는 특히 SCR 에 대해서 기술하고 있지만, 일반적으로 3단자 소자에도 동일하게 적용할 수 있음을 쉽게 이해할 수 있을 것이다.

SCR 로 구성될 수 있는 것과 같은 정류기 회로에 관해서, SCR 은 통상, 3 상 AC 전원의 다른 위상 AC 전압을 정류하기 위해 다른 쌍의 SCR 이 접속되어 있는 3 쌍의 SCR 로 이루어진 3 상 전파 정류기 브릿지로서 통상 접속되어 있다. DC 전압은 정류기 회로의 출력에 제공되며, 상기 정류기 출력에 접속된 전기 부하에 송출되는 전력과 DC 출력 전압의 크기는 SCR 의 각각의 도통각(conduction angle)을 제어함으로써 제어된다. 특히, 각각의 SCR 은 SCR 양극과 음극에 대해 정극성이 되게 하는 AC 전원 위상의 1/2 사이클 기간 동안 도통할 수 있다. 그러나, SCR 은 게이트 신호가 SCR 의 제 3 단자 즉 게이트 단자에 인가되지 않는한 도통 상태로 되지 않는다. 그래서, 이와 같은 게이트 신호를 인가할 적에, SCR 은 그 음극과 양극 단자 사이의 도통 경로를 제공한다. 즉, SCR 은 온으로 되고, SCR 을 통한 양극 전류가 SCR 소자의 유지 전류 이상인 한 도통 상태를 유지한다. SCR 을 도통시키는 게이트 신호의 인가는 당분야의 기술에서, SCR 의 턴온, 파이어링 또는 트리거링 등 여러가지로 표현된다.

본 명세서에서 사용되는 도통 각도는 SCR 이 도통하는 기간 동안 SCR 에 인가된 전원 위상의 180도 1/2 사이클중의 각도 부분을 말한다. 전형적으로 SCR 은 전원 전압 위상의 1/2 사이클 기간 동안 온되고 1/2 사이클 기간에 걸쳐 도통 상태를 유지한다. 이러한 경우 도통 각도는 SCR 에 인가된 AC 위상 전압의 다음 제로 교차에 대해 상대적으로 측정된다. 그 결과, SCR 은 1/2 사이클동안 후에 온되기 때문에, 도통 각도는 더 짧아진다. 또한, 도통 각도가 감소함에 따라 정류기 회로 출력상에 의해 더 낮은 DC 전압이 발생한다. 상기와 같은 정류기 회로에 대한 부하는 예를들어 AC 모터와 같은 AC 부하에 전력을 공급하도록 접속된 인버터를 포함 할 수 있다. 그래서 정류기 회로에서 SCR 도통 각도의 제어는 AC 부하의 동작을 제어하기 위한 수단을 제공한다.

SCR 등의 3단자 전력 반도체 소자는, AC 부하에 흐르는 전력을 직접 조절하기 위해 사용되는 AC 스위치를 구성하는데 응용될 수 있다. AC 스위치를 통상 3상 AC 전원의 각위상과 예를들어, 3상 모터와 같은 3상 AC 부하의 대응하는 위상 접속부 사이에 접속된 서로 다른쌍의 SCR 로 구성된다. 공지된 바와 같이, 각 쌍의 SCR 에 대해서, 이들 2개의 SCR 은 그것과 쌍을 이루는 소자의 음극에 접속된 한 소자의 양극과 병렬로 접속된다. 그 결과, SCR 의 하나는 서로 관련이 된 AC 전원 위상의 각 1/2 사이클 기간동안 도통하도록 온될 수 있다. AC 부하에 전달된 전력의 조절은 AC 스위치의 각 SCR 의 도통 각도를 제어함으로써 달성된다.

정류기 또는 AC 스위치 회로에서 3단자 소자의 동작을 제어하기 위해 게이팅 신호를 발생하는 종래 기술에서 공지된 제어 회로는 AC 전원과 동위상으로 작동해야 한다. 왜냐하면 각 SCR 의 도통 각도는 통상, AC 전원의 관련 위상 전압의 제로 교차에 대해 상대적으로 측정되기 때문이다. 이러한 동위상 작동을 달성하기 위해서, AC 기준 신호는 최소한 하나의 위상 으로부터 유도되며, 그리고 어떤 경우 AC 전원의 모든 3개 위상으로부터 유도되고, 각 기준 신호는 게이팅 신호의 발생에 사용된다. 정류기 또는 AC 스위치의 SCR 을 제어하는 신호를 발생하는 SCR 제어 회로의 예는 미국 특허 제 4,499,534호에 공지되어 있으며, 상기 특허는 그 전체가 본원에 참고로 포함되어 있다. 상기 특허에 공지된 제어 회로는 3상 AC 전원의 단일 위상으로부터 유도된 AC 기준 전압 신호를 이용하며, 상기 기준 신호로 부터 AC 전원의 모든 3개 위상에 접속된 SCR에 인가되는 게이팅 신호를 발생한다.

특히, 상기 미국 특허에 기술된 제어 회로는, 기준 전압으로부터 발생된 신호에 의해 각각 제어 되는 3개의 개별 램프 형성 회로를 포함하며, 상기 3개의 램프 회로는 AC 전원의 3개 위상과 각각 관련된다. 이들 램프 회로에 의해 발생하는 3개의 램프 신호 각각은 부하에 전달되는 전력에 비례하는 DC 제어 전압에 일치하는 개별 비교기 회로에 인가된다. 각 램프 회로는 기준 전압에 의해 결정되는 초기 전압 값으로부터 감쇠하는 램프형 파형을 발생하며, 이 감쇠의 속도는 램프 회로의 적분기 회로에 의해 결정된다. 이들, 3개의 램프 회로의 감쇠 속도가 서로 동일하지 않은 경우, 이로부터 발생된 각 게이트 동작 신호의 지속 시간은 변화한다. 게이트 동작 신호 지속 시간의 이러한 차이 즉, 상기 각 SCR 의 도통 각도에서 차는 평형이 아닌 부하 전류를 유발하며, 이러한 비평형 전류는 그것이 부하의 작동에 대해 악영향을 주기 때문에 바람직하지 못하다.

상기 결점에 덧붙여, 미국 특허 제 4,499,534호에 공지된 제어 회로는 발생한 램프가 AC 전원의 3 개 위상에 대응하는 위상관계를 갖도록 3개의 개별 램프 회로의 동작을 제어하는 신호를 발생하기 위해 다수의 디지탈 계수기로 구성된 램프 리셋트 회로를 필요로 한다. 3개의 램프 회로와 3개의 대응 비교기 회로뿐만 아니라, 상기 램프 리셋트 회로는 제어 회로의 전체 부품의 수에 기여하며, 이는 회로 부품의 수를 최소화시키는 경제적 관점에서 볼때 바람직하다. 또한, 전체 회로의 신뢰성은 부품수를 증가시키면 감소된다. 또한, 상기 제어 회로를 이용하는데 있어서 또 다른 단점은 이 램프 회로를 교정하는데 필요한 노력이 많이 든다는 것이다. 또다른 단점은 램프와 비교기 회로의 작동이 소자 특성의 변동에 의해 시간이 경과함에 따라 균형을 잃게 될 가능성이 있다.

[발명의 개요]

본 발명의 목적은, 3상 AC 전원과 부하 사이에 접속된 3단자 반도체 소자를 도통 상태로 구동시키기 위해 개량된 제어 회로를 제공하는 것이다.

본 발명의 또다른 목적은 단일 램프 회로와 단일 비교기 회로를 이용하는 그러한 제어 회로를 제공하는 것이다.

본 발명의 목적은 종래기술에서 보다 값싸고 신뢰성이 있는 회로를 제공하는 것이다.

본 발명의 목적은 산업용 공기 조화 시스템에 사용되는 AC 모터에의 전력 흐름을 조절하도록 설계된 회로를 제공하는 것이다.

상술된 본 발명의 목적을 달성하기 위해서, 본 발명은 DC 제어 전압에 따라 다상 AC 전원으로부터 전기 부하까지 흐르는 전력을 조절하기 위해 상기 다상 AC 전원과 전기 부하 사이에 접속된 전력 반도체 소자를 도통 상태로 선택적으로 구동시키기 위한 제어 회로로서, 각 반도체 소자가 구동 신호를 각각의 반도체 소자의 제어 단자에 인가하여 도통 모드로 구동되는 제어 회로를 지향하고 있다. 이 제어 회로는 상기 다상전원의 선택된 위상에 대응하는 기준 전압 파형을 발생하기 위해 상기 다상 전원에 접속된 기준 전압 수단으로서, 상기 기준 전압파형은 상기 다상 전원의 선택된 위상에 소정의 위상 관계를 갖는 기준전압수단과, 상기 기준 전압 파형과 동상인 구형파 신호를 발생하기 위해 상기 기준 전압 수단에 접속된 수단과, 상기 구형파 신호를 수신하고 상기 구형파 신호와 동상인 타이밍 기준 신호를 제공하기 위해 접속된 위상 동기 루프(PLL)로서, 상기 타이밍 신호는 다상전원의 주파수의 소정 배수의 주파수를 갖는 위상동기루프와, 상기 다상 전원의 선택된 위상과 동상인 단일 램프형 전압 신호를 발생하기 위해 상기 구형파 신호 발생수단에 접속된 램프형성 수단과, 상기 단일 램프형 신호와 상기 DC 제어 전압을 비교하고 상기 램프형 신호의 각 사이클 동안 상기 램프형 신호와 상기 DC 제어전압간의 소정 관계에 상당하는 지속시간을 갖는 데이타 펄스를 발생하기 위한 수단으로서, 상기 데이타 펄스가 상기 선택된 위상과 관련된 구동 신호인 수단과, 상기 비교 수단으로부터 데이타 펄스를 수신하고 상기 위상 동기 루프로부터의 상기 타이밍 신호를 수신 하기 위해 접속된 시프트 레지스터수단으로서 상기 선택된 위상을 제외한 다상전원의 나머지 위상과 선택적으로 관련된 다수의 구동 신호를 발생하기 위한 시프트레지스터 수단을 구비하는데, 상기 다수의 구동 신호 각각은 상기 수신된 데이터 펄스에 대해 상대적이고, 상기 구동 신호가 관련되는 상기 다상전원의 나머지 위상에 대응하는 소정의 위상 지연을 갖도록 상기 타이밍 신호에 따라 발생한다.

본 발명의 제어회로는 여러가지 형태를 가질 수 있으며, 이들중의 2개가 본원에서 상세하게 기술되어 있다.

[양호한 실시예의 설명]

도면에 대하여 설명한다. 제1도는, 3상 AC 전원 (106)과 3상 부하(108)사이에 접속된 AC 스위치(104)의 6개 SCR 을 도통 상태로 구동하는 게이팅 신호를 발생하기 위해 본 발명에 따라 구성된 제어 회로(102)를 포함하는 전력 전달 시스템(100)을 도시한다. 제어 회로(102)는 DC 제어 전압 신호에 따라 부하에 전력을 전달하기 위해 AC 스위치의 각 SCR 의 도통 각도를 제어하도록 작동한다.

제2도는 상기 시스템(100)에서 생기는 여러가지 신호의 파형을 도시하며, 전원(106)의 A, B 및 C 라인 각각과 중성선간의 전압 파형 AN, BN, 및 CN 을 도시한다. 제2도는 또한 각각 AB, BC 및 CA 로 표시된 라인 L1 과 L2, L2 와 L3, 및 L3 와 L1 사이의 선간 전압의 파형을 도시한다. 주지한대로 이들 3개의 라인대 중성선간 전압은 3개의 선간 전압과 마찬가지로 서로 120˚ 만큼 위상변위하고 있다. 또한 각 라인 대 중성선간 전압은 그 위상 회전이 A-B-C 일때 관련 선간 전압에 30˚ 지연하고, 파형 BN 은 파형 BC 에 30˚ 지연하며, 파형 CN 은 파형 CA 에 30˚ 지연한다.

다시 제1도에 있어서, 기준 전압 파형은 변압기(110)에 의해 전원(106)으로부터 유도된다. 변압기(110)의 1차 권선은 델타 접속된다. 기준 전압 파형이 유도되는 2차 권선(112)은 도체 L1 및 L2 양단에 접속된 1차 권선에 접속되며, 따라서 기준 파형이 전원의 전압 파형 AB 와 동상이다. 변압기(110)의 2차 권선(112)의 파형 AB 의 존재는 제1도에 도시된 여러가지 다른 신호 파형의 제어 회로내에서의 위치에서와 같이 제1도에 표시되어 있다.

제어 회로(102)는 기준 전압 파형을 여과(filtering)하기 위한 대역통과 필터 수단을 포함한다. 본원에서 예시된 바와 같이, 상기 필터 수단은 기준 전압 파형이 인가되는 대역통과 필터(114)를 구비하며, 상기 필터는 전원 전압에서 나타날 수 있는 원치않는 고조파와 과도 현상을 제거하기 위해 전원(106)의 기본 주파수에 동조되어 있다. 여기서 가정한 대로 전원의 기본 주파수는 60㎐ 이지만, 다른 지역에서 마주칠 수 있듯이 시스템(100)은 다른 전원 전압으로써 작동하도록 구성될 수도 있다. 대역통과 필터(114)는 고역통과 필터가 저역통과 필터에 선행하는 형태로 저역통과 필터와 고역통과 필터를 종속 접속하여 구성하는 것이 바람직하다. 이들의 작동에 의해, 대역통과 필터(114)는 기준 전압 파형에 무시할 수 있는 정도의 위상 시프트를 유입시켜, 출력된 파형이 제1도에서 AB 로 표시되어 있다.

제어 회로(102)는 기준 전압 파형과 동상으로 구형파 신호를 발생하기 위해 상기 필터 수단에 작동하도록 결합된 수단을 포함한다. 본원에서, 예시된 바와 같이, 이 구형파 신호 발생 수단은 대역통과 필터 출력이 인가되는 구형 증폭기(116)를 포함하며, 상기 증폭기(116)는 슈미트 트리거 회로의 형태로 제공되는 것이 바람직하다. 증폭기(116)는 거기에 인가된 여과된 기준 파형의 각 제로 교차를 검출하며, 상기 각 검출된 제로 교차에 응답하여 그것에 의해 발생된 구형파의 변이에 영향을 준다. 구형파는 제2도에서 파형 D 로 도시되어 있으며, AB 파형과 동상이다.

구형 증폭기(116)의 구형파 출력은 위상동기 루프(PLL)(118)에 인가되고 있고, 이 PLL(118)은 위상 비교기 (PC)(119), 지연-선행(lag-lead) 필터(121), 및 전압 제어 발진기(VCO)(123)를 포함하는 표준 구성이 될 수 있다. 그래서 파형(D)은 PLL 의 위상 비교기의 제 1 입력에 인가된다. PLL 의 VCO 는 구형파 D의 주파수의 n 배인 주파수를 갖는 구형파 E 를 출력하며, 여기서, n 은 PLL 의 피드백 루프에서 선택된 분할 크기(division magnitude)로 결정된다. 양호한 실시예에서, 구형파 E 는 AC 전원 주파수가 60㎐ 일때 11,520㎐ 의 주파수를 갖는다. 이 양호한 실시예에서, 파형 E 는 96 나눔 리플 계수기(120)와 2 나눔 계수기 (122)를 통해 PLL 의 위상 비교기의 제 2 입력에 귀환된다. 계수기(120, 122)에 의해 각각 출력된 파형 F 와 G 는 제2도에 도시되어 있다. 여기서 알 수 있듯이 파형 G는 PLL의 작동에 의해 파형 D 와 동상이며, 그리고 그렇지 않은 경우는 파형 D 와 같다.

제어 회로(102)는 램프형 아날로그 전압 신호를 발생하는 수단을 포함한다. 본원에서 예시된 바와 같이, 램프형 신호 발생 수단은 램프 형성 회로(124)로서 제공된다. 제1도에 도시된 본 발명의 실시예에 따르면, 램프형성회로(124)를 구동시켜, 전압 파형 AN 과 동상이고 파형 AN 주파수의 2배인 주파수를 갖는 램프 파형 K 를 발생시키는 것이 바람직하다. 즉, 램프는 AN 파형의 각 제로 교차에 리셋트된다. 그래서 회로(102)는 램프 형성 회로(124)에 인가되었을때 램프 파형 K 의 발생을 일으키는 램프 리셋트 신호 J 를 발생하는 논리 회로(126)를 포함한다.

제어 회로(102)는 또한 램프형 아날로그 신호와 DC 제어 전압을 비교하기 위한 수단을 포함한다. 본원에서 예시된 바와 같이, 상기 비교 수단은 비교기(130)로서 제공된다. 램프 파형 K는 비교기(130)의 반전(-) 입력에 인가되고, 상기 비교기의 비반적(+) 입력은 부하(108)에 전달될 전력의 크기에 비례하는 DC 제어 전압 신호를 수신하도록 접속된다. 이들 입력에 응답하여, 비교기(130)는 출력에서 구형파 M 을 발생하며, 상기 비교기의 교번 펄스는 각각 AN 파형의 정 및 부극성 1/2 사이클의 SCR 게이팅 신호 A+ 와 A- 에 각각 대응한다. 파형 M 과 게이팅 신호 A+ 와 A- 가 제2도에 도시되어 있다.

A+ 와 A- 파형에 대한 개별 액세스를 하기 위해 M 파형의 교번 펄스를 분리 할 필요가 있다. 이를 위해, 제어 회로(102)는 위상 A 정극성 및 부극성 1/2 사이클 구동 신호를 따로따로 제공하기 위한 분리기 수단 포함한다. 본원에서 예시된 바와 같이, 상기 분리기 수단은 A+/A- 분리기 회로 (132)로서 제공된다. M 파형은 A+/A- 분리기 회로(132)에 인가되고 있고, 회로(132)도 M 파형으로부터 A+ 와 A- 파형의 발생을 용이하게 하는 스티어링(steering) 파형 H 와

를 수신하도록 접속되어 있다. 파형 H 와

는 논리 회로(126)에 의해 발생되며, 상기 논리 블럭과 분리기 회로(132)의 구성은 다음에서 보다 상세히 설명하기로 한다.

제어 회로(102)는 또한, 본원에서 예시된 바와 같이 시프트 레지스터(134, 136)로서 제공되는 시프트 레지스터 수단을 포함한다. 파형 A+ 와 A- 는 분리기 회로(132)의 출력에서 발생되며, 각각 시프트 레지스터(134, 136)의 데이타 입력으로 인가된다. 각 시프트 레지스터(134, 136)는 클럭 입력으로서 파형 E 을 수신하도록 접속된다. 각 시프트 레지스터는 전원(106)의 나머지 B 와 C 위상에 접속된 SCR 에 대한 게이팅 신호를 파형 E 에 의해 측정된 지연에 따라, 그 선택된 출력에서 제공하도록 디지탈 지연 라인으로서 작동한다. 특히 시프트 레지스터(134)는 전원의 파형 CN 과 BN 의 부 및 정극성 1/2 사이클에 각각 대응하는 C- 와 B+ 게이팅 신호를 공급한다. 게이팅 신호 C- 와 B+ 는 A+ 게이팅 신호에 60˚ 와 120˚ 의 위상 각도만큼 지연하도록 각각 발생되며, 상기 지연 위상 각도는 제2도에 도시된 바와 같이 AN, BN 과 CN 파형간의 위상 관계에 대응한다. 마찬가지로, 시프트 레지스터(136)는 전원의 파형 CN 과 BN 의 정극성 및 부극성 1/2 사이클에 각각 대응하는 C+ 와 B- 게이팅 신호를 공급한다. 게이팅 신호 C+ 및 B- 는 각각 A- 게이팅 신호에 60˚ 및 120˚ 지연하도록 발생된다. 시프트 레지스터 (134, 136)가 적당한 위상 지연으로써 B+, B-, C+ 및 C- 게이팅 신호를 제공하는 방법은 다음에서 보다 충분하게 기술하기로 한다.

분리기 회로(132)와 시프트 레지스터(134, 136)에 의해 공급되는 게이팅 신호는 6개의 게이팅 신호 A+ 내지 C- 를 수신하도록 접속된 다수의 OR 게이트를 구비하는 이중 펄스 논리 블럭(140)에 인가된다. 이 이중 펄스 논리는 본원에서 GA+, GB+, GC+, GA-, GB- 및 GC- 으로 표시된 수정된 게이팅 신호의 셋트를 발생하도록 실행되고 있고, 이들 게이팅 신호는 전원과 부하 사이의 완전한 도전 경로 제공을 보장하기 위해 2개의 서로 다른 위상의 SCR 의 동시 게이팅을 행한다. 상기 이중 펄스 논리는 종래 기술에서 양호하게 공지되어 있고, 상술된 특허에서 양호하게 기술되어 있기 때문에, 본원에서 더이상 기술하지 않기로 한다. 게이팅 신호 GA+ 내지 GC- 는 1 조의 SCR 게이트 드라이버(142)에 인가되고, 이들 드라이버는 AC 스위치(104)를 구비하는 SCR 의 각 게이트에 접속되어 있고, 상기 6개의 SCR 은 제1도에서 A+SCR 내지 C-SCR 로서 표시되어 있다. 게이팅 신호 GA+ 내지 GC- 는 제2도에서 도시되어 있으며, 여기서 알 수 있듯이 2개의 서로 다른 위상의 SCR의 동시 게이팅을 한번에 실행한다. 예를들어, 제 1 게이팅 신호 GA+ 는 게이팅 신호 GB- 와 동시에 존재하고, 한편 제 2 게이팅 신호 GA+ 는 게이팅 신호 GC- 와 동시에 존재한다.

논리 회로(126), 96 나눔 계수기(120)와 2 나눔 계수기(122)의 양호한 구성은 제3도와 연관하여 기술한다.

PLL (118)의 구형 파형 E 출력은 파형 AB 와 동상이고, 계수기(120)는 PLL에 의해 발생되는 파형 E 를 수신하도록 접속되어 있기 때문에, 계수기(120)에 의해 출력된 신호는 또한 파형 AB 와 동상이다. 그러나, 논리 회로(126)는 파형 AB 에만 30˚ 만큼 지연하는 파형 AN 과 동상으로 램프 리셋트 신호를 발생하도록 구성된다.

제3도에 있어서, 계수기(120)는 모토로라사의 MC14024BCL 계수기와 같은 7단 리플 계수기(200)로 구성되는 것이 바람직하다. 계수기(200)는 구형파형 E 를 수신하도록 접속된 클럭 입력 C, 리셋트 입력 R 및 출력 Q₂내지 Q₇을 가지며, 상기 출력에는 파형 E 의 소정 비율인 주파수를 갖지만, 파형 E 와 동상인 파형이 발생된다. 계수기(120)의 작동에 밀접한 관계가 있는 소정 파형이 제2도에 도시 되어 있다. 제4도에 도시되지 않은 출력 Q₂에 발생되는 구형파는 2₂로 나누어진 파형 E 의 주파수, 즉 2880㎐ 와 같은 주파수를 갖는다. 계수기(200)의 출력 Q₃, Q₄및 Q₅상에 발생된 구형파형이 제4도에 도시되어 있으며, 이 구형파형은 2³, 2⁴및 2⁵로 나누어진 파형 E 의 주파수 즉, 1440, 720 및 360㎐ 각각과 같은 주파수를 갖는다. 파형 E 의 주파수의 1/2인 주파수를 갖는 파형을 따로 발생하는 출력 Q₅및 Q₇은 AND 게이트(202)에 인가되며, 상기 게이트(202)의 출력은 계수기(200)의 리셋트 입력 R 에 인가된다. 제4도에서 보는 바와 같이, AND 논리는 정(positive)값을 갖는 Q₇출력 파형과 일치하는 204 로 표시된 엣지(edge)등의 Q₆출력 파형의 정(positive)엣지에 대해 만족된다. 계수기(200)는 AND 게이트(202) 논리가 만족되는 순간에 리셋트되므로, Q₆와 Q₇출력 파형이 종료되고, 그 결과 출력 Q₆와 Q₇상에서 발생되는 파형은 120㎐와 같은 주파수를 갖는다. 또한 Q₇출력 파형은 파형 AB 와 동상이다.

램프 형성 회로의 여러가지 구성은 종래기술에서도 공지되어 있으며, 본 발명의 실시에 적합하며, 양호한 구성이 제5도에 도시되어 있으며, 증폭기 출력으로부터 반전 입력(-) 까지 귀환 경로로써 접속된 적분 캐패시터(302)를 갖는 연산 증폭기(300)를 구비한다. 상기 반전 입력은 또한, 적분 회로를 형성하는 저항(304), 캐패시터(302)와 저항(304)을 통해 제 1 정극성 전압, 예컨대 +12V 연결된다. 비반전(+) 증폭기 입력은 제 1 전원보다 작은 전압을 갖는 제 2 정극성 전압 전원 예를들면, +8V 에 접속된다. 적분 캐패시터를 분류(shunt)하도록 접속되고 또 램프 리셋트 신호에 응답하는 MOSFET 소자등의 스위치(306)는 램프 리셋트 신호가 저논리 레벨일때 폐쇄되며, 신호가 고논리 레벨일때 개방된다. 저항(308)은 스위치가 폐쇄된 때에 초기 전류의 흐름을 제한하기 위해 스위치(306)와 직렬로 제공된다.

스위치(306)가 닫힐적에, 캐패시터는 분류되어 비충전 상태로 되며, 이로써 증폭기(300)의 출력에서 전압이 거의 일정하고 또 그 비반전 입력에 인가된 전압과 같게 된다.

스위치가 닫혀있는 동안, 전류는 +12V 전원으로부터 저항(304)을 통해 흐르고, 이로써 증폭기 반전 입력에서의 전압이 비반전 입력 전압과 같게된다. 스위치가 열려 있을때, 저항(304)을 통해 흐르는 전류는 도시된 극성으로 캐패시터(302)를 충전하고 이로써, 캐패시터가 충전할때 증폭기 출력상의 전압은 파형 K 의 감쇠 부분에 대응하여 감쇠하게 된다. 제4도에 도시된 바와 같이, 램프 리셋트 신호는 램프 신호를 리셋트시키기에만 충분한 아주 짧은 기간, 즉 3.75˚ 에 걸쳐 저논리 상태에 있고, 램프 신호는 램프 리셋트 신호가 고논리 상태로 돌아올 적에 그 감쇠를 시작한다.

다시 제3도에 있어서, Q₇출력 파형은 인버터 (206)에 의해 반전되며, 파형 F 로서 2 나눔 계수기(122)에 인가된다. 후자의 계수기는 모토로라사의 MC14013BCL 플립플롭과 같은 플립플롭 회로(208)로서 제공되는 것이 바람직하다. 계수기(122)의 플립플롭(208)은 그 클럭 입력에서 파형 F를 수신하고 Q 출력에서 파형 G를 발생하며, 플립플롭의 나머지 단자는 제3도에 도시된 바와 같이 접속된다.

논리 회로(126)는 한 입력상에서 반전된 Q₇출력 파형을 그리고 인버터(212)를 통해 Q₆출력 파형을 수신하도록 접속된 AND 게이트(210)를 포함한다. AND 게이트(214)는 입력중의 하나에 AND 게이트(210)의 출력을 수신하며 인버터(216)를 통해 Q₅출력 파형을 수신한다. AND 게이트(218)는 입력중의 하나에서 AND 게이트(214)의 출력을 수신하며, 다른 입력에서 Q₄출력 파형을 수신한다. AND 게이트(218)의 출력은 다이오드(222)를 통해 노드(220)에 접속되며 Q₃와 Q₂의 출력 파형은 다이오드(224, 226)를 통해 상기 노드에 접속된다. 노드(220)는 풀업 저항(228)을 통해 +12V 전원에 접속된다. 램프 리셋트 신호 J는 인버터(23)를 통해 노드(220)로부터 유도된다. 논리 회로(126)를 구비하며 신호 J를 형성하기 위해 부가된 논리 소자의 상술된 구성은 다음 불(bool) 식에 대응한다.

제2도와 4도에 도시된 바와 같이, 리플 계수기(200)의 출력 및 논리 회로(126)의 논리 소자로부터 이와 같이 발생된 신호 J 는 30˚ 만큼 파형 AB 를 지연하고, 파형 AN 의 각 제로 교차시에 생긴다.

스티어링 신호 H 와

를 발생하는 논리 회로(126)와 분리기 회로(132)부분의 양호한 구성은 다음에서 기술하기로 한다. 논리 회로(126)는 그 클럭 입력에서 AND 게이트(214)의 출력을 그리고 D 입력에서 파형 G 를 수신하도록 접속된 모토로라사의 MC14013BCL 플립플롭과 같은 플립플롭 회로 (240)를 포함한다. 셋트(S)와 리셋트(R) 단자가 접지되어 있으므로 플립플롭(240)은 정극성 엣지 전이 디바이스로서 작동한다. 즉, 클럭 신호의 정극성 엣지를 수신할적에 D 입력에 존재하는 신호가 저논리 레벨인 경우, Q 출력은 저레벨로 구동되고, D 입력에 제공된 신호가 고논리 레벨인 경우, Q 출력은 고레벨로 구동된다. 플립플롭(240) 클럭 입력에 인가된 AND 게이트(214)의 출력 파형은 다음의 불식에 대응하며, 제4도에 도시되어 있다.

파형 G는 또한 제4도에 도시되어 있다. 여기서 알 수 있듯이 구형파 신호 H 와

는 플립플롭 작동의 상술된 모드에 따라 플립플롭(240)의 Q 및 Q 출력상에서 각각 발생한다. 제4도에서 도시된

와 H 신호는 분리기 회로(132)의 다이오드(250, 252)의 음극에 각각 인가된다. 분리기 회로는 비교기(130)에 의해 출력된 구형파형 신호 M을 수신하기 위해 접속되어 있으며, 이 신호는 신호 M 을 수신하기 위해 한 단부에 병렬로 접속된 2 개의 저항(254, 256)에 인가된다. 상기 저항(254, 256)의 다른 단부는 다이오드(250, 252)의 양극에 각각 접속되며, 이들 접속부는 분리기 회로(132)의 A- 와 A+ 게이팅 신호 출력으로서 분리된다. 제3도에서 알 수 있는 바와 같이, 비교기(130)의 출력은 풀업 저항(260)을 통해 +12V 전원에 접속된다. 이와 같이 구성되고 M, H 및

신호를 수신하도록 접속되어 있는 분리기 회로(132)는 이들 3개의 수신된 신호 사이의 AND 논리 동작을 실행하도록 작동한다. 그래서, 제4도에서 알 수 있는 바와 같이, M 과 H 신호가 동시에 발생될때, A- 신호는 분리기 회로(132)에 의해 출력된다. 또한 H 와 M 신호가 동시에 발생될때, A+ 신호는 분리기 회로에 의해 발생한다.

상술된 바와 같이, 전원 파형 AN의 정극성 및 부극성 1/2 사이클에 대응하는 게이팅 신호인 A+ 와 A- 신호는 데이터 입력으로서 시프트 레지스터(134, 136)에 입력된다(제1도). 상술된 바와 같이, 2개의 시프트 레지스터는 클럭 입력으로서 파형 E 를 수신하도록 접속된다. 2개의 시프트 레지스터는 모토로라사의 MC14517BCL 이중 64 비트 정적 시프트 레지스터로서 제공되는 것이 바람직하며, 상기 회로의 2개의 64 비트 레지스터는 본원에서 시프트 레지스터(134, 136)로서 개별적으로 구성된다. 본원에서 구성된 바와 같이 각 시프트 레지스터의 64 비트 길이는 전원 전압 파형의 120˚ 에 대응한다. 60㎐ 전원 사이클의 120˚ 부분은 약 5.55 ... 밀리초

에 해당한다. 11,520㎐ 의 클럭 속도는 시프트 레지스터에서의 클럭틱크(clock tick) 즉 비트 시프트당 86.8 마이크로초에 상당한다. 그래서 64 클럭 틱크 즉, 시프트 레지스터의 64 비트를 통한 하나의 완전한 시프트는 5.55 ... 밀리초(= 64 비트 x 86.8 마이크로초/비트 시프트), 즉 120˚ 에 상당한다. 각 시프트 레지스터에 의해 제공된 분해능은 비트당 1.875˚ (=120˚/64비트) 이다.

각 시프트 레지스터의 전체 64 비트는 120˚ 위상 지연에 상당하기 때문에, 64번째 비트 위치에 상당하는 각 시프트 레지스터의 Q₆₄출력상에 제공된 신호는 시프트 레지스터 데이타 입력에 인가된 신호에 120˚ 지연한다. 또한, 32번째 비트 위치에 대응하는 각 시프트 레지스터의 Q₃₂출력상에 제공된 신호는 시프트 레지스터 데이타 입력에 인가된 신호에 60˚ 지연한다. 그래서, A+ 게이팅 신호가 시프트 레지스터(134)의 데이터 입력에 인가된 상태에서 C- 와 B+ 게이팅 신호는 시프트 레지스터의 Q₃₂와 Q₆₄출력상에 각각 제공된다. 마찬가지로, A- 게이팅 신호가 시프트 레지스터(136)의 데이터 입력에 인가된 상태에서 C+ 와 B- 게이팅 신호는 시프트 레지스터의 Q₃₂와 Q₆₄출력상에 각각 제공된다. 각 시프트 레지스터 출력상에 제공된 각 게이팅 신호는 인가된 A+ 또는 A- 신호 A+ 또는 A- 신호와 실질적으로 같은 폭 즉, 지속시간을 갖는다.

제1도에 있어서, 구형파 신호 M은 램프 신호 및 거기에 인가된 DC 제어 전압에 응답하여 비교기(130)에 의해 발생한다. 제2도에 도시된 파형으로부터 알 수 있는 바와 같이, 상기 비교기는 크기가 DC 제어 전압과 같은 점으로 램프 신호가 감소할때 파형 M 의 각 펄스 발생을 개시하고 램프 신호가 리셋트될 때 펄스발생을 중지한다. 그래서 DC 제어 전압의 크기가 증가하거나 감소할때 신호 M의 각 펄스의 폭 즉 지속 시간이 각각 증가하거나 감소한다. 또한 각 M 신호 펄스는 램프 신호의 리셋트시에 파형 AN 의 제로교차에 동기하여 종료되기 때문에 각 M 신호 펄스 폭의 어떤 변화든 펄스 선단의 발생 시간에 대해 생긴다. 이것이 제2도와 4도에서 각 M 신호 펄스의 선단상에 양방향 화살표로 도시되어 있다.

A+ 와 A- 게이팅 신호가 신호 M으로부터 발생하는 상기 상태를 감안하며, 상기 게이팅 신호의 각 폭은 DC 제어 전압이 증가하거나 감소할때 증가하거나 감소한다. M 신호 펄스에 대한 이러한 폭 변화는 각 게이팅 신호 A+ 와 A- 의 선단의 발생시간에서의 변화로 인해 생긴다. 모든 경우 M, A+ 와 A- 신호의 폭은 동일하다. 상기 각 시프트 레지스터의 작동에 의하면, 시프트 레지스터 출력상에 제공된 나머지 게이팅 신호는 거기에서 발생하는 원래의 A+ 또는 A- 게이팅 신호의 폭과 거의 동일한 폭을 갖는다. 각각의 나머지 게이팅 신호는 개별 클럭 틱크 지속 시간의 개별배수 즉, 86.8 마이크로초 (= 1/11520㎐)의 폭을 가지도록 구성되어 있으며, 따라서 그것이 발생하는 원래의 A+ 또는 A- 게이팅 신호와 폭이 정확하게 일치하는 일은 없다.

전력 전달 시스템(100)의 작동에 있어서, 파형 AB 는 기준 파형으로서 유도되며, 필터(114)에 의해 여과되고, 이에 응답하여 구형파형 D 를 발생하는 구형파 증폭기(116)에 인가 된다. 상기 파형은 PLL(118)의 위상 비교기에 인가되며, 상기 PLL(118)의 VCO 는 계수기(120)와 시프터 레지스터(134, 136)에 인가되는 11,520㎐의 주파수를 갖는 파형 E 를 출력한다. 계수기(120)는 이에 응답하여 계수기(122)를 통해 PLL 위상 비교기에 귀환되는 파형 F을 발생 한다. 파형 E 의 주파수의 소정 비율인 각 주파수를 갖는 계수기(120)로 부터의 복수 출력은 논리 회로(126)에 인가되고 논리 회로(126)는 이에 응답하여 램프 리셋트 신호 J를 발생한다. 논리 회로(126)는 계수기(122)의 출력을 수신하여 스티어링 신호 H 와

를 발생한다. 램프 리세트 신호 J 는 램프 형성 회로(124)에 인가되고, 회로(124)는 이에 응답하여 램프 신호 K 를 발생하고 신호 K 는 비교기(130)의 반전 입력에 인가된다. 비교기(130)는 그 비반전 입력상에 DC 제어 전압을 수신하며, 그 출력상에 신호 M를 제공한다. A+/A- 분리기 회로(132)는 M 신호와 함께 H 와

스티어링 신호를 수신하며, 이에 응답하여 A+ 와 A- 게이팅 신호를 제공하며, 후자의 신호는 각각 데이타 입력으로서 시프트 레지스터(134, 136)에 인가된다. 시프트 레지스터(134)는 신호 E 에 따라 A+ 게이팅 신호를 시프트시키며, 이는 A+ 게이팅 신호에 대한 적당한 위상 지연과 함께 Q₃₂와 Q₆₄출력상에 C- 와 B+ 게이팅 신호를 제공한다. A+, A- 와 나머지 게이팅 신호는 이중 펄스 발생 논리 블럭(140)에 제공되며, 블럭(140)은 이에 응답하여 게이팅 신호 GA+ 내지 GC- 를 발생하고 이들 신호는 SCR 게이트 구동기(142)를 통해 인가되어 AC 스위치(104)의 각 SCR 을 구동시킨다.

그래서, 제1도에 도시된 제어 회로(102)로 실시되는 본 발명에 따르면, 단지 하나의 램프 회로는 AC 전원의 모든 3 개 위상과 연관된 SCR 의 제어를 위한 게이팅 신호의 발생에 사용된다. A+ 와 A- 게이팅 신호 양자가 신호 M 에 응답하여 발생하고, 후자의 신호는 DC 제어 전압에 응답하여 발생하기 때문에, 제어 전압의 어떤 변화든 다음 A+ 또는 A- 신호의 발생시에 반영된다. 그 결과, 제어 회로(102)는 DC 제어 전압의 변화에 대해 매우 응답이 빠르다는 것을 알 수 있다.

제어 회로(102)는 제6도에 도시된 바와 같이 전파 브릿지 정류기 회로를 구비하는 SCR 의 동작을 제어하기 위한 전력 전달 시스템에 수정없이 사용될 수 있다는 것에 유의한다. 도면에서 알 수 있는 바와 같이, 이 3상 AC 전원 전압은 AC 전원으로부터 3개의 라인 L1, L2 및 L3 를 통해 정류기 회로에 인가되며, 정류기 회로는 전기부하(402)에 공급되는 DC 전압을 출력한다.

제7도는 본 발명의 제 2 실시예에 따라 구성되는 SCR 게이팅 신호 발생용 제어 회로(502)를 포함하는 전력 전달 시스템(500)을 도시한다. 상기 게이팅 신호는 부하에 흐르는 전력을 조절하기 위해 3상 AC 전원(506)과 3 상부하(508) 사이에 접속된 AC 스위치(504)의 SCR 에 인가된다.

기준 전압 파형 AN 은 변압기(510)를 통해 전원 으로부터 유도되며, 상기 변압기(510)의 1차 권선은 Y 형으로 접속된다. 2차 권선(512)은 전원의 위상 A에 대응하는 1차 권선에 접속되고, 이로써 파형 AN 이 권선(512)양단에서 나타난다. 파형 AN 과 제어 회로(502)에 발생된 여러가지 신호가 제8도에 도시되어 있다. 파형 AN 은 대역통과 필터(514)에 인가되며, 상기 필터의 출력은 구형파 증폭기 (516)에 인가된다. 필터(514) 및 증폭기(516)는 그 구성과 동작에서 제 1 실시예의 상술된 필터(114) 및 증폭기(116)와 거의 같다. 구형파 증폭기는 파형 AN 과 동상인 구형파형 L 을 출력하며, 파형 L 의 정극성 부분은 파형 AN 의 부극성 1/2 사이클과 동기 상태로 발생한다.

파형 L은 PLL(518)의 VCO 가 17,280 의 주파수를 갖는 구형파형 N (도시하지 않았음)을 출력하는 것을 제외하고는 상술된 PLL (118)과 동일한 PLL(518)의 위상 비교기의 제 1 입력에 인가된다. VCO 출력은 288 나눔 계수기(520)를 통해 PLL 위상 비교기의 제 2 입력에 귀환된다. 계수기(520)는 PLL 의 동작에 의해 파형 L 과 같은 주파수 및 정극성 엣지를 갖는 구형 파형 P 를 출력한다. 계수기(520)는 모토로라사의 MC14040BCL 2진 계수기로서 제공될 수 있다.

증폭기(516)에 의해 출력된 파형 L 은 인버터(521)에 인가되어 반전된 파형(제8도에 도시하지 않았음)을 램프 리셋트 신호로서 제공한다. 파형

은 팸프 리셋트 신호로서 램프 형성 회로(522)에 직접 인가되며, 상기 회로는 제5도에 도시된 바와 같이 구성되는 것이 바람직하다. 회로(522)는 램프 리셋트 신호에 응답하며, 양호한 램프형성 회로의 상술된 동작에 따라 램프 파형 Q 를 발생한다. 제8도에 있어서, 파형 AN 의 각 부극성 1/2 사이클동안 일정한 정극성 논리 레벨에 유지되며 파형 AN 의 각 정극성 1/2 사이클 동안에는 감소하는 것이 파형 Q 의 특성이다. 또한, 파형

이 파형 AN 과 동상이기 때문에, 램프 신호의 각 리셋팅은 파형 AN 의 교번 제로 교차시에 발생한다.

다시 제7도에 있어서 파형 Q 는 비교기(524)는 반전(-) 입력에 인가되며, 상기 비교기의 비반전(+) 입력은 DC 제어 전압을 수신하도록 접속된다. 비교기(524)는 비교기(130)와 같은 상태로 동작하고 이로써 A+ 로 표시된 신호 파형이 신호 Q 의 크기가 DC 제어 전압과 같거나 그 이하일때 발생한다.

파형 A+ 는 파형 AN 의 정극성 1/2 사이클에 상당하는 게이팅 신호이다. A+ 신호의 폭은 DC 제어 전압의 크기에 따라 변하며, 상기 변화는 각 A+ 게이팅 신호에 대해 중첩된 양방향 화살표로 도시되어 있다. 제8도에 도시된 바롸 같이 A+ 신호는 파형 AN 의 제로 교차에 대응하는 램프 신호 Q 의 리셋팅시에 종료한다.

비교기(524)의 출력상에서 게이팅 신호 A+ 는 시프트 레지스터(530)에 데이타 입력으로서 인가되며, 상기 레지스터 (530)의 클럭 입력은 파형 N 을 수신하도록 접속된다. 시프트 레지스터(530)는 2개의 모토로라사의 MC14562B 시프트 레지스터로서 제공되는 것이 바람직하며, 각 레지스터의 길이는 128 비트이고, 단부끼리 접속되어 256 비트의 유효 길이를 갖는 시프트 레지스터가 된다. 각 시프트 레지스터는 길이를 따라 16 비트 증가분에서 출력을 제공한다. 간략성을 위해 상기 2개의 레지스터는 본원에서 단일 256 비트 레지스터로서 취급하기로 하며, 따라서, 레지스터의 최종 출력은 Q₂₅₆으로 표시된다. 제7도에 도시된 바와 같이, 시프트 레지스터를 따라 모든 48번째 비트 위치에서의 출력은 거기에 존재하는 신호에 액세스하도록 보내진다. 그래서, 출력 Q₄₈, Q₉₆, Q₁₄₄, Q₁₉₂및 Q₂₄₀이 발생되며, 게이팅 신호 C-, B+, A-, C+ 및 B- 는 각각 그 위에 제공된다.

단일 게이팅 신호 A+ 가 사용되어 나머지 5개 게이팅 신호를 발생하기 때문에, 시프트 레지스터(530)는 이들 게이팅 신호와 관련된 최대 위상 지연을 제공할 수 있어야 한다. 상기 최대 위상 지연은 B-게이팅 신호에 대응하며, 이 신호의 발생은(제8도에서 AN, BN 및 CN 파형에서 나타난 바와 같이) A+ 게이팅 신호에 300˚ 지연한다. 그래서 사용된 시프트 레지스터(530)의 240 비트는 300˚ 위상 지연에 대응하여야 한다. 60㎐ 의 전원 사이클의 300˚ 부분은 13.8 ... 밀리초

에 대응한다. 17,280㎐ 의 클럭 속도는 시프트 레지스터에서 클럭 틱크 또는 비트 시프트당 57.8 밀리초에 상당한다. 그래서, 시프트 레지스터(530)의 이용된 부분을 통해 하나의 완전한 시프트에 대응하는 240 클럭 틱크는 13.8 ... 밀리초(= 240 비트 시프트 x 57.8 마이크로초/시프트) 또는 300˚ 에 상당한다. 시프트 레지스터에 의해 제공된 분해능은 비트당 1.25˚ (= 300˚/ 240 비트)이다. 그래서, 시프트 레지스터의 출력 Q₂₄₀상에 제공된 신호는 A+ 게이팅 신호와 같고 A+ 게이팅 신호에 300˚ 지연한다. 시프트 레지스터의 작동에 의해서 A+ 게이팅 신호와 같고 또 A+ 게이팅 신호에 각각 60˚, 120˚, 180˚ 및 240˚ 지연하기 때문에 상기 게이팅 신호가 출력 Q₄₈, Q₉₆, Q₁₄₄및 Q₁₉₂상에 제공된다. 그러한 위상 지연은 제8도에 도시된 AN, BN 및 CN 으로부터 알 수 있는 바와 같이 대응 게이팅 신호에 대해 적당하다. 시프트 레지스터 출력 상에 제공된 게이팅 신호 각각의 폭은 시프트 레지스터 동작의 개별 특성 때문에 신호의 폭과 약간 다르다. 모두 6개 게이팅 신호 A+ 내지 C-는 제8도에 도시되어 있다.

제7도에 있어서, 게이팅 신호 A+ 내지 C- 는 제1도에 도시된 이중 펄스 논리 블럭(140)과 동일한 이중 펄스 논리 블럭(540)에 인가된다. 블럭(540)은 각각 게이트 구동기(542)에 인가된 변형 게이팅 신호 GA+ 내지 GC- 를 출력한다. 상기 게이트 구동기는 다음 AC 스위치(504)를 구비한 SCR 의 각 게이트에 접속된다. 제어 회로(102)의 경우에서와 같이, 제어 회로(502)는 제6도에 도시된 바와 같은 전파 브릿지 정류기를 구비하는 SCR 의 작동을 제어하는데 사용될 수 있다.

전력 전달 시스템(500)의 동작에서, 파형 AN 은 기준 파형으로서 유도되며, 필터(514)에 의해 여과되고, 이로써 구형파형 L 을 발생하는 구형파 증폭기(516)에 인가된다. 상기 파형은 PLL (518)의 위상 비교기에 인가되며, 상기 PLL(518)의 VCO 는 AC 전원 주파수가 60㎐ 일때 17,280㎐ 의 주파수를 갖는 파형 N 을 출력하며, 이는 계수기(520)와 시프트 레지스터(530)에 인가된다. 계수기(520)는 이에 응답하여 PLL 위상 비교기에 귀환되는 파형 P 를 발생한다. 파형 L 은 인버터(512)에 의해 반전되며, 파형

로서 램프 형성 회로(522)에 인가되고, 회로(522)는 이에 응답하여 비교기(524)의 반전 입력에 인가되는 램프파형 Q 를 발생한다. 비교기는 그 비반전입력에서 DC 제어 전압을 수신하며, 그 출력에서 A+ 게이팅 신호를 제공한다. 상기 게이팅 신호는 데이타 입력으로서 256 비트 시프트 레지스터(530)에 인가되며, 상기 시프트 레지스터는 그것이 클럭 입력으로서 수신하는 신호 N 에 따라 상기 인가된 신호를 시프트시킨다. 나머지 5개 게이팅 신호 B+ 내지 C- 는 A+ 게이팅 신호에 대해 상대적인 적당한 위상 지연으로 5개의 시프트 레지스터 출력상에 제공된다. A+ 와 나머지 게이팅 신호는 게이팅 신호 GA+ 내지 GC- 를 발생하는 이중 펄스 발생 논리 블럭(540)에 제공되며, 이들 신호는 SCR 게이트 구동기(542)를 통해 인가되고, 이로써 AC 스위치(504)의 각 SCR 을 구동시킨다.

본 발명의 제 1 실시예에서, A+ 와 A- 게이팅 신호가 A+/A- 분리기 회로로부터 나오며, 제 2 실시예에서 A+ 게이팅 신호가 비교기로부터 나오지만, 본 발명은 여기에만 한정되지 않는다. 어느 실시예에든, 시프트 레지스터 길이는 데이타 입력으로서 시프트 레지스터에 인가된 신호에 상당하는 360˚ 지연 신호를 제공하도록 연장될 수 있다. 이 방법으로, 제 1 실시예에서 A+ 와 A- 게이팅 신호와 제 2 실시예에서 A+ 게이팅 신호는 나머지 게이팅 신호와 함께 시프트 레지스터로부터 직접 유도될 수 있다.

본 발명의 실시예는 특정 클럭 속도로 구동되는 특정 길이의 시프트 레지스터를 구비하는 것으로 도시되고 기술되어 있지만, 본 분야의 기술에 숙련된 사람은 시프트 레지스터 길이와 클럭 속도의 다른 조합을 사용하여도 동일한 효과로 실시될 수 있다는 것을 알 수 있다.

본 발명의 제 1 실시예의 제어 회로(102)는 30˚ 위상 시프트를 갖는 기준 전압 파형을 가져오는 변압기(110)를 포함하는 것으로 기술되어 있지만, 본 발명은 여기에 한정되지 않는다. 제어 회로(102)는 전원 위상 대 중성점간 전압과 동상인 기준 전압 파형의 제공을 가능하게 하는 제 2 실시예의 제어 회로(502)에서 사용되는 바와 같은 변압기로 실시되도록 변형될 수 있다. 이러한 경우, 논리 회로(126)는 적당한 수정을 필요로 한다. 왜냐하면 기준 전압 파형과 보상할 소망의 트리거 신호 사이에 위상 변이가 더 이상없기 때문이다. 마찬가지로, 필요한 경우 본 발명의 제 2 실시예는 원하는 트리거 신호로부터 30˚ 위상 변이된 기준 전압 파형을 제공한후 변압기로 실행될 수 있다. 그러면, 제어 회로는 전원 위상 대 중성점간 전압과 동상으로 램프 신호가 발생되는 것을 확실히 하기 위해, 구형파 증폭기(516)와 램프 형성 회로(522) 사이에 삽입된 위상 시프트 논리를 필요로 한다.

본 발명의 실시예는 3개 위상 AC 전원으로 실시되도록 기술되어 있지만, 본 분야의 기술에 숙련된 사람은 본 발명이 임의의 다상 AC 전원으로서도 성공적으로 실시될 수 있음을 알수 있을 것이다. 또한 상기에서 지적한 바와 같이, 본 발명의 실시예는 SCR 을 이용하고 있지만, 본 발명은 정류기 및 AC 스위치 회로에 사용되는 것과 같은 임의의 3 단자 전력 반도체 소자로서 실시될 수 있다. 또한, 본 발명의 제어 회로는 정류기 및 AC 스위치 회로에서 실시되도록 설명되고 있으나, 제어 회로는 다른 회로 배치 구성으로 배치된 3 단자 전력 반도체 소자를 제어하도록 성공적으로 적용될 수 있다.

제 1 및 제 2 실시예에서, 선택된 기준 전압 파형은 위상 B 와 C 게이팅 신호를 유도하기 위해 시프트 레지스터 수단에 대한 데이타 입력으로서 사용된 최소한 하나의 위상 A 게이팅 신호의 초기 발생을 가능하게 하지만, 본 발명은 여기에만 한정되지 않는다. 변압기의 2차 권선을 변압기 1차 권선의 다른 위상에 접속시켜서, 기준 전압 파형은 대신에 위상 B 또는 위상 C 게이팅 신호의 초기 발생을 야기하고, 상기 발생된 게이팅 신호는 데이타 입력으로서 시프트 레지스터 수단에 인가되고, 나머지 위상 게이팅 신호의 발생을 야기한다.

따라서, 본 발명은 본 발명의 범위와 사상을 벗어나지 않고 본 발명의 여러가지 변형을 포함시키려고 하였다.

Claims

DC 제어 전압에 따라 AC 전원으로부터 부하에 흐르는 전력을 조절하기 위해 다상 AC 전원과 전기 부하 사이에 접속된 전력 반도체 소자들을 도통상태로 선택적으로 구동시키기 위한 제어 회로로서, 구동 신호를 각 반도체 소자의 제어 단자에 인가하므로써 상기 반도체 소자가 도통 모드로 구동되는 제어 회로에 있어서, 상기 다상 전원의 선택된 위상에 대응하는 기준 전압 파형을 발생하기 위해 상기 다상 전원에 접속된 기준 전압 수단으로서, 상기 기준 전압 파형이 상기 다상 전원의 선택된 위상에 대해 소정의 위상 관계를 갖는 기준 전압 수단과, 상기 기준 전압 파형과 동상인 구형파 신호를 발생하기 위해 상기 기준 전압 수단에 접속된 수단과, 상기 구형파 신호를 수신하고 상기 구형파 신호와 동상인 타이밍 기준 신호를 공급하도록 접속되어 있는 위상 동기 루프로서, 상기 타이밍 신호는 상기 다상 전원의 주파수의 소정 배수인 주파수를 갖는 위상 동기 루프와, 상기 다상 전원의 선택된 위상과 동상인 단일 램프형 전압 신호를 발생하기 위해 상기 구형파 신호 발생 수단에 접속된 램프 형성 수단과, 상기 단일 램프형 신호와 상기 DC 제어 전압을 비교하여, 상기 램프형 신호의 각 사이클동안 상기 램프형 신호와 상기 DC 제어 전압 사이의 소정 관계에 대응하는 지속 시간을 갖는 데이타 펄스를 발생하는 수단으로서, 상기 데이타 펄스가 상기 선택된 위상과 관련된 구동 신호인 상기 수단과, 상기 비교 수단으로부터의 상기 데이타 펄스와 상기 위상 동기 루프로부터의 상기 타이밍 신호를 수신하도록 접속되어, 상기 선택된 위상을 제외한 상기 다상 전원의 나머지 위상에 각각 연관된 다수의 구동 신호를 발생하는 시프트 레지스터 수단으로서, 상기 다수의 각 구동 신호가 상기 수신된 데이타 펄스에 대해 상대적이고 상기 구동 신호가 관련되는 전원의 나머지 위상에 대응하는 소정의 위상 지연을 갖도록 상기 타이밍 신호에 따라 발생되는 시프트레지스터 수단을 구비한 것을 특징으로 하는 제어 회로.
제1항에 있어서, 상기 기준 전압 파형에 존재할 수 있는 불필요한 고조파 및 과도 전압을 최소화 하기 위해 상기 기준 전압 수단에 접속된 대역 통과필터 수단을 더 포함하는 것을 특징으로 하는 제어 회로.
제2항에 있어서, 정극성 1/2 사이클 구동 신호와 부극성 1/2 사이클 구동 신호가 전원의 각 위상과 연관이 되며, 상기 비교 수단에 의해 발생하는 연속 데이타 펄스가 교대로, 상기 선택된 펄스의 정 및 부극성 1/2 사이클에 관련하는 구동 신호이며, 상기 제어 회로는 상기 선택된 위상의 정 및 부극성 1/2 사이클과 관련된 각 구동 신호를 별도로 제공하기 위해, 상기 비교 수단에 접속된 분리기 수단을 포함하며, 상기 시프트 레지스터 수단은 상기 선택된 위상의 정극성 1/2 사이클 구동 신호를 데이타 입력으로서 수신하도록 접속된 제 1 시프트 레지스터와 상기 선택된 위상의 부극성 1/2 사이클 구동 신호를 데이타 입력으로서 수신하도록 접속된 제 2 시프트 레지스터를 구비하며, 상기 제 1 및 제 2 시프트 레지스터가 각각 상기 타이밍 신호를 클럭 입력으로서 수신하기 위해 접속되어 있고, 상기 전원의 나머지 위상과 관련된 상기 구동 신호가 상기 제 1 및 제 2 시프트 레지스터의 소정의 출력상에 각각 제공되는 것을 특징으로 하는 제어 회로.
제2항에 있어서, 정극성 1/2 사이클 구동 신호와 부극성 1/2 사이클 구동 신호가 상기 전원의 각 위상과 연관이 되며, 상기 시프트 레지스터 수단은 상기 다상 전원의 나머지 위상 각각과 연관된 2개의 개별 구동 신호 출력을 포함하며, 각 나머지 위상과 관련된 상기 정 및 부극성 1/2 사이클 구동 신호는 그 나머지 위상과 관련된 2개의 시프트 레지스터 수단의 구동 신호 출력에 제공되고, 상기 데이타 펄스는 상기 선택된 위상의 정극성 1/2 사이클과 관련된 구동 신호이며, 상기 시프트 레지스터 수단은 상기 선택된 위상의 부극성 1/2 사이클 구동 신호가 제공되는 부가적인 출력을 포함하는 것을 특징으로 하는 제어 회로.
제2항에 있어서, 정극성 1/2 사이클 구동 신호와 부극성 1/2 사이클 구동 신호는 상기 전원의 각 위상과 연관이 되며, 상기 시프트 레지스터 수단은 상기 다상 전원의 나머지 위상의 각각과 관련된 2개의 개별 구동 신호 출력을 포함하며, 나머지 각 위상과 관련된 상기 정 및 부극성 1/2 사이클 구동 신호는 각각 그 나머지 위상과 관련된 상기 2개의 시프트 레지스터 수단의 구동 신호 출력에 제공되고, 상기 데이타 펄스는 상기 선택된 위상의 정극성 1/2 사이클과 관련된 구동 신호이며, 상기 시프트 레지스터 수단은 상기 선택된 위상의 정극성 및 부극성 1/2 사이클 구동 신호가 각각 제공되는 2개의 부가적인 출력을 포함하는 것을 특징으로 하는 제어 회로.
DC 제어 전압에 따라 3 상 AC 전원으로부터 부하로 흐르는 전력을 조절하기 위해 상기 3 상 AC 전원과 전기 부하 사이에 접속된 전력 반도체 소자들을 선택적으로 도통상태로 구동시키는 제어 회로로서, 상기 각 반도체 소자는 구동 신호를 각 반도체 소자의 제어 단자에 인가하여 도통 모드로 구동 시키는 제어 회로에 있어서, 상기 3상 전원의 선택된 위상에 대응하는 기준 전압 파형을 발생하기 위한 기준 전압 수단으로서, 상기 기준 전압 파형이 상기 3상 전원의 선택된 위상에 대해 소정의 위상 관계를 갖는 기준 전압 수단과, 상기 3상 전원의 선택된 위상과 동상이 단일 램프형 전압 신호를 발생하기 위해 상기 기준 전압 수단에 접속된 수단과, 상기 단일 램프형 신호와 DC 제어 전압을 비교하고, 상기 램프 신호의 각 사이클 동안 상기 램프형 신호와 상기 DC 제어 전압 사이의 소정의 관계에 대응하는 지속 시간을 갖는 데이타 펄스를 발생하는 수단으로서, 상기 비교 수단에 의해 발생된 연속적인 펄스가 교대로 상기 선택된 위상의 정 및 부극성 1/2 사이클과 연관된 구동 신호가 되는 수단과, 상기 비교 수단에 의해 발생된 연속적인 데이타 펄스에 응답하여 상기 선택된 위상의 정극성 및 부극성 1/2 사이클과 각각 관련된 구동 신호들을 분리하여 제공하기 위한 분리기 수단과, 상기 선택된 위상을 제외하고 상기 3 상 전원의 나머지 각 위상에 대해 정극성 1/2 사이클과 부극성 1/2 사이클 구동 신호를 발생하기 위해, 상기 선택된 위상의 정 및 부극성 1/2 사이클과 각각 관련된 구동 신호를 수신하도록 상기 분리기 수단과 접속된 시프트 레지스터 수단으로서, 상기 각 구동 신호는 이 구동 신호가 연관된 전원의 나머지 위상에 대응하는 소정의 위상 지연을 갖는 시프트 레지스터 수단을 포함하는 것을 특징으로 하는 제어 회로.
제6항에 있어서, 상기 기준 전압 파형에 존재할 수 있는 불필요한 고조파 및 과도 전압을 최소화하기 위해 상기 기준 전압 수단에 접속된 대역통과 필터 수단을 더 구비하는 것을 특징으로 하는 제어 회로.
제7항에 있어서, 상기 기준 전압 파형과 동상인 구형파 신호를 발생시키기 위해 상기 필터 수단에 접속된 수단과, 상기 구형파 신호를 수신하며 상기 구형파 신호와 동상인 타이밍 기준 신호를 제공하기 위해 접속된 위상 동기 루프로서, 상기 타이밍 신호가 상기 3상 전원의 전원 주파수의 소정의 배수인 주파수를 갖는 위상 동기 루프를 더 포함하고, 상기 시프트 레지스터 수단은 상기 타이밍 신호를 수신하도록 접속되어 있고, 상기 타이밍 신호에 따라 상기 각 구동 신호를 발생하는 것을 특징으로 하는 제어 회로.
제8항에 있어서, 상기 회로는 상기 타이밍 신호의 주파수의 소정 비율인 각각의 주파수를 갖는 다수의 계수기 신호를 제공하기 위한 계수기 수단과, 램프 리셋트 신호를 발생하기 위해 상기 계수기 수단에 접속된 수단을 더 포함하며, 상기 램프형 신호 발생 수단은 발생된 램프형 신호를 리셋트시키기 위해 상기 각 램프 리셋트 신호에 응답하는 것을 특징으로 하는 제어 회로.
제8항에 있어서, 상기 시프트 레지스터 수단은 정극성 1/2 사이클 구동 신호를 데이타 입력으로서 수신하도록 접속된 제 1 시프트 레지스터와 부극성 1/2 사이클 구동 신호를 데이타 입력으로서 수신하도록 접속된 제 2 시프트 레지스터를 구비하며, 상기 제 1 및 제 2 시프트 레지스터 각각은 상기 타이밍 신호를 클럭 입력으로서 수신하기위해서 작동하도록 결합되어있는 것을 특징으로 하는 제어 회로.
제10항에 있어서, 상기 램프 발생 수단은 상기 3상 전원의 선택된 위상의 각 1/2 사이클동안 생기는 램프형 아날로그 신호를 발생하며, 상기 램프형 아날로그 신호는 피크값에서 시작하며 그 이후 감소되고, 상기 비교 수단은 데이타 펄스를 발생하여 상기 램프형 아날로그 신호가 상기 DC 제어 전압보다 더 낮은 전압 값을 갖는 기간에 상당하는 지속 시간을 상기 각 데이타 펄스가 갖도록 하는 것을 특징으로 하는 제어회로.
제11항에 있어서, 상기 선택된 위상에 대해 상기 정극성 및 부극성 1/2 사이클 구동 신호 각각은 상기 데이타 펄스의 지속 시간과 실질적으로 같은 지속 시간을 갖고 나머지 각각의 위상 구동 신호는 상기 나머지 위상 구동 신호를 제공하는 상기 제 1 및 제 2 시프트 레지스터중의 하나에 대해 데이타 입력으로서 인가가 된 상기 선택된 위상 구동 신호와 실질적으로 같은 지속 시간을 갖는 것을 특징으로 하는 제어 회로.
제6항에 있어서, 상기 램프 발생 수단은 상기 3상 전원의 선택된 위상의 각 1/2 사이클동안 생기는 램프형 아날로그 신호를 발생하며, 상기 각각의 램프형 아날로그 신호는 피크 값에서 시작하여 그 이후 감소되는 것을 특징으로 하는 제어 회로.
제13항에 있어서, 상기 비교 수단은 상기 데이타 펄스를 발생하여 상기 램프형 아날로그 신호가 상기 DC 제어 전압보다 더 낮은 값을 갖는 기간에 상당하는 지속 시간을 상기 데이타 펄스가 갖도록 하며, 상기 선택된 위상에 대해 상기 정극성 및 부극성 1/2 사이클 구동 신호 각각은 상기 데이타 펄스의 지속 시간과 실질적으로 같은 지속 시간을 갖는 것을 특징으로 하는 제어 회로.
제6항에 있어서, 상기 선택된 위상은 상기 기준 전압 파형에 30˚ 지연하는 것을 특징으로 하는 제어 회로.
제6항에 있어서, 상기 선택된 위상은 상기 기준 전압 파형과 동상인 것을 특징으로 하는 제어 회로.
제6항에 있어서, 상기 전력 반도체 소자는 AC 스위치 회로를 형성하도록 구성된 것을 특징으로 하는 제어 회로.
제6항에 있어서, 상기 전력 반도체 소자는 전파 브릿지 정류기 회로를 형성하도록 구성된 것을 특징으로 하는 제어 회로.
DC 제어 전압에 따라 AC 전원으로부터전기 부하에 흐르는 전력을 조절하기 위한 3 상 AC 전원과 전기 부하 사이에 접속된 전력 반도체 장치를 선택적으로 도통상태로 구동시키는 제어 회로로서, 상기 각 반도체 소자는 신호를 각 반도체 소자의 제어 단자에 인가하여 도통 모드로 구동되는 제어 회로에 있어서, 상기 3상 전원의 선택된 위상에 상당하는 기준 전압 파형을 발생하기 위한 기준 전압 수단으로서 상기 기준 전압 파형이 상기 3상 전원의 선택된 위상에 대해 소정의 위상을 갖는 기준 전압수단과, 상기 3상 전원의 선택된 위상과 동상인 단일 램프형 전압 신호를 발생하기 위해 상기 기준 전압 수단에 접속된 수단과, 상기 램프형 신호와 상기 DC 제어 전압을 비교하고, 상기 램프형 신호와 상기 DC 제어 전압 사이의 소정의 관계에 대응하는 지속 시간을 갖는 데이타 펄스를 상기 램프형 신호의 각 사이클동안 발생하는 수단으로서, 상기 데이타 펄스가 상기 선택된 위상의 정극성 1/2 사이클과 관련된 구동 신호가 되는 수단과, 상기 선택된 위상을 제외하고 상기 3상 전원의 나머지 위상의 각각에 대해 정극성 1/2 사이클과 부극성 1/2 사이클 구동 신호를 발생하기 위해 상기 비교 수단에 접속된 시프트 레지스터 수단으로서, 상기 구동 신호는 상기 데이타펄스에 대해 소정의 위상 지연을 가지며, 상기지연 수단은 상기 선택과 위상과 연관된 상기 부극성 1/2 사이클 구동 신호를 발생하는 시프트 레지스터 수단을 포함하는 것을 특징으로 하는 제어 회로.
제19항에 있어서, 상기 기준 전압 파형에 존재할 수 있는 불필요한 고조파와 과도 전압을 최소화하기 위해 상기 기준 전압 수단에 접속된 대역통과 필터 수단을 더 포함하는 것을 특징으로 하는 제어 회로.
제20항에 있어서, 상기 기준 전압 파형과 동상인 구형파 신호를 발생 하기 위해 상기 필터 수단에 접속된 수단과, 상기 구형파 신호를 수신하고, 상기 구형파 신호와 동상으로 타이밍 기준 신호를 제공하기 위해 접속된 위상 동기 루프로서, 상기 타이밍 신호가 상기 3상 전원의 전원 주파수의 소정의 배수인 주파수를 갖는 위상동기 루프를 더 포함하고, 상기 시프트 레지스터 수단은 상기 타이밍 신호를 수신하도록 접속되고 상기 타이밍 신호에 따라 상기 구동 신호를 발생하는 것을 특징으로 하는 제어회로.
제21항에 이어서, 상기 구형파 신호는 상기 램프형 신호 발생 수단에 램프 리셋트 신호로 인가되면, 상기 램프형 신호 발생 수단은 발생된 상기 램프형 신호를 리셋트시키기 위해 각각의 상기 램프 리셋트 신호에 응답하는 것을 특징으로 하는 제어회로.
제22항에 있어서, 상기 시프트 레지스터 수단은 데이타 입력으로서 상기 데이타 펄스를 수신하며, 클럭 입력으로서 상기 타이밍 신호를 수신하도록 접속되어 있으며, 상기 전원의 나머지 위상과 상기 선택된 위상의 부극성 1/2 사이클과 관련된 구동 신호는 상기 시프트 레지스터 수단의 소정 출력에 각각 제공되는 것을 특징으로 하는 제어회로.
제23항에 이어서, 상기 데이타 펄스는 상기 선택된 위상의 정극성 1/2 사이클 구동 신호로서 상기 시프트 레지스터 수단의 부가적인 출력에 제공되는 것을 특징으로 하는 제어 회로.
제19항에 있어서, 상기 램프형 신호는 상기 선택된 위상의 각 정극성 1/2 사이클 동안만 생기며, 상기 각 램프형 신호는 피크값에 시작하여 그 이후 감소하는 것을 특징으로 하는 제어 회로.
제25항에 있어서, 상기 비교 수단은 상기 램프형 아날로그 신호가 상기 DC 제어 전압보다 더 낮은 전압값을 갖는 기간에 상당하는 지속 시간을 상기 각 데이타 펄스가 갖도록 상기 데이타 펄스를 발생하는 것을 특징으로 하는 제어 회로.
제26항에 있어서, 상기 시프트 레지스터 수단은 데이타 입력으로서 상기 데이타 펄스를 수힌하고 클럭 입력으로서 상기 타이밍 신호를 수신하도록 접속되어 있으며, 상기 전원의 나머지 위상과 상기 선택된 위상의 부극성 1/2 사이클과 연관된 구동 신호는 상기 시프트 레지스터 수단의 소정의 출력에 각각 제공되며, 이들 각각은 상기 시프트 레지스터 데이타 입력으로서 수신되는 상기 데이타 펄스중의 하나에 대응하며, 나머지 각 위상 구동 신호의 각 지속 시간과 상기 선택된 위상의 부극성 1/2 사이클에 대한 구동 신호는 그 대응하는 데이타 펄스와 실질적으로 같은 것을 특징으로 하는 제어 회로.
제19항에 있어서, 상기 선택된 위상은 상기 기준 전압에 30˚ 지연하는 것을 특징으로 하는 제어 회로.
제19항에 있어서, 상기 선택된 위상은 상기 기준 전압 파형과 동상인 것을 특징으로 하는 제어 회로.
제19항에 있어서, 상기 전력 반도체 소자는 AC 스위치 회로를 형성 하도록 구성되어 있는 것을 특징으로 하는 제어 회로.
제19항에 있어서, 상기 전력 반도체 소자는 전파 브릿지 정류기 회로를 형성하도록 구성된 것을 특징으로 하는 제어 회로.
DC 제어 전압에 따라 AC 전원으로부터 전기 부하로 흐르는 전력을 조절하기 위해 3상 AC 전원과 전기 부하 사이에 접속된 3단자 전력 반도체 소자를 선택적으로 도통상태로 구동시키는 제어 회로로서, 상기 각각의 반도체 소자는 구동 신호를 각각의 반도체 소자의 제어 단자에 인가하여 도통 모드로 구동되는 제어 회로에 있어서, 상기 제어회로는, 상기 3상 전원의 선택된 위상에 대응하는 기준 전압 파형을 발생하기 위헤 상기 3상 전원에 접속된 기준 전압 수단으로서, 상기 기준 전압 파형이 상기 3상 전원의 선택된 위상에 대해 소정의 위상 관계를 갖는 기준전압수단과, 상기 기준 전압 파형에 존재할 수 있는 불필요한 고조파와 과도 전압을 최소화시키기 위해 상기 기준 전압 파형을 여과하는 대역통과 필터 수단과, 상기 기준 전압 파형과 동상인 구형파 신호를 발생하기 위해 상기 필터 수단에 접속된 수단과, 상기 구형파 신호를 수신하고 상기 구형파 신호와 동상인 타이밍 기준 신호를 제공하도록 접속된 위상 동기 루프로서, 상기 타이밍 신호가 상기 3상 전원의 전원 주파수의 소정 배수인 주파수를 갖는 위상 동기 루프와, 상기 타이밍 신호 주파수의 소정 비율인 서로 다른 주파수를 갖는 다수의 계수기 출력 신호를 제공하기 위해 상기 타이밍 신호를 수선하도록 접속된 계수기 수단으로서 상기 위상 동기 루프는 상기 전원 주파수를 갖는 상기 계수기 출력 신호를 피드백 신호로서 수신하도록 접속되어 있는 계수기 수단과, 상기 3상 전원의 선택된 위상과 동상인 램프 리셋트 신호를 발생하고 스티어링 신호를 발생시키기 위해 상기 다수의 계수기 출력 신호를 수신하도록 접속되어 있는 논리 수단과, 상기 3상 전원의 선택된 위상과 동상인 단일 램프형 전압 신호를 발생하기 위해 상기 램프 리셋트 신호를 수신하도록 접속된 수단과, 상기 단일 램프형 신호와 상기 DC 제어 전압을 비교하고 상기 램프형 신호와 상기 DC 제어 전압과의 소정의 관계에 대응하는 지속 시간을 갖는 데이타 펄스를 상기 단일 램프형 신호의 각 사이클 동안 발생시키는 수단으로서, 상기 비교 수단에 의해 발생한 연속 펄스가 교대로 상기 선택된 위상의 정극성 및 부극성 1/2 사이클과 관련된 구동 신호인 수단과, 상기 스티어링 신호 및 상기 비교 수단에 의해 발생된 연속 데이타 펄스에 응답하여, 상기 선택된 위상의 정극성 및 부극성 1/2 사이클과 각각 관련된 구동 신호를 개별적으로 제공하는 분리기 수단과, 데이타 입력으로서 상기 정극성 1/2 사이클 구동 신호를 수신하며 클럭 입력으로서 상기 타이밍 신호를 수신하도록 접속된 제 1 시프트 레지스터 수단과, 데이타 입력으로서 상기 부극성 1/2 사이클 구동 신호를 수신하고 클럭 입력으로서 상기 타이밍 신호를 수신하도록 접속된 제 2 시프트 레지스터 수단을 포함하고, 상기 제 1 및 제 2 시프트 레지스터 수단은 각 출력에서, 상기 선택된 위상을 제외하고 상기 3상 전원의 각각의 나머지 위상에 대한 정 및 부극성 1/2 사이클 구동신호를 발생하는 것은 특징으로 하는 제어 회로.