JPH033663A - ３端子パワー半導体デバイスのための制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、−船釣に、三端子パワー半導体デバイスの導
通角度を制御するための制御回路に関し、より詳細には
、３相ＡＣ電源と負荷との間に結合されているシリコン
制御整流器（ＳＣＲ）のゲート動作を制御するための制
御回路に関する。

光凱夏背量 整流器又はＡＣスイッチング回路に三端子パワー半導体
デバイスを使用することは当技術において周知である。

本明細書に用いられている三端子パワー半導体デバイス
は、負荷電流を導通ずるように定格化され且つ制御信号
をデバイスの第三端子に適用することにより導通状態に
作動するように制御可能なＳＣＲ，サイリスク及びバイ
ポーラトランジスタを含むクラスのデバイスに言及する
。

説明を簡潔にするために以下の論述は特にＳＣＲについ
て意図されるが、三端子デバイスにも一般的に等しく通
用可能であるこをが了解される。

ＳＣＲでもって構成されるような整流器回路に関して、
ＳＣＲは通常、３相ＡＣ電源の異なった位相のＡＣ電圧
を整流するために異なった対のＳＣＲが接続されている
二対のＳＣＲから成る相全波整流器ブリッナとして通常
接続されている。

ＡＣ電圧が整流器回路の出力に与えられ、ＤＣ出力電圧
並びに整流器出力に接続されている電気負荷に送出され
る電力の大きさはＳＣＲのそれぞれの導通角度を制御す
ることにより制御される。より詳細に述べると、各ＳＣ
Ｒは、ＳＣＲアノードがそのカソードに対して正となら
しめるＡＣ電源位相の半サイクルの期間中導通ずること
ができる。

しかしながら、ＳＣＲは、ゲート信号がＳＣＲの第三即
ちゲート端子に適用されない限り導電しない。斯くして
、このようなゲート信号を適用する際、ＳＣＲは、その
カソードとアノード端子の間に導電経路を供給し、即ち
ＳＣＲはオンになり、ＳＣＲを通るアノード電流がＳＣ
Ｒデバイスの保持電流の企画を上回る限り導通状態を維
持する。

ＳＣＲを導通せしめるゲート信号の応用は、当技術にお
いては、ＳＣＲをオンにする、ＳＣＲをファイアする又
はＳＣＲをトリガする等の様々な表現で呼ばれる。

本明細書で用いられている導通角度は、ＳＣＲが導通す
る期間のＳＣＲに適用される電源位相の１８０°半サイ
クルの度で表わした部分に言及している０通常、ＳＣＲ
は電源電圧の位相の半サイクルの期間中オンになり且つ
半サイクルの期間にわたって導通状態を維持する。斯か
る場合、この導通角度は、ＳＣＲに通用されるＡＣ位相
電圧の次のゼロ交差に対して相対的に測定される。その
結果、ＳＣＲは半サイクルの期間中後にオンになるため
、導通角度はより短くなる。更に、導通角度が減少する
と、整流器回路出力により低いＤＣ電圧が発生する。斯
かる整流器回路に対する負荷は通常、電力をＡＣ負荷、
例えばＡＣモータに供給するように接続されているイン
バータを含み得る。

斯くして、整流器回路におけるＳＣＲ導通角度の制御は
、ＡＣ負荷の作動を制御するための手段を提供する。

ＳＣＲ等の三端子パワー半導体デバイスもまたＡＣ負荷
への電力の流れを直接調節するのに用いられるＡＣスイ
ッチを構成するように適用される。

ＡＣスイッチは通常、３相ＡＣ電源の各位相と３相ＡＣ
負荷の対応する位相接続、例えば３相モータとの間に接
続されている異なった対のＳＣＲでもって構成される０
周知のように、各村のＳＣＨに関して、これら二つのＳ
ＣＲはそれと対になるデバイスのカソードと接続されて
いる一つのデバイスのアノードと並列に接続されている
。その結果、ＳＣＲの一方はそれらが関連するＡＣ電源
位相の各半サイクルの期間中導通するようにオンになら
しめる。ＡＣ負荷に送出される電力の調節は、ＡＣスイ
ッチのそれぞれのＳＣＲの導通角度を制御することによ
り達成される。

整流器又はＡＣスイッチ回路における三端子デバイスの
作動を制御するためにゲーティング信号を発生するため
の当技術において公知のこれらの制御回路は、ＡＣ電源
と同位相に作動しなければならない、何となれば、各Ｓ
ＣＲの導通角度は通常、ＡＣ電源の関連の位相電圧のゼ
ロ交差に対して相対的に測定されるからである。斯かる
同位相作動を達成するために、ＡＣ基準信号が少なくと
も一つの位相から出され、そしである場合においてＡＣ
電源の全て三つの位相から出され、各基準信号は、ゲー
ティング信号の発生に用いられる。

電流器又はＡＣスイッチのＳＣＲを制御するために信号
を発生するための例示ＳＣＲ制御回路が、米国特許第４
．４９９，５３４号に開示されている。この特許に開示
されている制御回路は、３相ＡＣ電源の単一位相から出
されたＡＣ基準電圧信号を用いており且つこの基準信号
からＡＣ電源の全ての三つの位相に接続されているＳＣ
Ｒに適用されるゲーティング信号を発生する。

特に、上記の米国特許に開示されている制御回路は、基
準電圧から発生された信号によってそれぞれ制御される
三つの別々のランプ形成回路を含んでおり５、これら三
つのランプ回路はＡＣ電源の三つの位相にそれぞれ関連
している。これらのランプ回路によって発生する三つの
ランプ信号の各々は、負荷に伝達される電力に比例する
ＤＣ制御電圧に一致する別々の比較器回路に通用される
。

各ランプ回路は、基準電圧によって決定される初期電圧
値から減衰するランプ状波形を発生じ、この減衰の速度
は、ランプ回路の積分器回路によって決定される。これ
ら三つのランプ回路の減衰の速度が互いに同等でない場
合、そこから発生されるそれぞれのゲート動作信号の期
間長さが変化する。ゲート動作信号期間長さの斯かる差
、即ち、それぞれのＳＣＲの導通角度における差は、平
衡でない負荷電流を生じ、斯かる非平衡な電流は、それ
らが負荷の作動に対して悪影響を与えるために好ましく
ない。

上記の欠点に加えて、米国特許４，４９９．５３４号に
開示されている制御回路は、発生したランプがＡＣｉ源
の三つの位相に相当する位相関係を有するように三つの
別々のランプ回路の作動を制御するための信号を発生す
るために複数のデジタル計数器を含むランプリセット回
路を必要とする。三つのランプ回路及び三つの相当の比
較器回路に加えて斯かるランプセット回路は、制御回路
の全体的な部品の数に寄与し、これは回路の部品の数を
最小限にするという経済的な観点から見ると好ましい、
更に、回路全体の信転性は、部品の数が増大すると低下
する。この制御回路を採用する別の欠点は、このランプ
回路を校正するのに用する労力の費用である。更に別の
欠点が、別々のランプ及び比較器回路の作動がデバイス
の特性の変動によって時間がたつにつれて均衡がとれな
いという可能性から生じる。

血皿夏要竹 本発明の目的は、３相ＡＣ電源と負荷との間に結合され
ている三端子半導体デバイスを導通状態に駆動するため
の改良された制御回路を提供することにある。

別の目的は、唯一つのランプ回路及び唯一つの比較器回
路を利用する斯かる制御回路を提供することにある。

更に別の目的は、経費が少なく且つ先行技術における回
路よりも信顛性が高い斯かる回路を提供することにある
。

更にまた別の目的は、工業用の空調システムに用いられ
るＡＣモータへの電力の流れを調節するように設計され
ることが好ましい斯かる回路を提供することにある。

上記の目的を達成するために且つ本発明の目的に従って
、本明細書に実施され且つ述べられているように、本発
明は、ＤＣ制御電圧に従って多相ＡＣ電源から電気負荷
への電力の流れを調節するために上記多相ＡＣ電源と電
気負荷との間に結合されているパワー半導体デバイスを
導通状態に選択的に駆動するための制御回路であって、
各半導体デバイスが駆動信号を各それぞれの半導体デバ
イスの制御端子に適用することにより導通モードに駆動
−される制御回路を意図している。この制御回路は、上
記多相電源の選択された位相に対応する基準電圧波形を
発生するための上記多相電源に結合している基準電圧手
段であって、上記基準電圧波形が上記多相電源の選択さ
れた位相に関連する所定の位相を有する７ｆ準電圧手段
、上記基準電圧手段に結合している手段であって、上記
基（＄電圧波形と同位相に矩形波形信号を発生するため
の手段、上記矩形波形信号を受け且つ上記矩形波形信号
と同位相にタイミング！５準信号を供給するように結合
されている位相ロックループ（ＰＬＬ）であって、上記
タイミング信号が上記多相電源の周波数の所定の倍数で
ある周波数を有する位相ロックループ、上記単一ランプ
状信号と上記ＤＣ制御電圧を比較し且つ上記ランプ状信
号の各サイクルの期間中上記ランプ状信号と上記ＤＣ制
御電圧との間の所定の関係に相当する期間長さを有する
データパルスを発生するための手段であって、上記デー
タパルスが上記選択された位相に関連する駆動信号であ
る手段、及び上記比較手段から上記データパルスを且つ
上記位相ロックループから上記タイミング信号を受ける
ように結合されているシフトレジスタ手段であって、上
記選択された位相を除く上記多相電源の残りの位相にそ
れぞれ関連する複数の駆動信号を発生するためのシフト
レジスタ手段であって、上記複数の駆動信号の各々が、
上記の受けられたデータパルスに対して相対的な所定の
位相遅延を有するように上記タイミング信号に従って発
生し且つ上記駆動信号が関連する電源の残りの位相に対
応するシフトレジスタ手段を含む。

い　　　　　の蚤゛Ｈ 図面について説明する。第１図は、３相ＡＣ電源［０６
と３相負荷１０８との間に接続されているＡＣスイッチ
１０４の６個のＳＣＲを導通状態にするためのゲート信
号を発生するための、本発明に従って構成された制御回
路１０２を含む電力送出システム１００を図示している
。制御回路１０２は、ＤＣ制御電圧信号に従って電力を
負荷に送出するためにＡＣスイッチのそれぞれのＳＣＲ
の導通角度を制御するように作動する。

第２図は、システム１００に生じる種々の信号を波形を
図示しており且つまた電源１０６のＡ、Ｂ及びＣライン
のそれぞれのラインーニュートラル電圧波形ＡＮ、ＢＮ
及びＣＮを図示している。第２図はまた、それぞれＡＳ
、ＢＣ及びＣＡと呼ばれる、ＬｌとＬ２、Ｌ２とＬ３、
並びにＬ３とＬｌのライン間のラインーライン電圧の波
形を図示している。周知のように、これらの三つのライ
ンーニュートラル電圧は、三つのラインーライン電圧と
同じように互いに１２０＠たけ位相変位している。

更に、各ラインーニュートラル電圧は、その位相回転が
Ａ−Ｂ−Ｃである時にその関連のラインーライン電圧に
３０°遅延している。詳細に述べると、電圧波形ＡＮは
、波形ＡＢに３０”遅延しており、波形ＢＮは波形ＢＣ
に３０′遅延しており、そして波形ＣＮは波形ＣＡに３
０′遅延している。

また第１図について説明する。基準電圧波形が電源１０
６から変圧器１１０によって出される。変圧器１１０の
一次巻線がデルタ状に接続されている。基準電圧波形が
出される二次巻線１１２は、導体Ｌ１及びＬ２にまたが
って接続されている一次巻線に結合しており、これによ
り基準波形が電源の電圧波＆Ａ　Ｂと同位相になるよう
にしている。変圧器１１０の二次巻線１１２状の波形Ａ
Ｂの存在は、第２図に図示されている種々の他の信号波
形の制御回路１０２における定位とほぼ同じように第１
図に指示されている。

制御回路１０２は、基準電圧波形を０波するための帯域
通過フィルタ手段を含んでいる。本明細書に実施されて
いるように、このフィルタ手段は、基準電圧波形が適用
される帯域通過フィルタを含んでおり、このフィルタ１
１４は、電源電圧に存在し得る好ましくない高調波及び
過渡を解消するために電源１０６の基本周波数に調節さ
れている。ここで仮定されるように、電源の基本周波数
は５ＱＩＩｚであるが異なった地理的区域において遭遇
されるようにシステム１００は他の電源電圧でもって作
動するように構成できる。帯域通過フィルタは、低域フ
ィルタに先行する形で低域フィルタ及び高域フィルタを
カスケード状に構成することによって構成されているの
が好ましい、この作動により、帯域通過フィルタ１１４
は、基準電圧波形に無視できる位相シフトを導入し、こ
れにより出力された波形が第１図にＡＢとして示される
ようにしている。

制御回路１０２はまた、作動的には上記のフィルタ手段
に結合されている手段であって、矩形波信号を基準電圧
波形と同位相に発生するための手段を含んでいる。本明
細書に実施されているように、この矩形波形信号発生手
段は、帯域通過フィルタ出力が適用される矩形増幅器１
１６を含んでおり、増幅器１１６は、シュミットトリガ
回路の形で提供されるのが好ましい。増幅器１１６は、
そこに適用された０渡された基準波形の各ゼロ交差を検
出し且つ各検出されたゼロ交差に応答してそれにより発
生された矩形波に遷移を行う。矩形波は、第２図に波形
りとして図示されており、ＡＢ波形と同位相になってい
る。

矩形増幅器１１６の矩形波出力は、位相ロックループ（
ＰＬＬ）１１Ｂに適用されており、ＰＬＬ１１８は、標
準の構成であり得る。即ち、ＰＬＬ１１８は、位相比較
器（ＰＣ）１１９、遅延−先行フィルタ１２１及び電圧
制御発振器（ＶＣＯ）　１２３を含んでいる。斯くして
、波形りは、ＰＬＬの位相比較器の第１入力に適用され
る。Ｐ１几のＶＣＯは、矩形波りの周波数のｎ倍の周波
数を有する矩形波Ｅを出力する。ここでｎは、ＰＬＬの
フィードバックループにおいて選択される除法の大きさ
によって決定される。好ましい実施例では、矩形波Ｅは
、ＡＣ電源周波数が６０Ｈｚである時１１　、５２０ｆ
ｉｚの周波数を有する。この好ましい実施例では、波形
Ｅは、９６割りプル計数器１２０及び２割計数器１２２
を経由してＰＬＬの位相比較器の第２入力にフィードバ
ックされる。計数器１２０及び１２２によってそれぞれ
出力される波形Ｆ及びＧは第２図に図示されている。こ
こで判るように、波形ＧはＰＬＬの作動によって波形り
と同位相且つ何らかの状態で同等になる。

制御回路１０２は更に、ランプ状アナログ電圧信号を発
生するための手段を含んでいる。本明細書に実施されて
いるように、ランプ状信号発生器手段は、ランプ形成回
路１２４として提供されている。

第１図に図示されている本発明の実施例によると、ラン
プ形成回路１２４を駆動して、電圧波形ＡＮと同位相で
あり且つ波形ＡＮの周波数の２倍の周波数を有するラン
プ波形Ｋを発生せしめることが好ましい。即ち、ランプ
は、ＡＮ波形の各ゼロ交差にリセットされる。回路１０
２はそれ故、ランプ形成回路１２４に適用された時にラ
ンプ波形にの発生を生じるランプリセット信号ｊを発生
する論理回路１２６を含んでいる。

制御回路１０２は更に、ランプ状アナログ信号とＤＣ制
御電圧を比較するための手段を含んでいる。

本明細書に実施されているように、この比較手段は、比
較器１３０として提供されている。ランプ波形には、比
較器１３０の反転入力（−）に適用されており、比較器
１３０の非反転入力（＋）は、負荷１０日に送出される
電力の大きさに比例するＤＣ制御電圧信号を受けるよう
に接続されている。これらの入力に応答して、比較器１
３０は、その出力に矩形波Ｍを発生じ、その交番パルス
はＡＮ波形のぞれぞれ正及び負の半サイクルに対するＳ
ＣＲゲーティング信号Ａ゛及びＡ−にそれぞれ対応する
。

波形Ｍ及びゲート動作信号Ａ＋及び八−が第２図に図示
されている。

Ａ十及びＡ−波形に対する別々のアクセスを行うために
Ｍ波形の交番パルスを分離することが必要である。これ
を達成するために、制御回路１０２はまた更に、位相Ａ
正及び負の半サイクル駆動信号を別々に供給するための
セパレータ手段を含んでいる６本明細書に実施されてい
るように、このセパレータ手段は、Ａ　＋／Ａ−セパレ
ータ回路１３２として提供されている０Ｍ波形は、Ａ＋
／Ａ−セパレータ回路１３２に適用されており、回路１
３２も、Ｍ波形からへ十及び八−波形の発生を容易にす
るステアリング波形Ｈ及び■を受けるように結合されて
いる。これらの波形Ｈ及び■は、論理回路１２６によっ
て発生され、この論理ブロック及びセパレータ回路１３
２の構成は以下により詳細に説明される。

制御回路１０２は更に、本明細書に実施されているよう
に、シフトレジスタ１３４及び１３６として提供されて
いるシフトレジスタ手段を含んでいる。波形Ａ十及びＡ
−は、セパレータ回路１３２の諸出力に発生され、それ
ぞれシフトレジスタ１３４及び１３６へのデータ入力と
して適用される。各シフトレジスタ１３４．１３６はま
た、クロック入力として波形Ｅを受けるように結合され
ている。シフトレジスタの各々は電源１０６の残りのＢ
及びＣ位相に結合されているＳＣＲに対するゲート動作
信号を、波形已によって測定される遅延に従って、その
選択された出力の上に供給するようにデジタル遅延ライ
ンとして作動する。詳細に述べると、シフトレジスタ１
３４は、電源の波形ＣＮ及びＢＮの負及び正の半サイク
ルにそれぞれ対応するＣ−及びＢ＋ゲート動作信号を供
給する。ゲート動作信号Ｃ−及びＢ＋は、Ａ＋ゲート動
作信号に６０＠及び１２０’位相角度だけ遅延するよう
にそれぞれ発生じ、これらの遅延位相角度は、第２図に
図示されているようにＡＮ、ＢＮ及びＣＮ波形間の位相
関係に対応する。同様にして、シフトレジスタ１３６は
、電源の波形ＣＮ及びＢＮの正及び負の半サイクルにそ
れぞれ対応するＣ十及びＢ−ゲート動作信号を供給する
。ゲート動作信号Ｃ十及びＢ−はそれぞれ、Ａ−ゲート
動作信号に６０°及び１２０″′遅延するように発生す
る。シフトレジスタ１３４及び１３６が適当な位相遅延
でもってＢ＋、Ｂ−、Ｃ十及びＣ−信号を供給する状態
は以下により詳細に説明される。

セパレータ回路１３２及びシフトレジスタ１３４及び１
３６によって供給されるゲート動作信号は、六つのゲー
ト動作信号Ａ十乃至Ｃ−を受けるように結合されている
複数のＯＲゲートを含む二重パルス論理フロック１４０
に適用される。この二重パルス論理は、ＧＡ＋、ＣＢ＋
、ＧＣ＋、ＧＡ−、ＧＢ−及びＧＣ−と本明細書では呼
ばれる修正された組のゲート動作信号を発生するように
実施されており、これらのゲート動作信号は、電源と負
荷との間の完全な導電経路の配設を保証するために二つ
の異なった位相のＳＣＲの同時ゲート動作を行う、斯か
る二重パルス論理は当技術では周知であり且つ前に述べ
た特許に更に説明されているため、本明細書では更にふ
れないことにする。ゲート動作信号ＧＡ十乃至ＧＣ−は
、−組のＳＣＲゲートドライバ１４２に適用されており
、これらのドライバは、ＡＣスイッチ１０４を含むＳＣ
Ｒのそれぞれのゲートに接続されており、これらの６個
のＳＣＲは第１図においてｒＡ＋５ｃＲＪ乃至ｒｃ−ｓ
ＣＲＪと呼ばれる。ゲート動作信号ＧＡ十乃至ＧＣ−が
第２図において図示されており、ここで判るように、−
度に二つの異なった位相のＳＣＲの同時ゲート動作を行
う。例えば、第１ゲート動作信号ＧＡ＋はゲート動作信
号ＣＢ−と同時に存在し、一方第２ゲーティング信号Ｇ
Ａ＋はゲート動作信号ＧＣ−と同時に存在する。

論理回路１２６．９６割計数器１２０及び２割計数器１
２２の好ましい構成が第３図に関して次に述べられる。

ＰＬＬ１１Ｂの矩形波形Ｅ出力は波形ＡＢと同位相であ
り且つ計数器１２０はＰＬＬによって発生された波形Ｅ
を受けるように結合されているため、計数器１２０によ
って出力された信号はまた波形ＡＢと同位相となる。し
かしながら、論理回路１２６は、波形ＡＢにだけ３０″
だけ遅延する波形ＡＮと同位相にランプリセット信号を
発生するように構成されている。

第３図について説明する。計数器１２０は、モトローラ
社のＭＣ１４０２４ＢＬＣ計数器等の７段リプル計数器
２００から構成されるのが好ましい。計数器２００は、
矩形波形Ｅを受けるように結合されているクロック入力
Ｃ、リセット入力Ｒ及び波形Ｅと同位相であるが波形Ｅ
の所定の分数である周波数を有する波形がその上に発生
される出力Ｑ２乃至Ｑ、を有している。計数器１２０の
作動に密接な関係がある所定の波形が第４図に図示され
ている第４図に図示されていない出力Ｑ２に発生される
矩形波形は、かによって除される波形Ｅの周波数、即ち
２８８０Ｈｚに等しい周波数を有している。計数器２０
０の出力Ｑｆｆ。

Ｑ４及びＱ、に発生される矩形波形が第４図に図示され
ており、この矩形波形は、２″、２４及び２ｓによって
除される波形Ｅの周波数、即ち１４４０．７２０及び３
６０１（ｚにそれぞれ等しい周波数を有する。波形Ｅの
周波数を更に２等分する周波数を有する波形を別に発生
する出力Ｑ、及び口、はＡＮＤゲート２０２に適用され
ており、ゲート２０２の出力は係数器２００のリセット
入力Ｒに適用される。第４図から判るように、ＡＮＤ論
理は、正の値を有するＱ、出力波形と一致する、２０４
の参照数字を有するエツジ等のＱ、出力波形の正のエツ
ジについて満足する。計数器２００はＡＮＤゲート２０
２論理が満たされる瞬間にリセットされるため、Ｑ、及
びＱ、出力波形が終端し、その結果出力Ｑ６及びＱ、に
発生される波形はそれぞれ、１２０Ｈｚに等しい周波数
を有する。更に、Ｑ、出力波形は波形ＡＢと同位相とな
る。

ランプ形成回路の種々の構成が当接術において知られて
おり、本発明の実施に好適であり、好ましい構成が第５
図に図示されており、増幅器出力からその反転入力（−
）にフィードバック経路でもって接続されている積分コ
ンデンサ３０２を有する作動増幅器３００を含んでいる
。この反転入力は更に、積分回路を形成している抵抗３
０４、コンデンサ３０２及び抵抗３０４を通して第１の
正電圧電源、例えば＋１２Ｖに接続されている。非反転
（＋）増幅器入力は、第１電源より低い大きさを有する
第２の正電圧電ｇ＜例えば＋８■に接続されている。

積分コンデンサを分流するように接続され且つランプリ
セット信号に応答するＭＯ５ＦＥＴデバイス等のスイッ
チ３０６は、ランプリセット信号が低論理レベルにある
時に閉じ、この信号が高論理レベルにある時に開く、抵
抗３０８は、スイッチが閉じた時に初期電流の流れを限
定するためにスイッチ３０６と直列に配設されている。

スイッチ３０６が閉じる際、コンデンサが分流されて放
電しなくなり、これにより、増幅器３００の出力におけ
る電圧が実質的に一定であり且つその非反転入力に適用
される電圧に等しくなるようにしている。スイッチが閉
じられている間、電流は＋１２Ｖ電源から抵抗３０４を
通して流れ、これにより増幅器の反転入力における電圧
が非反転入力の電圧と等しくなる。スイッチが開いてい
る時、抵抗３０４を流れる電流はコンデンサ３０２を図
示されている極性でもって放電し、これによりコンデン
サが充電する時に、増幅器出力における電圧が、波形に
の減衰部分に応じて減衰するようにしている。

第４図から判るように、ランプリセット信号はランプ信
号をリセットするのにだけ十分な非常に短い期間、即ち
３．７５°にわたって低論理状態にあり、ランプ信号は
ランプリセット信号は高論理状態に戻る際その減衰を開
始する。

再び第３図について説明する。Ｑ、出力波形はインバー
タ２０６によって反転し、波形Ｆとして２割計数器１２
２に適用される。後者の計数器は、モトローラ社のＭＣ
Ｉ４０１３ＢＣＬフリツプフロツプ等のフリップフロッ
プ回路２０８として提供されるのが好ましい、計数器１
２２のフリップフロップ２０８は、そのクロック入力に
波形Ｆを受け且つそのＱ出力に波形Ｇを発生じ、フリッ
プフロップの残りの端子は第３図に示されているように
接続されている。

論理回路１２６は一方の入力に反転Ｑ、出力波形を且つ
インバータ２１２を経由して０６出力波形を受けるよう
に結合されているＡＮＤゲート２１０を含んでいる。Ａ
ＮＤゲート２１４は、その入力の一つにＡＮＤゲート２
１０の出力を受け且つインバータ２１６を経由してＱ、
出力波形を受ける。ＡＮＤゲート２１８は、その入力の
一つにＡＮＤゲート２１４の出力を受け且つその他方の
入力にロ、出力波形を受ける。

ＡＮＤゲート２１８の出力はダイオード２２２を通して
ノード２２０に接続されており、Ｑ３及びロ２出力波形
もまたダイオード２２４及び２２６を通してこのノード
にそれぞれ接続されている。ノード２２０は、プルアッ
プ抵抗２２８を通して＋１２Ｖソースに接続されている
。ランプリセット信号Ｊはインバータ２３０を経由して
ノード２２０から出される。論理回路１２６を含み且つ
信号Ｊを形成するように適用されている論理エレメント
の上記の構成は、以下のブーリアンの式に対応する。

信号Ｊ＝互、・ζ６・ζ、・Ｑ４・Ｑ３・Ｑ２第２図及
び第４図から判るように、リプル計数器２００の出力及
び論理回路１２６の論理エレメントからこのように発生
される信号Ｊは、波形ＡＢに３０″だけ遅延し、波形Ａ
Ｎの各ゼロ交差の際に生しる。

ステアリング信号Ｈ及び■を発生するための論理回路１
２６並びにセパレータ回路１３２のこれらの部分の好ま
しい構成が次に述べられる。論理回路１２６は、そのク
ロック入力にＡＮＤゲート２１４の出力を且つそのＤ入
力に波形りを受けるように結合されている、モトローラ
社のＭＣ１４０１３８ＣＬフリツプフロツプ等のフリッ
プフロンブ回路２４０を含んでいる。セント（Ｓ）及び
リセット（Ｒ）端子が接地されているため、フリップフ
ロップ２４０は正のエツジ遷移デバイスとして作動する
。即ち、クロック信号の正のエツジを受ける際、０入力
に存在する信号が低論理レベルにある場合、Ｑ出力は低
レベルに駆動され、０入力に存在する信号が高論理レベ
ルにある場合、Ｑ出力は高レベルに駆動される。フリッ
プフロップ２４０クロック入力に適用されるＡＮＤゲー
ト２１４の出力波形は、ブーリアンの式に対応する。

Ｑｙ　　−Ｑ、　　−Ｑ５ そしてこの出力波形は第４図に図示されている。

波形Ｇも第４図に図示されている。ここで判るように、
矩形波形信号Ｈ及びｎは、フリップフロップの作動の上
記のモードに従ってフリップフロップ２４０の互及びＱ
出力にそれぞれ発生する。これもまた第４図に図示され
ているように■及びｎ信号はセパレータ回路１３２のダ
イオード２５０及び２５２の陰極にそれぞれ適用される
。このセパレータ回路は更に、比較器１３０によって出
力される矩形波形信号Ｍを受けるように結合されており
、この信号は、信号Ｍをを受けるために一方の端部にお
いて並列に接続されている二つの抵抗２５４及び２５６
に適用される。抵抗２５４及び２５６の他方の端部は、
ダイオード２５０及び２５２の陽捲にそれぞれ接続され
ており、これらの接続は、セパレータ回路１３２のＡ−
及びＡ＋アゲート作信号としてタッピングされる。これ
も第３図から判るように、比較器１３０の出力は、プル
アップ抵抗２６０を通して＋１２Ｖ電源に接続されてい
る。このように構成され且つＭ、Ｈ及びｎ信号を受ける
ように結合されているセパレータ回路１３２は、これら
三つの受けられた信号の間にＡ　Ｎ　’Ｄ論理作動を実
施するように作動する。

斯くして、第４図から判るように、Ｍ及びｎ信号が同時
に生ずると、Ａ−信号がセパレータ回路１３２から出力
される。更に、Ｍ及び旧信号が同時に生じると、Ａ＋倍
信号セパレータ回路によって発生する。

上記のように、電源波形ＡＮの正及び負の半サイクルに
それぞれ相当するゲート信号であるＡ＋及びＡ−信号は
、データ入力としてそれぞれシフトレジスタ１３４及び
１３６に適用される（第１図）。

これも上記のように、これらのシフトレジスタは両方と
も、波形Ｅをクロック入力として受けるように接続され
ている。これら二つのシフトレジスタは、モトローラ社
のＭＣ１４５１７８ＣＬデユアル６４ピント静的シフト
レジスタとして提供されるのが好ましく、この回路の二
つの６４ビツトレジスタは本明細書ではシフトレジスタ
１３４及び１３６として別々に実施されている。本明細
書に実施されているような各シフトレジスタの６４ビッ
ト長さは、電源電圧波形の１２０°に相当する。６０Ｈ
２電源サイクルのに相当する。１１，５２０１１ｚのク
ロック速度は、シフトレジスタにおいてクロックチック
当り即ちビ・ントシフト当り８６．８マイクロ秒に相当
する。斯くして、６４クロツクチンク、即ち、シフトレ
ジスタの６４ビツトを通る一つの完全なシフトは、５．
５５・・・・ミリ秒（６４ピントＸ８６．８マイクロ秒
／ビ・ントシフト）即ち１２０°に相当する。各シフト
レジスタによって与えられる分解能はビット当り１．８
７５°　（＝１２０’　／６４ビット）である。

各シフトレジスタの６４ビツトの全体は１２０°の位相
遅延に相当するため、６４ビ・ント位置に相当する各シ
フトレジスタのＱ、ａ出力に与えられる信号は、シフト
レジスタデータ入力に適用される信号に１２０°遅延す
る。更に、３２番目のビ・ノド位置に相当する各シフト
レジスタのＱ　ｚｚ出力に与えられる信号は、シフトレ
ジスタデータ入力に適用される信号６０’遅延する。斯
くして、Ａ＋ゲート動作信号がシフトレジスタ１３４の
データ入力に適用される状態で、Ｃ−及びＢ＋ゲート動
作信号は、このシフトレジスタのＱ。及びＱ　ｈ＜出力
にそれぞれ与えられる。同様に、Ａ−ゲート動作信号が
シフトレジスタ１３６のデータ入力に適用される状態で
、Ｃ十及びＢ−ゲーティング信号はこのシフトレジスタ
のＱｚｚ及びＱ、ａの出力にそれぞれ与えらる。

各シフトレジスタ出力に与えられる各ゲート動作信号は
、それが発生される元の適用されたＡ＋又は八−信号に
実質的に同じ幅、即ち期間長さを有する。

第１図について再び説明する。矩形波形信号Ｍがランプ
信号及びそこに適用されるＤＣ制御電圧に応答して比較
器１３０によって発生する。第２図におけるこれらの波
形の説明から判るように、比較器は、その大きさがＤＣ
制御電圧と等しくなる点にランプ信号が減衰する時点に
おいて波形Ｍの各パルスを発生することを開始し且つラ
ンプ信号がリセットされた時にパルスの発生をやめる。

斯くして、ＤＣ制御電圧の大きさが増減すると、信号Ｍ
の各パルスの幅、即ち期間長さがそれぞれ増減する。ま
た、各Ｍ信号パルスがランプ信号のリセットの際に波形
ＡＮのゼロ交差に同期して終端するため、各Ｍ信号パル
スの幅の如何なる変化もパルスの先端の発生時間に対し
て生じる。これは、各Ｍ信号パルスの先端の上に重ねら
れた両方向矢印によって第２図及び第４図に象徴的に説
明されている。

Ａ十及びＡ−ゲート動作信号が信号Ｍから発生する上記
の状態に鑑みると、これらのゲート動作信号のそれぞれ
の幅は、ＤＣ制御電圧が増減する時に増減する。Ｍ信号
パルスについては、斯かる幅の変化は、各ゲート動作信
号Ａ十及びＡ−の先端の発生時間の変化から生しる。全
ての場合、Ｍ、へ十及び八−信号の幅は同等である。上
記の各シフトレジスタの作動によると、シフトレジスタ
出力に与えられる残りのゲーティング信号は、それらが
それぞれ発生する元のＡ十又はＡ−ゲート動作信号の幅
に実質的に同等の幅を有する。各残りのゲーティング信
号は、個別のクロックチツク期間長さの個別の倍数、即
ち８６．８マイクロ秒（＝１／１１，５２０１１ｚ）で
ある幅を有するように構成されており従って、それが発
生する元のＡ十又はＡ−ゲート動作信号と幅が正確に一
敗することがない。

電力送出システム１００の作動において、波形ＡＢが基
準波形として出され、フィルタ１１４によって０波され
、これに応答して矩形波形りを発生する矩形増幅器１１
６に適用される。この波形は、ＰＬＬＩ　１８の位相比
較器に適用され、ＰＬＬ１１８の■ＣＯは計数器１２０
及びシフトレジスタ１３４及び１３６の両方に適用され
る、１１　、５２０１１ｚの周波数を有する波形Ｅを出
力する。計数器１２０はこれに応答して、ＰＬＬ位相比
較器に計数器１２２を通してフィードバックされる波形
Ｆを発生する。波形Ｅの周波数の所定の分数であるそれ
ぞれの周波数を有する計数器１２０からの複数の出力は
、論理回路１２６に適用され、。

回路１２６はこれに応答してランプリセット信号ｊを発
生する。論理回路１２６は更に、計数器１２２の出力を
受けて、ステアリング信号Ｈ及びｎを発生する。ランプ
リセット信号Ｊは、ランプ形成回路１２４に適用され、
回路１２４は、これに応答してランプ信号Ｋを発生じ、
信号には比較器１３０の反転入力に適用される。比較器
１３０は、その非反転入力にＤＣ制御電圧を受け且つそ
の出力に信号Ｍを与える。Ａ＋／Ａ−セパレータ回路１
３２は、Ｍ信号と共にＨ及び■ステアリング信号を受け
且つこれに応答してＡ＋及びＡ−ゲート動作信号を与え
、後者の信号はそれぞれデータ入力としてシフトレジス
タ１３４及び１３６に通用される。シフトレジスタ１３
４はそれがクロック入力として受ける信号已に従ってＡ
＋ゲート動作信号をそれを通してシフトし且つＡ＋ゲー
ディング信号に対する相対的な適当な位相遅延でもって
そのＱ２ｘ及びＱｈａ出力にＣ−及びＢ＋ゲート動作信
号を与える。シフトレジスタ１３６は、信号已に従って
Ａ−ゲート動作信号をそれを通してシフトし且つＡ−ゲ
ーティング信号に対する相対的な適当な位相遅延でもっ
てそのＱ３！及びＱｂａ出力にＣ十及びＢ−ゲーティン
グ信号を与える。Ａ＋、Ａ−及び残りのゲ・−ト動作信
号は二重パルス論理ブロック１４０に与えられ、フロッ
ク１４０はこれに応答してゲート動作信号ＧＡ十乃至Ｇ
Ｃ−を発生じ、これらの信号はＳＣＲゲートドライバ１
４２を経由して適用され、これによりＡＣスイッチ１０
４のそれぞれのＳＣＲを駆動する斯くして、第１図に図
示されている制御回路１０２に実施される本発明による
と、ＡＣ電源の全ての三つの位相に関連するＳＣＲの制
御のためのゲート動作信号を発生するのに唯一つのラン
プ回路が用いられる。更に銘記すべきように、Ａト及び
Ａゲート動作信号の両方が信号Ｍに応答して発生じ、後
者の信号はＤＣ制御電圧に応答して発生するため、制御
電圧の如何なる変化も次のＡ＋又はＡ−信号の発生の際
に反映される。その結果、制御回路１０２は、ＤＣ制御
電圧の変化に非常に応答が早い。

ここで銘記されるように、制御回路１０２は、第６図に
図示されている回路４００等の全波ブリッチ整流器回路
を含むＳＣＲの作動を制御するための電力送出システム
に修正することなしに適用され得る。この図面から判る
ように、この３相ＡＣ電源電圧は、ＡＣ電源から三つの
ラインＬｌ、Ｌ２及びＬ３を経由して整流器回路に適用
され、整流器回路は電気負荷４０２に供給されるＤＣ電
圧を出力する。

第７図は、本発明の第２の実施例に従って構成されるＳ
ＣＲゲーティング信号を発生するための制御回路５０２
を含む電力送出システム５００を示している。これらの
ゲート動作信号は、負荷への電力の流れを調節するため
に３相ＡＣ電源５０６と３相負荷５０８の間に結合され
ているＡＣスイッチ５０４のＳＣＨに適用される。

基準電圧波形ＡＮは、変圧器５１０を経由して電源から
出され、変圧器５１０の一次巻線はＹ字状に接続されて
いる。二次巻線５１２は、電源の位相Ａに対応する一次
巻線に結合されており、これにより波形ＡＮが巻線５１
２に現われるようにしている。

波形ＡＮと制御回路５０２に発生される種々の信号が第
８図に図示されている。波形ＡＮは、帯域通過フィルタ
５１４に通用され、フィルタ５１４の出力は矩形増幅器
５１６に適用され、フィルタ５１４と増幅器５１６は第
一実施例の上記のフィルタ１１４及び増幅器１１６と構
造及び作動において実質的に同じである。

矩形増幅器は波形ＡＮと同位相の矩形波形りを出力し、
波形りの正の部分は、波形ＡＮの負の半サイクルと同期
して生じる。

波形は、ＰＬＬ５１８のＶＣＯが１７．２８０１１ｚの
周波数を有する矩形波形Ｎ（図示せず）を出力する点を
除いて、上記のＰＬＬ１１８に同等なＰｕｔ、５１８の
位相比較器の第一入力に適用される。ＶＣＯ出力は、２
８８割計数器５２０を経由してＰＬＬ位相比較器の第二
入力にフィードバックされる。計数器５２０は、ＰＬＬ
の作動によって波形りと同じ周波数及び正のエツジを有
する矩形波形Ｐを出力する。計数器５２０は、モトロー
ラ社のＭＣ１４０４０ＢＣＬ　２進計数器として提供さ
れ得る。

増幅器５１６によって出力される波形りは、ランプリセ
ット信号として反転波形℃（第８図に図示せず）を供給
するためにインバータ５２１に適用すれる。波形［は、
第５図に図示されているように構成されるのが好ましい
回路であるランプ形成回路５２２に直接ランプリセット
信号として適用される。回路５２２は、ランプリセット
信号に応答し、好ましいランプ形成回路の上記の作動に
従って、ランプ波形Ｑを発生ずる。第８図について説明
する。波形ＡＮの各負の半サイクル中に一定の正の論理
レベルに保ち且つ波形ＡＮの各正の半サイクル中に減衰
するのは波形Ｑの特徴である。更に、波形［は、波形Ａ
Ｎと同位相にあるため、ランプ信号の各リセッティング
は波形ＡＮの交番ゼロ交差の際に生じる。

再び第７回について説明する。波形Ｑは、比較器５２４
の反転（−）入力に適用され、比較器の非反転（＋）入
力は、ＤＣＩＩＩ御電圧を受けるように接続されている
。比較器５２４は、比較器１３０と同し状態で作動し、
これによりＡ＋と呼ばれる信号波形が、信号Ｑの大きさ
がＤＣＩ１１′４Ｂ電圧より小さいか等しい時にこれに
より発生するようにしている。

波形Ａ＋は、波形ＡＮの正の半サイクルに相当するゲー
ト動作信号である。Ａ子信号の幅は、ＤＣ制御電圧の大
きさに応じて変化し、この変化は、各Ａ＋ゲート動作信
号の上に重なっている両方向矢印によって象徴的に説明
されている。第８図に示されているように、Ａ＋倍信号
波形ＡＮのゼロ交差に対応するランプ信号Ｑのリセッテ
ィングの際に終端する。

比較器５２４の出力に現われるゲート動作信号Ａ＋は、
シフトレジスタ５３０にデータ入力として適用され、レ
ジスタ５３０のクロック入力は波形Ｎを受けるように接
続されている。シフトレジスタ５３０は、各々の１２８
ビツトの長さが２５６ビツト長さを有するシフトレジス
タを効果的に提供するべく端部で接続されている二つの
モトローラ社のＭＣＩ４５６２Ｂシフトレジスクとして
提供されるのが好ましい。

各シフトレジスタは、その長さ部分に沿った１６ビツト
増分において出力を与える。簡潔を期すために、この二
つのレジスタは本明細書では唯一っの２５６ビツトレジ
スタとして取り扱われ、これによりレジスタの最後の出
力がＱ　ｚ　ｓ　ｂと呼ばれるようにしている。第７図
に図示されるように、シフトレジスタに沿った全ての４
８番目のビット位置における出力はそこに存在する信号
にアクセスするように運び出される。斯くして、出力Ｑ
４゜、Ｑｑ、、Ｑ　Ｉａａ　、Ｑ＋ｑｚ及びＱ　ｚａ。

が運び出され、ゲート動作信号Ｃ−１Ｂ＋、Ａ−１Ｃ十
及びＢ−がそれぞれその上に与えられる。

この唯一つのゲート動作信号Ａ＋が用いられて残りの五
つのゲート動作信号を発生するため、シフトレジスタ５
３０は、これらのゲート動作信号に関連する最大位相遅
延を提供することができなければならない。この最大位
相遅延は、Ｂ−ゲート動作信号に相当し、この信号の発
生は、（第８図のＡＮ、ＢＮ及びＣＮ波形から判るよう
に）Ａ＋ゲート動作信号に３００°遅延する。斯くして
、利用されているシフトレジスタ５３０の２４０ビツト
は３００″′位相遅延に相当しなければならない、　６
０１１ｚ電源サイクルの３００°部分は１３．８・・・
・ミリ秒３６０＠　　　６０Ｈｚ のクロック速度は、シフトレジスタにおいてクロックチ
ック又はビットシフトあたりの５７．８マイクロ秒に相
当する。斯くして、シフトレジスタ５３０の利用されて
いる部分を通るーっの完全なシフトに相当する２４０ク
ロツクチツクは、１３．８・・・・ミリ秒（＝２４０ビ
ットシフトＸ５７．８マイクロ秒／シフト）又は３００
°に相当する。シフトレジスタによって与えられる分解
能はビット当り１．２５°　（＝３００°／２４０ビッ
ト）である。斯くして、シフトレジスタの出力Ｑ　ｉ４
゜に与えられる信号は、Ａ＋ゲート動作信号と同じであ
り且っＡ＋ゲーチング信号に３００＠遅延する。シフト
レジスタの作動によってＡ＋ゲーチング信号と同しであ
り且つＡ＋ゲート動作信号にそれぞれ６０°、１２０’
　、１８０’及び２４０＠遅延するために上記のゲート
動作信号を出力Ｑ。、Ｑ９４、Ｑ、４４及びＱｌ、２に
与えられる。これらの位相遅延は、第８図に図示されて
いるＡＮ、ＢＮ及びＣＮ波形から判るように相当のゲー
ト動作信号に対して適当である。シフトレジスタ出力に
与えられるゲート動作信号のそれぞれの幅は、シフトレ
ジスタ作動の個別の特性の故にＡ＋倍信号幅から僅かに
変化し得る。六つのゲーティング信号八十乃至Ｃ−の全
てが第８図に図示されている。

ここでまた第７図について説明する。ゲーティング信号
八十乃至Ｃ−が、第１図に図示されている二ｔｌｉハル
スＢｍ理プロンク１４０に同等の二重パルス論理ブロッ
ク５４０に適用される。ブロック５４０は、それぞれゲ
ートドライバ５４２に適用される修正されたゲーティン
グ信号ＧＡ＋乃至ＧＣ−を出力する。これらのゲートド
ライバは、ＡＣスイッチ５０４を含むＳＣＲのそれぞれ
のゲートに接続されている。制御回路１０２の場合と同
じように、制御回路５０２は、第６図に図示されている
ような全波ブリンチ整流器を含むＳＣＲの作動を制御す
るように適用され得る。

電力送出システム５００の作動において、波形ＡＮが基
準波形として出され、フィルタ５１４によって０渡され
、これにより矩形波形りを発生する矩形増幅器５１６に
適用される。この波形は、ＰＬＬ５１８の位相比較器に
適用され、ＰＬＬ５１８の■ＣＯは、計数器５２０とシ
フトレジスタ５３０の両方に適用される、ＡＣ電源周波
数が６０Ｈｚである時の１７，２８０の周波数を有する
波形Ｎを出力する。計数器５２０はこれに応答して、Ｐ
ＬＬ位相比較器にフィードバンクされる波形Ｐを発生す
る。波形りはインバータ５２１によって反転し、波形「
としてランプ形成回路５２２に適用され、回路５２２は
これに応答して、比較器５２４の反転入力に適用される
ランプ波形Ｑを発生する。比較器は、その非反転入力に
ＤＣ制御電圧を受け且つその出力にＡ＋アゲート作信号
を与える。このゲート動作信号は、２５６ピントシフト
レジスタ５３０にデータ入力として適用され、シフトレ
ジスタは、この適用された信号をそれがそのクロック入
力として受ける信号Ｎに従ってこれを通してシフトする
。残りの五つのゲート動作信号Ｂ＋乃至Ｃ−は、Ａ＋ア
ゲート作信号に対して相対的な適当な位相遅延をもって
五つのシフトレジスタ出力の上に与えられる。Ａ十及び
残りのゲート動作信号は、二重パルス論理ブロック５４
０に与えられ、ブロック５４０はこれに応答して、ゲー
ト動作信号ＧＡ＋乃至ＧＣ−を発生じ、これらの信号は
ＳＣＲゲートドライバ５４２を経由して適用され、これ
によりＡＣスイッチ５０４のそれぞれのＳＣＲを駆動す
る。

本発明の第一実施例には人士及びＡ−ゲート動作信号が
Ａ＋／Ａ−セパレータ回路からタンピングされ且つ第二
実施例ではＡ＋アゲート作信号が比較器からタッピング
されているが、本発明はそのように限定されるものでは
ない、どちらの実施例においても、シフトレジスタ長さ
はデータ入力としてシフトレジスタに適用される信号に
相当する３６０°遅延信号を与えるように延長し得る。

このようにして、第一実施例におけるＡ十及びＡゲート
動作信号並びに第二実施例におけるＡ＋アゲート作信号
は残りのゲート動作信号と共にシフトレジスタから直接
用され得る。

本発明の諸実施例では特定のクロック速度でもって駆動
された特定の長さのシフトレジスタを含む形で本明細書
には説明されてきたが、当業者は、本発明がシフトレジ
スタ長さ及びクロック速度の他の組合せを用いても等し
い有効性でもって実施され得ことを認識しよう。

本発明の第一実施例の制御回路１０２は３０”位相シフ
トを有する基準電圧波形を生じる変圧器１１０を含む形
で説明されてきたが、本発明はそのように限定されるも
のではない。制御回路１０２は、ソース位相−ニュート
ラル電圧と同位相で基準電圧波形の提供を可能にする第
二実施例の制御回路５０２に用いられているような変圧
器でもって実施されるように容易に修正し得る。斯かる
場合、論理回路１２６は適当な修正を必要とする。何と
なれば、基準電圧波形と補償する好ましいトリガ信号と
の間に位相シフトがこれ以上おきないためである。

同様に、そのように所望される場合、本発明の第二実施
例は好ましいトリガ信号からシフトされた基準電圧波形
３０°位相を提供する変圧器で実施され得る。すると制
御回路は、ランプ信号がソース位相−ニュートラル電圧
と同位相に発生されることを補償するために矩形増幅器
５１６とランプ形成回路５２２との間に介在している位
相シフト論理を必要としよう。

本発明の諸実施例は３相ＡＣソースで実施するように述
べられているが、当業者は、本発明が任意の多相ＡＣソ
ースで首尾良〈実施され得ることを認識しよう。更に、
上記に述べられているように、本発明の説明された実施
例はＳＣＲを採用しているが、本発明は、整流器及びＡ
’Ｃスイッチ回路に用いられているような任意の三端子
パワー半導体デバイスで実施され得る。更に、本発明の
制御回路は整流器及びＡＣスイッチ回路で実施されるよ
うに説明されてきているが、制御回路は、他の回路配置
構成で配置された三端子パワー半導体デバイスを制御す
るように首尾良く適用され得る。

第一及び第二実施例の両方において、選択された基準電
圧波形によって、位相Ｂ及びＣゲーティング信号を出す
ためのシフトレジスタ手段へのデータ入力として用いら
れている少なくとも一つの位相Ａゲート動作信号の初期
発生を可能にするが、本発明はそのように限定されるも
のではない。変圧器の二次巻線を変圧器の一次巻線の異
なった位相に結合することにより、基準電圧波形は、位
相Ｂ又は位相Ｃゲート動作信号の初期発生を生じ、この
発生したゲーティング信号は、シフトレジスタ手段にデ
ータ入力として適用され、これにより残りの位相ゲート
動作信号の発生を生じる。

【図面の簡単な説明】

第１図は、本発明に係る第１の実施例に従って構成され
た制御回路を含む電力送出システムを示す図。第２図は
、第１図に図示されたシステムにおいて生じる複数の信
号波形を示す図。第３図は、第１図に図示された論理回
路の諸部分の構成をより詳細に示す図。第４図は、第３
図に図示された論理回路に生じる複数の信号波形を示す
図。第５図は、ランプ形成回路の好ましい構成を示す図
。 第６図は、本発明に係る制御回路と共に駆動し得るＳＣ
Ｒを含む全波形ブリッジ整流器回路を示す図、第７図は
、本発明に係る第２実施例に従って構成された制御回路
を含む電力送出システムを示す図、第８図は、第７図に
図示された電力送出システムに生じる複数の波形を示す
図。 １０〇−電力送出システム、１０２−制御回路、１０４
ＡＣスイツチ、１０６−−３相ＡＣ電源、１０８−３相
負荷、１１０−・変圧器、１１４−帯域通過フィルタ、
１１６−・矩形増幅器、１１８−位相ロンクループ、１
１９−位相比較器、１２１−先行−遅延フィルタ、１２
３−電圧、制御発振器Ｖ１２４−・ランプ形成回路、１
２６−論理回路、１３０−比較器、１３２−　Ａ　＋　
／　Ａ−セパレータ回路、１３４，１３６−　シフトレ
ジスタ、１４０−二重パルス論理ブロック、１４２−−
５　ＣＲゲートドライバ、２００−７段リプル計数器。 図面の浄書（内容に変更なし） （外４名） ＦＩＧ、　２ −租オｌ角支 ＦＩＧ、　８ □４な１目　肉フ（

Claims (1)

1. 【特許請求の範囲】 １、ＤＣ制御電圧に従って多相ＡＣ電源から電気負荷へ
   の電力の流れを調節するために上記多相ＡＣ電源と上記
   電気負荷との間に結合されているパワー半導体デバイス
   を導電状態に選択的に駆動するための制御回路であって
   、各上記半導体デバイスが、駆動信号を各それぞれの半
   導体デバイスの制御端子に適用することにより導通モー
   ドに駆動される制御回路において、 上記多相電源の選択された位相に対応する基準電圧波形
   を発生するための上記多相電源に結合している基準電圧
   手段であって、上記基準電圧波形が上記多相電源の選択
   された位相に関連する所定の位相を有する基準電圧手段
   、 上記基準電圧手段に結合している手段であって、上記基
   準電圧波形と同位相に矩形波形信号を発生するための手
   段、 上記矩形波形信号を受け且つ上記矩形波形信号と同位相
   にタイミング基準信号を供給するように結合されている
   位相ロックループであって、上記タイミング信号が上記
   多相電源の周波数の所定の倍数である周波数を有する位
   相ロックループ、上記単一ランプ状信号と上記ＤＣ制御
   電圧を比較し且つ上記ランプ状信号の各サイクルの期間
   中上記ランプ状信号と上記ＤＣ制御電圧との間の所定の
   関係に相当する期間長さを有するデータパルスを発生す
   るための手段であって、上記データパルスが上記選択さ
   れた位相に関連する駆動信号である手段、及び、 上記比較手段から上記データパルスを且つ上記位相ロッ
   クループから上記タイミング信号を受けるように結合さ
   れているシフトレジスタ手段であって、上記選択された
   位相を除く上記多相電源の残りの位相にそれぞれ関連す
   る複数の駆動信号を発生するためのシフトレジスタ手段
   であって、上記複数の駆動信号の各々が、上記の受けら
   れたデータパルスに対して相対的な所定の位相遅延を有
   するように上記タイミング信号に従って発生し且つ上記
   駆動信号が関連する電源の残りの位相に対応するシフト
   レジスタ手段 を含むことを特徴とする制御回路。 ２、上記基準電圧波形に存在し得る好ましくない高調波
   及び過渡電圧を最小化するための上記基準電圧手段に結
   合している帯域通過フィルタ手段を更に含むことを特徴
   とする請求項１記載の制御回路。 ３、正の半サイクル駆動信号及び負の半サイクル駆動信
   号が上記電源の各位相に関連し、上記比較手段によって
   発生する連続データパルスが交互に、上記選択された位
   相の正及び負の半サイクルに関連する駆動信号であり、 上記制御回路が、上記比較手段に結合したセパレータ手
   段であって、上記の選択された位相の正及び負の半サイ
   クルに関連したそれぞれの駆動信号を別々に供給するた
   めのセパレータ手段を含み、上記シフトレジスタ手段が
   、上記の選択された位相の正の半サイクル駆動信号をデ
   ータ入力として受けるように結合されている第一シフト
   レジスタ及び上記の選択された位相の負の半サイクル駆
   動信号をデータ入力として受けるように結合されている
   第二シフトレジスタを含み上記第一及び第二シフトレジ
   スタがそれぞれ上記タイミング信号をクロック入力とし
   て受けるように結合されており、且つ 上記電源の残りの位相に関連する上記駆動信号が上記第
   一及び第二シフトレジスタの所定の出力にそれぞれ与え
   られる ことを特徴とする請求項２に記載の制御回路。 ４、正の半サイクル駆動信号及び負の半サイクル駆動信
   号が上記電源の各位相に関連しており、上記シフトレジ
   スタ手段が、上記多相電源の残りの位相の各々に関連し
   ている二つの別々の駆動信号出力を含んでおり、各残り
   の位相に関連する上記正及び負の半サイクル駆動信号が
   その残りの位相に関連する上記二つのシフトレジスタ手
   段の駆動信号出力に与えられ、 上記データパルスが、上記の選択された位相の正の半サ
   イクルに関連している駆動信号であり、且つ、 上記シフトレジスタ手段が、上記の選択された位相の負
   の半サイクル駆動信号が与えられる付加的な出力を含む ことを特徴とする請求項２記載の制御回路。 ５、正の半サイクル駆動信号及び負の半サイクル駆動信
   号が上記電源の各位相に関連しており、上記シフトレジ
   スタ手段が、上記多相電源の残りの位相の各々に関連し
   ている二つの別々の駆動信号出力を含み、各残りの位相
   に関連している上記の正及び負の半サイクル駆動信号が
   それぞれ、その残りの位相に関連する上記の二つのシフ
   トレジスタ手段の駆動信号出力に与えられ、 上記データパルスが、上記の選択された位相の正の半サ
   イクルに関連する駆動信号であり、且つ上記シフトレジ
   スタ手段が、上記の選択された位相の正の且つ負の半サ
   イクル駆動信号がそれぞれ与えられる二つの付加的な出
   力を含む ことを特徴とする請求項２記載の制御回路。 ６、ＤＣ制御電圧に従って３相ＡＣ電源から電気負荷へ
   の電力の流れを調節するために上記３相ＡＣ電源と電気
   負荷との間に結合されているパワー半導体デバイスに選
   択的に導通状態に駆動するための制御回路であって、各
   上記半導体デバイスが、駆動信号を各それぞれの半導体
   デバイスの制御端子に適用することにより導通モードに
   駆動される制御回路において、上記３相電源の選択され
   た位相に対応する基準電圧波形を発生するための基準電
   圧手段であって、上記基準電圧波形が上記３相電源の選
   択された位相に関連する所定の位相を有する基準電圧手
   段、 上記基準電圧手段に結合されている手段であって、唯一
   つのランプ状電圧信号を上記３相電源の選択された位相
   と同位相に発生するための手段、上記単一ランプ状信号
   と上記ＤＣ制御電圧を比較し且つ上記ランプ状信号の各
   サイクルの期間中、上記ランプ信号と上記ＤＣ制御電圧
   との間の所定の関係に対応する期間長さを有するデータ
   パルスを発生するための手段であって、上記比較手段に
   よって発生する連続パルスが交互に、上記の選択された
   位相の正及び負の半サイクルに関連する駆動信号である
   手段、 上記比較手段によって発生する連続データパルスに応答
   するセパレータ手段であって、上記の選択された位相の
   正及び負の半サイクルにそれぞれ関連する駆動信号を別
   々に供給するためのセパレータ手段、及び 上記の選択された位相の正及び負の半サイクルにそれぞ
   れ関連している駆動信号を受けるように上記セパレータ
   手段に結合されているシフトレジスタ手段であって、上
   記の選択された位相を除いて上記３相電源の各残りの位
   相のための正の半サイクル及び負の半サイクル駆動信号
   を発生するためのシフトレジスタ手段であって、各上記
   駆動信号がこの駆動信号が関連する電源の残りの位相に
   対応する所定の位相遅延を有するシフトレジスタ手段、
   を含むことを特徴とする制御回路。 ７、上記基準電圧手段に結合されている帯域通過フィル
   ター手段であって、上記基準電圧波形に存在し得る好ま
   しくない高調波及び過渡電圧を最小化するための帯域通
   過フィルタ手段を更に含むことを特徴とする請求項６記
   載の制御回路。 ８、上記フィルタ手段に結合されている手段であって、
   矩形波信号を上記基準電圧波形と同位相に発生するため
   の手段、 上記矩形波信号を受け且つ上記矩形波信号と同位相にタ
   イミング基準信号を供給するように結合されている位相
   ロックレループであって、上記タイミング信号が上記３
   相電源のソース周波数の所定の倍数である周波数を有す
   る位相ロックループを更に含み、 上記シフトレジスタ手段が、上記タイミング信号を受け
   るように結合されており且つ各上記駆動信号を上記タイ
   ミング信号に従って発生することを特徴とする請求項７
   記載の制御回路。 ９、各々が上記タイミング信号の周波数の所定の分数で
   あるそれぞれの周波数を有する複数の計数器信号を供給
   するため計数器手段、 上記計数器手段に結合されている手段であって、ランプ
   リセット信号を発生するための手段を更に含み、 上記ランプ状信号発生手段が、これによって発生したラ
   ンプ状信号をリセットするために各上記ランプリセット
   信号に応答することを特徴とする請求項８記載の制御回
   路。 １０、上記シフトレジスタ手段が、正の半サイクル駆動
   信号をデータ入力として受けるように結合されている第
   一シフトレジスタ及び負の半サイクル駆動信号をデータ
   入力として受けるように結合されている第二シフトレジ
   スタを含み、上記第一及び第二シフトレジスタが各々、
   上記タイミング信号をクロック入力として受けるように
   作動的に結合されていることを特徴とする請求項８記載
   の制御回路。 １１、上記ランプ発生手段が、上記３相電源の選択され
   た位相の各半サイクルの期間中に生ずるランプ状アナロ
   グ信号を発生し、各上記ランプ状アナログ信号がピーク
   値において開始し、その後減衰し、上記比較手段が、各
   上記データパルスが上記ランプ状アナログ信号が上記Ｄ
   Ｃ制御電圧よりも低い電圧値を有する期間に相当する期
   間長さを有するように上記データパルスを発生すること
   を特徴とする請求項１０記載の制御回路。 １２、上記の選択された位相に対する上記の正及び負の
   半サイクル駆動信号がそれぞれ、上記データパルスの期
   間長さと実質的に同じ期間長さを有し、且つ、 各残りの位相駆動信号は、上記の残りの位相駆動信号を
   供給する上記第一及び第二シフトレジスタの一つにデー
   タ入力として適用される上記の選択された位相駆動信号
   と実質的に同じ期間長さを有することを特徴とする請求
   項１１記載の制御回路。 １３、上記ランプ発生手段は、上記３相電源の選択され
   た位相の各半サイクルの期間中生じるランプ状アナログ
   信号を発生し、各上記ランプ状アナログ信号がピーク値
   において開始し且つその後減衰することを特徴とする請
   求項６記載の制御回路。 １４、上記比較手段が、各上記データパルスは、上記ラ
   ンプ状アナログ信号は上記ＤＣ制御電圧よりも低い電圧
   値を有する期間に相当する期間長さを有するように上記
   データパルスを発生し、且つ上記の選択された位相に対
   する上記の正及び負の半サイクル駆動信号が各々、上記
   データパルスの期間長さと実質的に同じ期間長さを有す
   ることを特徴とする請求項１３記載の制御回路。 １５、上記の選択された位相が上記の基準電圧波形に３
   ０゜遅延することを特徴とする請求項６記載の制御回路
   。 １６、上記の選択された位相が上記基準電圧波形と同位
   相にあることを特徴とする請求項６記載の制御回路。 １７、上記パワー半導体デバイスがＡＣスイッチ回路を
   形成するように構成されていることを特徴とする請求項
   ６記載の制御回路。 １８、上記パワー半導体デバイスが全波ブリッジ整流器
   回路を形成するように構成されていることを特徴とする
   請求項６記載の制御回路。 １９、ＤＣ制御電圧に従って３相ＡＣ電源から電気負荷
   への電力の流れを調節するために上記３相ＡＣ電源と電
   気負荷との間に結合されているパワー半導体デバイスを
   導通状態に選択的に駆動するための制御回路であって、
   各上記半導体デバイスが、信号を各それぞれの半導体デ
   バイスの制御端子に通用することにより導通モードに駆
   動される制御回路において、 上記３相電源の選択された位相に相当する基準電圧波形
   を発生するための基準電圧手段であって、上記基準電圧
   波形が、上記３相電源の選択された位相に関連する所定
   の位相を有する基準電圧手段、上記基準電圧手段に結合
   されている手段であって、唯一のランプ状電圧信号を上
   記３相電源の選択された位相と同位相に発生するための
   手段、上記ランプ状信号及び上記ＤＣ制御電圧を比較し
   且つ上記ランプ状信号と上記ＤＣ制御電圧との間の所定
   の関係に相当する期間長さを有するデータパルスを上記
   ランプ状信号の各サイクルの期間中に発生するための手
   段であって、上記データパルスが上記の選択された位相
   の正の半サイクルに関連する駆動信号である手段、及び
   、 上記比較手段に結合されているシフトレジスタ手段であ
   って、上記の選択された位相を除いて上記３相電源の残
   りの位相の各々に対する正の半サイクル及び負の半サイ
   クル駆動信号を発生するためのシフトレジスタ手段であ
   って、各上記駆動信号が上記データパルスに対する相対
   的な所定の位相遅延を有し、上記遅延手段がまた、上記
   の選択された位相に関連する上記の負の半サイクル駆動
   信号を発生するシフトレジスタ手段を含むことを特徴と
   する制御回路。 ２０、上記基準電圧手段に結合されている帯域通過フィ
   ルタ手段であって、上記基準電圧波形に存在し得る好ま
   しくない高調波及び過渡電圧を最小化するための帯域通
   過フィルタを更に含むことを特徴とする請求項１９記載
   の制御回路。 ２１、上記フィルタ手段に結合されている手段であって
   、矩形波信号を上記基準電圧波形と同位相に発生するた
   めの手段、 上記矩形波信号を受け且つタイミング基準信号を上記矩
   形波信号と同位相に供給するように結合されている位相
   ロックループであって、上記タイミング信号が上記３相
   電源のソース周波数の所定の倍数である周波数を有する
   位相ロックループを更に含み、且つ 上記シフトレジスタ手段が上記タイミング信号を受ける
   ように結合されており且つ各上記駆動信号を上記タイミ
   ング信号に従って発生することを特徴とする請求項２０
   記載の制御回路。 ２２、上記矩形波信号が上記ランプ状信号発生手段にラ
   ンプリセット信号として適用され、且つ上記ランプ状信
   号発生手段がこれによって発生した上記ランプ状信号を
   リセットするために各上記ランプリセット信号に応答す
   ることを特徴とする請求項２１記載の制御回路。 ２３、上記シフトレジスタ手段が上記データパルスをデ
   ータ入力として且つ上記タイミング信号をクロック入力
   として受けるように結合されており、且つ 上記電源の残りの位相及び上記の選択された位相の負の
   半サイクルに関連する駆動信号が上記シフトレジスタ手
   段の所定の出力にそれぞれ与えられることを特徴とする
   請求項２２記載の制御回路。 ２４、上記データパルスが上記シフトレジスタ手段の付
   加的な出力に上記の選択された位相の正の半サイクル駆
   動信号として与えられることを特徴とする請求項２３記
   載の制御回路。 ２５、上記ランプ状信号が上記の選択された位相の各正
   の半サイクルの期間中のみに生じ、各上記ランプ状信号
   がピーク値において開始し且つその後減衰することを特
   徴とする請求項１９記載の制御回路。 ２６、上記比較手段が、各上記データパルスが、上記ラ
   ンプ状アナログ信号が上記ＤＣ制御電圧より低い電圧値
   を有する期間に相当する期間長さを有するように上記デ
   ータパルスを発生することを特徴とする請求項２５記載
   の制御回路。 ２７、上記シフトレジスタ手段が上記データパルスをデ
   ータ入力として且つ上記タイミング信号をクロック入力
   として受けるように結合されており、上記電源の残りの
   位相及び上記の選択された位相の負の半サイクルに関連
   する駆動信号が上記シフトレジスタ手段の所定の出力に
   それぞれ与えられており且つ各々が上記シストレジスタ
   データ入力として受けられる上記データパルスの一つに
   相当し、且つ 各残りの位相駆動信号のそれぞれの期間長さ及び上記の
   選択された位相の負の半サイクルに対する駆動信号がそ
   の対応するデータパルスに実質的に同じであることを特
   徴とする請求項２６記載の制御回路。 ２８、上記の選択された位相が上記基準電圧波形に３０
   ゜遅延することを特徴とする請求項１９記載の制御回路
   。 ２９、上記の選択された位相が上記基準電圧波形と同位
   相であることを特徴とする請求項１９記載の制御回路。 ３０、上記パワー半導体デバイスがＡＣスイッチ回路を
   形成するように構成されていることを特徴とする請求項
   １９記載の制御回路。 ３１、上記パワー半導体デバイスが全波ブリッジ整流器
   回路を形成するように構成されていることを特徴とする
   請求項１９記載の制御回路。 ３２、ＤＣ制御電圧に従って３相ＡＣ電源から電気負荷
   への電力の流れを調節するために上記３相ＡＣ電源の電
   気負荷との間に結合されている三端子パワー半導体デバ
   イスを導通状態に選択的に駆動する制御回路であって、
   各上記半導体デバイスが駆動信号を各それぞれの半導体
   デバイスの制御端子に適用することにより導通モードに
   駆動される制御回路において、 上記３相電源に結合されている基準電圧手段であって、
   上記３相電源の選択された位相に相当する基準電圧波形
   を発生するための基準電圧手段であって、上記基準電圧
   波形が上記３相電源の選択された位相に関連する所定の
   位相を含む基準電圧手段と、 上記基準電圧波形に存在し得る好ましくない高調波及び
   過渡電圧を最小化するために上記基準電圧波形をロ波す
   るための帯域通過フィルタ手段、上記フィルタ手段に結
   合されている手段であって、矩形波信号を上記基準電圧
   波形と同位相に発生するための手段、 上記矩形波信号を受け且つタイミング基準信号を上記矩
   形波信号と同位相に供給するように結合されている位相
   ロックループであって、上記タイミング信号が上記３相
   電源のソース周波数の所定の倍数である周波数を有する
   位相ロックループ、上記タイミング信号を受けるように
   結合されている計数器手段であって、上記タイミング信
   号周波数の所定の分数である異なった周波数を各々が有
   する複数の計数器出力信号を供給するための計数器手段
   であつて、上記位相ロックループが上記ソース周波数を
   有する上記計数器出力信号をフィードバック信号として
   受けるように結合されている計数器手段、 上記複数の計数器出力信号を受けるように結合されてい
   る論理手段であつて、ランプリセット信号を上記３相電
   源の選択された位相と同位相に発生し且つステアリング
   信号を発生するための論理手段、 上記ランプリセット信号を受けるように結合されている
   手段であって、唯一つのランプ状電圧信号を上記３相電
   源の選択された位相と同位相に発生するための手段、 上記単一ランプ状信号と上記ＤＣ制御電圧を比較し且つ
   上記ランプ状信号の各サイクルの期間中に上記ランプ信
   号と上記ＤＣ制御電圧との所定の関係に相当する期間長
   さを有するデータパルスを発生するための手段であって
   、 上記比較手段によって発生した連続パルスが交互に、上
   記の選択された位相の正及び負の半サイクルに関連する
   駆動信号である手段、 上記ステアリング信号及び上記比較手段によって発生し
   た連続データパルスに応答するセパレータ手段であって
   、上記選択された位相の正及び負の半サイクルにそれぞ
   れ関連する駆動信号を別々に供給するためのセパレータ
   手段、 上記正の半サイクル駆動信号をデータ入力として且つ上
   記タイミング信号をクロック入力として受けるように結
   合されている第一シフトレジスタ手段、 上記負の半サイクル駆動信号をデータ入力として且つ上
   記タイミング信号をクロック入力として受けるように結
   合されている第二シフトレジスタ手段を含み、 上記第一及び第二シフトレジスタ手段が、そのそれぞれ
   の出力に、上記の選択された位相を除いて上記３相電源
   の各残りの位相に対する正及び負の半サイクル駆動信号
   を発生することを特徴とする制御回路。