KR900010527A - 전력 반도체 도전 제어회로 - Google Patents

전력 반도체 도전 제어회로 Download PDF

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KR900010527A
KR900010527A KR1019890018633A KR890018633A KR900010527A KR 900010527 A KR900010527 A KR 900010527A KR 1019890018633 A KR1019890018633 A KR 1019890018633A KR 890018633 A KR890018633 A KR 890018633A KR 900010527 A KR900010527 A KR 900010527A
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로버트 슈네쯔카 2세 해롤드
유진 윌스 프랭크
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원본미기재
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Abstract

내용 없음

Description

전력 반도체 도전 제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예에 따라 구성된 제어 회로를 포함하는 전력 전달 시스템을 도시한 도면, 제3도는 제1도에 도시된 논리 회로 부분의 구성을 상세히 도시한 도면, 제5도는 램프(ramp)형성 회로의 양호한 구성을 도시한 도면, 제7도는 본 발명의 제2 실시예에 따라 구성된 제어 회로를 포함하는 전력 전달 시스템을 도시한 도면.

Claims (32)

  1. DC 제어 전압에 따라 AC전원으로부터 부하에 흐르는 전력을 조절하기 위해 다상 AC전원과 전기 부하사이에 접속된 전력반도체 장치를 선택적으로 구동시켜 도전 상태로 만들며, 상기 반도체 장치는 구동 신호를 각 반도체 장치의 제어단자에 인가하여 도전 모드로 구동시키는 제어 회로에 있어서, 다상-전원의 선택된 위상에 대응하여 기준 전압파형을 발생하기 위해 다상 전원에 접속된 기준 전압파형을 발생하기 위해 다상전원에 접속된 기준 전압 수단을 구비하며, 상기 기준 전압 파형은 다상 전원의 선택된 위상에 대해 소정의 위상을 가지며, 상기 기준 전압 파형과 동상인 구형파 신호를 발생하기 위해 상기 기준 전압 수단에 접속된 수단과, 상기 구형파 신호를 수신하기 위해 접속되어 상기 구형파 신호와 동상인 타이밍 기준 신호 제공하는 위상 고정 루프를 구비하며, 상기 타이밍 신호는 상기 다상 전원의 주파수의 소정 배수인 주파수를 가지며, 상기 다상 전원의 선택된 위상과 동상인 단일 램프형 전압 신호를 발생하는 상기 구형파 신호 발생 수단에 접속된 램프 형성 수단과, 상기 단일 램프형 신호와 DC전압을 비교하여 상기 램프형 신호의 각 사이클동안 상기 램프형 신호와 DC제어 전압 사이의 소정 관계에 대응하는 지속 시간을 갖는 데이타 펄스를 발생하는 수단을 구비하며, 상기 데이타 펄스는 선택된 위상과 관련된 구동 신호이며, 상기 비교 수단으로부터의 상기 데이타 펄스와 상기 위상 고정 루프로부터의 상기 타이밍 신호를 수신하도록 접속되어 상기 선택된 위상을 제외한 상기 다상 전원의 나머지 위상과 연관된 다수의 구동 신호를 발생하는 시프트 레지스터 수단을 구비하며, 상기 다수의 각 구동 신호는 수신된 데이타 펄스에 대해 소정의 위상 지연을 가지며, 구동 신호가 관련이 되는 나머지 위상에 대응하는 상기 타이밍 신호에 따라 발생되는 것을 특징으로 하는 전력 반도체 장치 도전 제어 회로.
  2. 제1항에 있어서, 상기 회로는 또한 상기 기준 전압 파형에서 제공될 수 있는 불필요한 고조파 및 과도전압을 최소화시키기 위해 상기 기준 전압 수단에 접속된 대역 통과 필터 수단을 구비하는 것을 특징으로 하는 전력 반도체 장치 도전 제어 회로.
  3. 제2항에 있어서, 정극성 1/2 사이클 구동 신호와 부극성 1/2사이클 구동 신호는 전원의 각 위상과 연관이 되며, 상기 수단에 의해 발생된 연속적인 데이타 펄스는 선택된 펄스의 정 및 부극성 1/2 사이클과 연관된 번갈아 나오는 구동 신호이며, 상기 제어회로는 선택된 위상의 정 및 부극성 1/2 사이클과 관련된 각 구동신호를 별도로 제공하기 위해, 상기 비교 수단에 접속된 분리가 수단을 포함하며, 상기 시프트 레지스터 수단은 선택된 위상의 정극성 1/2사이클 구동 신호를 데이타 입력으로서 수신하며, 선택된 위상의 부극성 1/2사이클 구동 신호를 데이타 입력으로서 수신하기 위해 접속된 제1 시프트 레지스터를 구비하며, 상기 제1 및 제2 시프트 레지스터는 클럭 입력으로서 상기 타이밍 신호를 수신하기 위해 접속되어 있고, 전원의 나머지 위상과 관련된 구동 신호는 상기 제1 및 제2 시프트 레지스터의 소정의 출력상에 제공되는 것을 특징으로 하는 전력 반도체 장치 도전 제어 회로.
  4. 제2항에 있어서, 정극성 1/2사이클 구동 신호와 부극성 1/2 사이클 구동 신호는 전원의 각 위상과 연관이 되며, 상기 시프트 레지스터 수단은 다상 전원의 나머지 위상 각각과 연관된 2개의 개별 구동 신호 출력을 포함하며, 각 나머지 위상과 관련된 정 및 부극성 1/2 사이클 구동 신호는 나머지 위상과 관련된 2개의 시프트 레지스터 수단 구동 신호 출력상에서 제공되고, 상기 데이타 펄스는 선택된 위상의 정극성 1/2 사이클과 관련된 구동 신호이며, 상기 시프트 레지스터 수단은 선택된 위상 부극성 1/2 사이클 구동 신호가 제공되는 부가적인 출력을 포함하는 것을 특징으로 하는 전력 반도체 장치 도전 제어 회로.
  5. 제2항에 있어서, 정극성 1/2사이클 구동 신호와 부극성 1/2 사이클 구동 신호는 전원의 각 위상과 연관이 되며, 상기 시프트 레지스터 수단은 다상 전원의 나머지 위상의 각각과 연관된 2개의 개별 구동 신호 출력을 포함하며, 각 나머지 위상과 관련된 정 및 부극성 1/2 사이클 구동 신호는 나머지 위상과 관련된 2개의 시프트 레지스터 수단 구동 신호 출력상에서 제공되고, 상기 데이타 펄스는 선택된 위상의 정극성 1/2 사이클과 관련된 구동 신호이며, 상기 시프트 레지스터는 각각 제공된 선택된 위상 정극성 및 부극성 1/2 사이클 구동 신호인 2개의 부가적인 출력을 포함하는 것을 특징으로 하는 전력 반도체 장치 도전 제어 회로.
  6. DC 제어 전압에 따라 AC전원으로부터 부하에 흐르는 전력을 조절하기 위해 다상 AC전원과 전기 부하사이에 접속된 전력 반도체 장치를 선택적으로 구동시켜 도전 상태로 만들며, 상기 반도체 장치는 구동 신호를 각 반도체 장치의 제어단자에 인가하여 도전 모드로 구동시키는 제어 회로에 있어서, 3상 전원의 선택된 위상에 따라 기준 전압파형을 발생하기 위한 기준 전압 수단을 구비하며, 상기 기준 전압 파형은 3상 전원의 선택된 위상에 대해 소정의 위상을 가지며, 상기 3상 소스의 선택된 위상과 동상인 단일 램프형 전압 신호를 발생하기 위해 상기 기준 전압 수단에 접속된 수단과, 상기 단일 램프형 신호와 DC제어 전압을 비교하여 상기 펄스신호와 상기 DC제어 전압 사이의 소정의 관계에 대응하는 지속 시간을 갖는 데이타 펄스를 상기 램프형 신호의 각 사이클 동안 발생하는 수단을 구비하며, 상기 비교 수단에 의해 발생된 연속적인 펄스는 선택된 위상의 정 및 부극성 1/2사이클과 연관이 된 교대로 발생되는 구동 신호이며, 선택된 위상의 정극성 및 부극성 1/2 사이클과 관련된 구동 신호를 별도로 제공하기 위해 상기 비교 수단에 의해 발생된 연속적인 데이타 펄스에 응답하는 분리기 수단과, 선택된 위상을 제외한 3상의 나머지 각 위상에 대해 정극성 1/2 사이클과 부극성 1/2 사이클 구동신호를 발생하기 위해 선택된 위상의 정 및 부극성 1/2 사이클과 관련된 구동 신호를 수신하기 위해 상기 분리기 수단과 접속된 시프트 레지스터 수단을 구비하며, 상기 각 구동 신호는 구동 신호가 연관된 전원의 나머지 위상에 대응하는 소정의 위상 지연을 가지는 것을 특징으로 하는 전력 반도체 도전 제어회로.
  7. 제6항에 있어서, 상기 회로는 상기 기준 전압 파형에서 제공될 수 있는 원치않는 고조파 과도 전압을 최소하기 위한 상기 기준 전압 수단과 접속된 대역통과 필터 수단을 구비하는 것을 특징으로 하는 전력 반도체 도전 제어회로.
  8. 제7항에 있어서, 기준 전압 파형과 동상인 구형파를 발생시키기 위해 상기 필터 수단에 접속된 수단과, 상기 구형파 신호를 수신하며 상기 구형파 신호와 동상인 타이밍 기준 신호를 제공하기 위해 접속된 위상 고정루프를 구비하며, 상기 타이밍 신호는 3상 전원의 전원 주파수의 소정의 배수인 주파수를 가지며, 상기 시프트 레지스터 수단은 상기 타이밍 신호를 수신하며, 상기 타이밍 신호에 따라 상기 각 구동 신호를 발생하도록 접속되어 있는 것을 특징으로 하는 전력 반도체 도전 제어회로.
  9. 제8항에 있어서, 상기 회로는 상기 타이밍 신호의 주파수의 소정비율인 각 주파수를 갖는 다수의 카운터 신호를 제공하기 위한 수단과, 램프 리셋트 신호를 발생하기 위해 상기 카운터 수단에 접속된 수단을 포함하며, 상기 램프형 신호 발생 수단은 발생된 램프형 신호를 리셋트시키기 위해 각 램프 리셋트 신호에 응답하는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  10. 제8항에 있어서, 상기 시프트 레지스터 수단은 정극성 1/2 사이클 구동 신호를 데이타 입력으로서 수신하기 위해 접속된 제1 시프트 레지스터와 부극성 1/2 사이클 구동 신호를 데이타 입력으로서 수신하기 위해 접속된 제2 시프트 레지스터를 구비하며, 상기 제1 및 제2 시프트 레지스터 각각은 상기 타이밍 신호를 클럭 입력으로서 수신하기 위해 접속되어 있는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  11. 제10항에 있어서, 상기 램프 발생 수단은 3상 전원의 선택된 위상의 각 사이클동안 발생하는 램프형 아날로그 신호를 발생하며, 상기 램프형 아날로그 신호는 피크값에서 시작하며 그 다음 감소되고, 상기 비교 수단은 상기 램프형 아날로그 신호가 상기 DC제어 전압보다 더 낮은 전압 값을 갖는 동안의 주기에 대응하는 지속 시간을 상기 각 데이타 펄스가 갖는 형태로 상기 데이타 펄스를 발생하는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  12. 제11항에 있어서, 선택된 위상에 대해 상기 정극성 및 부극성 1/2사이클 구동 신호는 상기 데이타 펄스의 지속 시간과 같은 지속 시간을 갖는 것을 특징으로 하는 전력 반도체 도전 제어 회로, 나머지 각각의 위상 구동 신호는 나머지 위상 구동 신호를 제공하는 상기 제1 및 제2 시프트 레지스터중의 하나에 대해 데이타 입력으로서 인가된 선택 위상 구동 신호와 거의 같은 지속 시간을 갖는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  13. 제6항에 있어서, 상기 램프 발생 수단은 3상 전원의 선택된 위상의 각 1/2 사이클 동안 생기는 램프형 아날로그 신호를 발생하며, 상기 각각의 램프형 아날로그 신호는 피크 값에서 시작하여 다음 감소되는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  14. 제13항에 있어서, 상기 비교 수단은 상기 램프형 아날로그 신호가 상기 DC제어 전압보다 더 낮은 전압 값을 갖는 동안의 주기에 대응하는 지속 시간을 상기 데이타 펄스가 갖도록 상기 데이타 펄스를 발생하며, 상기 각 선택된 위상에 대해 상기 정극성 및 부극성 1/2 사이클 구동 신호는 상기 데이타 펄스의 지속 시간과 거의 같은 지속 시간을 갖는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  15. 제6항에 있어서, 선택된 위상은 상기 기준 전압 파형보다 30°만큼 지연되는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  16. 제6항에 있어서, 상기 선택된 위상은 상기 기준 전압 파형과 동상인 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  17. 상기 제6항에 있어서, 상기 전력 반도체 소자는 AC스위치 회로를 형성하도록 구성된 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  18. 제6항에 있어서, 상기 전력 반도체 소자는 전파 브리지 정류기 회로를 형성하도록 구성된 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  19. DC 제어 전압에 따라 AC전원으로부터 부하에 흐르는 전력을 조절하기 위해 다상 AC전원과 전기 부하사이에 접속된 전력 반도체 장치를 선택적으로 구동시켜 도전 상태로 만들며, 상기 반도체 장치는 구동 신호를 각 반도체 장치의 제어단자에 인가하여 도전 모드로 구동시키는 제어 회로에 있어서, 3상 전원의 선택된 위상에 따라 기준 전압파형을 발생하기 위한 기준 전압 수단을 구비하며, 상기 기준 전압 파형은 3상 전원 선택 위상에 대해 소정의 위상을 가지며, 상기 3상 소스의 선택된 위상에 대해 소정의 위상을 가지며, 3상 전원의 선택된 위상과 동상인 단일 램프형 전압 신호를 발생하기 위해 상기 기준 전압 수단에 접속된 수단과, 상기램프형 신호와 DC제어 전압을 비교하고, 상기 램프형 신호와 DC제어 전압 사이의 소정의 관계에 대응하는 지속 시간을 갖는 데이타 펄스를 상기 램프형 신호의 각 사이클동안 발생하는 수단을 구비하며, 상기 데이타 펄스는 선택된 위상의 정극성 1/2 사이클과 관련된 구동 신호이며, 선택된 위상을 제외한 3상 전원의 나머지 위상의 각각에 대해 정극성 1/2 사이클과 부극성 1/2 사이클 구동 신호를 발생하기 위해 비교 수단에 접속된 시프트 레지스터 수단을 구비하며, 상기 구동 신호는 상기 데이타 펄스에 대해 소정의 위상 지연을 가지며 상기지연 수단은 상기 선택된 위상과 연관된 부극성 1/2 사이클 구동 신호를 발생하는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  20. 제19항에 있어서, 상기 회로는, 상기 기준 전압 파형에서 제공될 수 있는 불필요한 고조파와 과도 전압을 최소화하기 위해 상기 기준 전압 수단과 접속된 대역통과 필터 수단을 구비하는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  21. 제20항에 있어서, 상기 기준 전압 파형과 동상인 구형파 신호를 발생 하기 위해 상기 필터 수단에 접속된 수단과, 상기 구형파 신호를 수신하고, 상기 구형파 신호와 동상으로 타이밍 기준 신호를 제공하기 위해 접속된 위상 고정 루프를 구비하며, 상기 타이밍 신호는 3상 전원의 전원 주파수의 소정배인 주파수를 가지며, 상기 시프트 레지스터 수단은 상기 타이밍 신호를 수신하고 상기 타이밍 신호에 따라 상기 구동 신호를 발생하기 위해 접속되어 있는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  22. 제21항에 있어서, 상기 구형파 신호는 상기 램프형 신호 발생 수단에 램프 리셋트 신호로 인가되며, 상기 램프형 신호는 발생된 램프형 신호를 리셋트 시키기 위해 각각의 상기 램프 리셋트 신호에 응답하는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  23. 제22항에 있어서, 상기 시프트 레지스터 수단은 데이타 입력으로서 상기 데이타 펄스를 수신하며, 클럭 입력으로서 상기 타이밍 신호를 수신하기 위해 접속되어 있으며, 소스의 나머지 위상과 선택된 부극성 1/2 사이클과 관련된 구동 신호는 상기 시프트 레지스터 수단의 소정 출력상에 각각 제공되는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  24. 제23항에 있어서, 상기 데이타 펄스는 선택된 위상의 정극성 1/2사이클 구동 신호로서 상기 시프트 레지스터 수단의 부가적인 출력상에 제공되는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  25. 제19항에 있어서, 상기 램프형 신호는 선택된 위상의 각 정극성 1/2 사이클 동안 생기며, 상기 램프형 신호는 피크값에 시작하여 그 다음 감소하는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  26. 제25항에 있어서, 상기 비교 수단은 상기 램프형 아날로그 신호는 상기 DC제어 전압보다 더 낮은 전압값을 갖는 동안의 기간에 대응하는 지속 시간을 상기 각 데이타 펄스가 갖는 형태로 상기 데이타 펄스를 발생하는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  27. 제26항에 있어서, 상기 시프트 레지스터 수단은 데이타 입력으로서 상기 데이타 펄스를 수신하고 클럭 입력으로서 상기 타이밍 신호를 수신하도록 접속되어 있으며, 전원의 나머지 위상과 선택된 위상의 부극성 1/2 사이클과 연관된 구동 신호는 시프트 레지스터 수단의 소정 출력상에 제공되며, 이들 각각은 시프트 레지스터 데이타 입력으로서 수신된 상기 데이타 펄스중의 하나에 대응하며, 나머지 각 위상 구동 신호의 각 지속 시간과 선택된 위상의 부극성 1/2 사이클을 위한 구동 신호는 대응하는 데이타 펄스와 거의 같은 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  28. 제19항에 있어서, 선택된 위상은 상기 기준 전압보다 30°만큼 지연되는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  29. 제19항에 있어서, 선택된 위상은 상기 기준 전압 파형과 동상인 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  30. 제19항에 있어서, 전력 반도체 장치는 AC스위치 회로를 형성하도록 구성되어 있는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  31. 제19항에 있어서, 전력 반도체 장치는 전파 브릿지 정류기 회로를 형성하도록 구성된 것을 특징으로 하는 전력 반도체 도전 제어 회로.
  32. DC 제어 전압에 따라 AC전원으로부터 부하에 흐르는 전력을 조절하기 위해 3상 AC전원과 전기 부하사이에 접속된 3단자 전력 반도체를 선택적으로 구동시켜 도전 상태로 만들며, 상기 반도체 장치는 각각의 반도체 장치의 제어단자에 구동 신호를 인가하여 도전 모드로 구동시키는 제어 회로에 있어서, 3상 전원의 선택된 위상에 대응하는 기준 전압파형을 발생하기 위해 3상 전원에 접속된 기준 전압 수단을 구비하며, 상기 기준 전압 파형은 3상 전원의 선택된 위상에 대해 소정의 위상 관계를 가지며, 상기 기준 전압 파형에서 제공될 수 있는 불필요한 고조파의 과도 전압을 최소화시키기 위해 상기 기준 전압 파형으로 여파시키기 위한 대역통과 필터수단과, 기준 전압 파형과 동상인 구형파 신호를 발생하기 위해 상기 필터 수단에 접속된 수단과, 상기 구형파 신호를 수신하고 상기 구형파와 동상인 타이밍 기준 신호를 제공하기 위해 접속된 위상 고정 루프를 구비하며, 상기 타이밍 수단은 3상 전원의 전원 주파수의 소정의 배수인 주파수를 가지며, 상기 타이밍 신호 주파수의 소정 비율인 서로 다른 주파수를 갖는 다수의 카운터 출력 신호를 제공하기 위해 상기 타이밍 신호를 수신하도록 접속된 카운터 수단을 구비하며, 상기 위상 고정 루프는 전원 주파수를 갖는 카운터 출력 신호를 피드백 신호로서 수신하기 위해 접속되어 있고, 3상 위상 전원의 선택된 위상과 동상인 램프 리셋트 신호를 발생하고 스티어링 신호를 발생시키기 위해 상기 다수의 카운터 출력 신호를 수신하기 위해 접속된 논리 수단과, 3상 전원의 선택된 위상과 동상인 단일 램프형 전압 신호를 발생하기 위해 상기 램프 리셋트 신호를 수신하도록 접속된 수단과, 상기 램프 신호와 DC제어 전압을 비교하고 상기 램프 신호와 DC제어 전압과 소정의 관계에 대응하는 지속 시간을 갖는 데이타 펄스를 단일 램프형 신호의 각 사이클동안 발생시키는 수단을 구비하고, 상기 비교 수단에 의해 연속적인 펄스는 선택된 위상의 정극성 및 부극성 1/2사이클과 관련된 교대로 발생하는 구동 신호이며, 상기 스티어링 신호에 응답하고 상기 비교 수단에 의해 발생된 연속적인 데이타 펄스에 응답하여 선택된 위상의 정극성 및 부극성 1/2사이클과 관련된 구동 신호를 개별적으로 제공하는 분리기 수단과, 데이타 입력기으로서 정극성 1/2 사이클 구동 신호를 수신하며 클럭 입력으로서 상기 타이밍 신호를 수신하도록 접속된 제1 시프트 레지스터 수단과, 데이타 입력으로서, 상기 부극성 1/2 사이클 구동신호를 수신하고, 클럭 입력으로서 상기 타이밍 신호를 수신하도록 접속된 제2 시프트 레지스터 수단과 상기 제1 및 제2 시프트 레지스터 수단은 각 출력에서, 선택된 위상을 제외한 3상 전원의 각각의 나머지 위상에 대한 정 및 부극성 1/2 사이클 구동 신호를 발생하는 것을 특징으로 하는 전력 반도체 도전 제어 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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