JP3042704B2 - 信号デジタル化方法およびシステム - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は一般に、信号をデジタル化する方法およびシ
ステム、特にアナログ信号から時間および振幅情報を抽
出してその別々のデジタル表示を得るための方法および
システムに関する。

アナログ・デジタル変換器のような信号デジタル化回
路が種々の応用分野、特に通信の分野で使用されてい
る。例えば、音声その他のアナログ信号は、記憶、伝送
などを目的としてますますデジタル値で表わされること
が多くなっている。当然のことながら、もとのアナログ
信号はこのような記憶または伝送に先立ってデジタル形
式に変換されなければならない。

アナログ信号をデジタル化する１つの共通的な方法
は、規則的に反復するサンプリング間隔で信号をサンプ
リングし、各サンプルの絶対値を決定し、２進又は２進
化10進数といったデジタル形でこの絶対値を表示するこ
とである。アナログ信号のデジタル表示はかくして、各
々が２進ワードとして、又はその他の適切な何らかのデ
ジタル書式で表現された一連の信号絶対値であり、ここ
で、各々のデジタル絶対値の間の時間は均等で、かつア
ナログ信号をサンプリングするのに用いられるクロック
のパルス繰返し周波数（レート）の関数である。

このようなアナログ−デジタル変換システムでは、信
号再生において有効な程度の確度を達成するためにシス
テムのクロック又はサンプリングレートは、アナログ信
号の最高予想周波数よりもはるかに高くなくてはならな
いということがわかるだろう。そうでなければ、アナロ
グ信号の完全な半サイクル又はサイクルが失われる可能
性があり、又少なくとも、アナログ信号を正確に再生す
るのに信号逆転に関し不充分な情報しかデジタル形で利
用できないことになる。

また、サンプルの数はデジタル化されつつある信号で
はなくクロックレートの関数になるということもわかる
だろう。したがって、広い動的周波数範囲をもつ音声信
号が、高周波数端における信号についてよりも低周波数
端における信号についてはるかに多くのサイクルあたり
サンプル数をもつことになる。

発明の目的と要約 本発明の目的は、単純なアナログ−デジタル信号変換
回路を提供することにある。本発明のもう１つの目的
は、アナログ信号を正確に表わすのに必要とされるデー
タ量が最小限におさえられるような、アナログ信号をデ
ジタル化するための新規な方法及びシステムを提供する
ことにある。

本発明のさらにもう１つの目的は、アナログ信号から
時間情報を抽出しこのような情報をデジタル形式で表わ
すための新規な方法及びシステムを提供することにあ
る。

本発明のさらにもう１つの目的は、アナログ信号の最
高点と最低点を検出するための新規な方法及びシステム
を提供することにある。

本発明のさらにもう１つの目的は、抽出された時間情
報が振幅情報から分離され、抽出された時間及び振幅の
情報を互いに独立して処理することができるような、時
間及び振幅の情報をアナログ信号から抽出するための新
規な方法及びシステムを提供することにある。

前述の目的及びその他の目的は、本発明においては、
振幅の山頂部（peak）と谷部（valley）を生じさせる時
間とともに変化する振幅をもつ入力アナログ信号を２値
の情報へ変換するコンバータ回路であって、該コンバー
タ回路は、 入力アナログ信号を受理する入力端子、および入力ア
ナログ信号の山頂部と谷部の間の時間に応答する時間長
をもつ２値の状態の系列の形式の２値の信号を送出する
出力端子を有するデジタイザ手段を具備し、 該デジタイザ手段は、 入力アナログ信号の遅延バージョンを発生する手段、
および入力アナログ信号を遅延バージョンと比較し該入
力アナログ信号と該遅延バージョンの間の予め定められ
た関係に応答し該２値の信号の状態を変化させ入力アナ
ログ信号の最大点および最小点の少くとも１つにもとづ
き時間情報を振幅情報から分離し、分離された情報をデ
ジタル値として取出すことにより、アナログ入力信号を
近似的に表現する手段を包含する、コンバータ回路、に
より達成される。

本発明に従うと、アナログ信号とアナログ信号の遅延
されたバァージョン（様式）とが比較される。比較され
た信号の振幅がほぼ等しいか又は予め定められた或る所
定の値だけ異なっている度毎に、この条件は、アナログ
信号の時間又は周波数成分の表示として検出される。ア
ナログ信号とその遅延されたバァージョンの相等性又は
近相等性の条件は最高点又は最低点で起こることから、
各々の相等性又は近相等性条件についての出力信号、好
ましくは２進レベル変更はアナログ信号の最高点と最低
点の間の時間を提供することになる。アナログ信号の振
幅は、各２進レベル変更の時点でサンプリングされ得、
別々の出力として各々の最高点と最低点の振幅を提供す
る。

本発明のきわめて有利な一実施例においては、到来信
号のアナログバージョンを受けとるためデジタル化回路
に前置増幅器が具備されている。前置増幅器はその出力
端において、到来アナログ信号の最高点と最低点に対応
する一連の２進状態を生成する２状態回路に結合されて
いる。前置増幅器は、反転及び非反転入力端及び出力端
を有する増幅器で形成されている。非反転入力端は、基
準電位に結合され、アナログ信号は反転入力端末で受け
とられる。従って前置増幅器の出力端に与えられるアナ
ログ信号は反転である。

２状態回路は同様に、反転及び非反転入力端と１つの
出力端を有する比較器を含み、この入力端と出力端は互
いに抵抗分割器回路を介して接続されている。好適な一
実施例においては、２状態回路内の比較器の非反転入力
端は抵抗分割器回路の結節点に結合される。同様に、コ
ンデンサがその１つの端末において結節点に接続され、
そのもう一方の端末では基準電位に接続されている。抵
抗分割器回路内の抵抗器及びコンデンサの値は、マイク
ロセカンド単位で例証的に応答時間を生成するよう選択
されうる。このような時定数が２進信号の２進状態間の
遷移を支配している。

当然のことながら、アナログ信号とその遅延バージョ
ンの間の遅延はさまざまな手段によって導入し得ること
がわかるだろう。以下で開示するこのような手段の１つ
は、アナログ信号をサンプリングし１クロックパルスの
デジタル遅延を導入するデジタル回路である。このよう
なシステムは、アナログ入力信号の最高の予想周波数の
一関数としてクロック速度を調整するだけでさまざまな
利用分野でさまざまなアナログ信号について用いること
ができることから、特に有利なものである。例えば、ク
ロック速度をアナログ入力信号の最高予想周波数の約２
倍、又好ましくはそれ以上ににセットすることが可能で
ある。

本発明は、マイクロセカンド単位で例証的に２進状態
の間の遷移を生成する高速デジタル化システムを提供す
る。時間例えば周波数又は位相の情報のみが重要である
利用分野のためのデジタル信号処理の観点から見ると、
振幅情報を処理する必要なく時間情報の抽出を可能にす
ることによって、全体的な処理速度は著しく増大し回路
の複雑性は著しく減少する。同様に、時間情報のみが必
要である利用分野においては、データ短縮が直接変換回
路において達成される。従って、当該デジタル化装置
は、高価で複雑なフィルターバンクを使用するもののよ
うな従来のシステムに比べ著しい利点及び節約を提供し
てくれる。

図面の簡単な説明 本発明は、添付の図面と合わせて以下の詳細な説明を
読むことにより容易に理解できる。なお図中、 図１は、本発明の原理を一般的に示す機能ブロックダ
イヤグラムである。

図1Aは、図１の原理に従って処理された信号の標準的
波形の図である。

図２は、本発明の原理に従った時間情報を抽出するた
めのアナログ−ディジタル変換器回路の一実施態様の概
略図である。

図2Aは、図２の実施態様を概略的に示す単純化したブ
ロックダイヤグラムである。

図３〜６は、本発明に従った時間抽出回路のもう１つ
の実施態様の概略図である。

図７は、本発明に従った時間・振幅抽出回路の一実施
態様の機能ブロックダイヤグラムである。

図８は、図７の原理に従った本発明の一実施態様のよ
り詳細な概略図である。

図8Aは、図７の回路内のさまざまな点における標準的
信号レベルの図である。

詳細な説明 図１を参照すると、例えば音声通信において遭遇する
タイプのアナログ入力信号が、適当な従来の信号比較又
は比較回路50の１つの入力端末に適用される。このアナ
ログ信号は同様に適当な従来の遅延回路52を通して比較
回路50の第２の入力端末にも適用される。遅延回路52の
出力信号は同様に、適当な従来のアナログ・ディジタル
（A/D）変換器54のデータ入力端末に適用される。比較
回路50からの出力信号は、時間情報出力信号として提供
され、A/D変換器54のトリガー入力端末にも適用され
る。A/D変換器54からのデジタル出力信号は、振幅情報
出力信号として供給される。

図１に具体的に示されている本発明の作動は、図１の
回路に適用される信号及びこの回路により生成される信
号を例示する図1Aを参考にしてさらに完全に評価するこ
とができる。アナログ入力は、時間と共に振幅が変化す
る信号として示されている。この時変振幅は、信号の振
幅変動が方向を変える最高点と最低点を作り出すことが
わかる。最高点のいくつか（正方向から負方向への逆
転）は、56に示されているように正であり（この場合、
点線の水平ラインは直流ゼロボルトを表わすと仮定す
る）、58に示されているようにいくつかの最高点は負で
ある。同様に、最低点のいくつか（負方向から正方向の
逆転）は、60に示されているように負であり、一方その
他の最低点は62で示されているように正である。

ひきつづき図１及び1Aを参照すると、遅延アナログ入
力は、アナログ入力が方向逆転を行ってしまうまで方向
を逆転せず、従って、２つの信号はアナログ入力の各逆
転の直後に交叉する。２つの信号のこの交叉点は等電圧
点（或いは、電流信号の場合には等電流点）である。比
較回路50はこの等値点（例えば電圧又は電流振幅）を検
出し、２進状態の変化を出力する。

かくして、アナログ入力信号の各最高点及び最低点は
比較回路50の２進出力レベル内の変化により表わされ、
２進レベルの変化のシーケンスはアナログ信号の最高点
と最低点の間の時間を表わすということがわかるだろ
う。この時間情報又はデータは当然のことながらアナロ
グ信号の周波数に関係づけされ、従って結果として得ら
れる比較回路50の出力信号はアナログ信号から抽出され
た時間又は周波数情報を表わす。

アナログ入力信号は、好ましくはその遅延した形で、
A/D変換器54のデータ入力端末に適用される。アナログ
入力から抽出された時間のデータはA/D変換器54が遅延
アナログ信号をサンプリングし２進時間データ信号が２
進レベルを変える毎に遅延アナログ信号の振幅を表わす
デジタル出力信号を提供するように、トリガーとしてA/
D変換器54に対して適用される。かくして、各々の最高
点及び最低点の時間は、時間情報出力信号として利用可
能となり、各最高点及び最低点の振幅は振幅情報信号
（図1Aに示さず）として別々に利用可能である。当然の
ことながら、各々の最高点及び最低点についての時間及
び振幅のデータは、振幅データが時間データに応答して
生成されることからそれぞれの出力端末においてはほぼ
同時に現れる。しかしながら当業者であれば、比較、サ
ンプリングなどのために用いられる回路又は方法により
或る程度のわずかな遅延が導入されることも可能である
ということがわかるであろう。必要とあらば、回路の遅
延を妨げ精度を増大させるために遅延を導入することも
可能である。

図２は、少なくともアナログ信号の時間成分に関し
て、アナログ信号を２進信号に変換するために有効なア
ナログ−ディジタル変換器回路の１実施態様を概略的に
表わしている。

この回路には、それぞれ反転及び非反転入力端11及び
12と１つの出力端13を有する前置増幅器10が具備されて
いる。非反転入力端12は抵抗器16を介して基準電位14に
連結されている。反転入力端11は、コンデンサ18と抵抗
器19の直列組合わせを介してアナログ信号を受けとる入
力端末17に結合されている。フィードバックコンデンサ
21及びフィードバック抵抗器22が、前置増幅器10の反転
入力端11及び出力端13を横切って具備される。出力端13
は、抵抗器23を介して基準電圧14に接続されている。

図２はさらに、反転入力端、非反転入力端及び出力
端、それぞれ31,32,33を有するデジタル化比較器30を有
する回路のデジタル化部分を示す。入力端31及び32を横
切って抵抗器35が接続され、非反転入力端32及び出力端
33を横切って抵抗器37が接続されており、かくして抵抗
器35及び37は抵抗電圧分割器を形成している。抵抗器35
及び37が非反転入力端32に接続されている結節点はコン
デンサ40の片端に接続されており、このコンデンサのも
う一方の端部は基準電位14に接続されている。好ましい
一実施態様においては、コンデンサ40と抵抗器35及び37
の組合わせにより生成される時定数は、マイクロセカン
ド単位のものである。

前置増幅器10の出力端13における増幅されたアナログ
信号は、デジタル化比較器30の反転入力端31に供給され
る。従ってデジタル化比較器30の出力端33は、周波数に
関してアナログ信号と一致する上述の２進信号を生成す
る。

図２の実施態様の単純化されたブロックダイヤグラム
が図2Aに示されており、ここにおいて要素100は従来の
演算増幅器であり、要素102は従来の比較器である。こ
の実施態様において、１つの比較器入力端末上の信号と
もう１つの比較器入力端末上の信号の間には、抵抗器R1
及びR2及びコンデンサC1を含むRC回路網を通して遅延が
導入される。かくして、図３の実施態様は、遅延回路
（すなわち図１にあるような遅延回路52）として作用す
るRC回路網の使用によりアナログ入力信号の遅延バージ
ョンを提供する１つの単純な方法を表わすものであるこ
とがわかるだろう。

上述のように、遅延を導入する成分の値は、マイクロ
セカンド単位での遅延を提供するように選択される。こ
の遅延は、アナログ入力とその遅延バージョンが図1Aに
示されているような最高点及び最低点に近い場所で交叉
するように各々の最高点と最低点の間の時間との関係に
おいて比較的少なく、好ましくはかなり小さいものであ
る。

アナログ入力信号とその遅延バージョンの間に適当な
遅延を導入するその他の方法は、図３から図６までに示
されている。なおこれらの図において、同じ呼称は同じ
構成要素を表わすのに用いられる。

ここで図３を参照すると、アナログ入力信号ANALOG
は、事前増幅及び必要とあらばインピーダンス整合又は
分離のため、演算増幅器100に対して適用される。演算
増幅器100からの出力信号は、従来の比較器102の２つの
入力端末の１方に直接、そして比較器102の２つの入力
端末のうちのもう１方に対し第１及び第２の演算増幅器
104及び106を介して、適用される。増幅器104及び106を
含む経路内に伝播遅延移相が導入され、従ってこの経路
に沿って比較器102に達する信号は直接適用されたアナ
ログ入力信号との関係においてわずかに（２つの増幅器
の伝播遅延の量）遅延させられる。

図４において、音源から他のマイクロホンよりもさら
に離して１つのマイクロホンを設置することにより、マ
イクロホン110及び112（MIC1及びMIC2）により生成され
る２つの信号の間に、遅延又は移相が導入される。かく
して、マイクロホン110が音源からより遠くにある場
合、その出力信号は、マイクロホン112からの出力信号
との関係において遅延されることになる。

図５は、遅延を導入するのにアナログサンプル及びホ
ールド回路119を用いる時間データ抽出回路の一実施態
様を示す。サンプル及びホールド回路は、クロックパル
スCLOCKが適用される毎にアナログ信号をサンプリング
し記憶する。クロックパルス同士の間隔中、サンプル及
びホールド回路により記憶され比較器102に適用された
信号レベルは、一定にとどまり、アナログ信号がなおも
同じ方向に変化している場合にはアナログ信号のつねに
片側（すなわち大きい方又は小さい方）にある。しかし
ながら最高点又は最低点に達した後、アナログ信号は逆
転し、記憶された値とアナログ値の間の関係は変わる。
例えば、最高点に達した時点で、記憶された信号よりも
大きかったアナログ信号は記憶された信号より小さくな
る。この変化は比較器により検出され、その２進出力状
態の変化という結果をもたらす。

図６においては、アナログ−ディジタル（A/D）変換
器116、先入れ先出し（FIFO）レジスタ118及びデジタル
／アナログ（D/A）ル変換器120を含む回路により、アナ
ログ入力信号及びそれに比較される遅延バージョンの間
に、遅延が導入される。A/D変換器116からのアナログ入
力のデジタルバージョンは、READ（読取り）信号により
FIFO内に刻時される。FIFOの段数及びREAD信号の速度に
応じて、アナログ信号のデジタルサンプルは予め定めら
れた量だけ遅延され、アナログ値に変換し戻され、比較
器102に適用される。かくして遅延の量はREAD信号の速
度の選択により制御されうる。

図７は、アナログ値を表わすデジタル信号の間で遅延
が導入され比較が行われるような本発明に従った時間及
び振幅抽出回路の一実施態様の単純化された機能ブロッ
クダイヤグラムを示している。図８は、この同じアプロ
ーチを用い同様にデジタル時間・振幅成分からアナログ
信号を再構築する機能的能力をも含む一実施態様のより
詳細な回路図を示している。

まず第一に図７を参照すると、アナログ入力信号は、
好ましくはアナログ信号の最高予想周波数の２倍以上の
クロック速度で作動するA/D変換器200に適用される。規
則的なクロック間隔でのアナログ信号の絶対値の一連の
デジタル表示であるA/D変換器200からのデジタル出力信
号は、変換器200により生成されたデジタル信号を一時
的に記憶するため、CLOCK又はその他の適当な有効化信
号により刻時される従来のラッチ回路202のデータ入力
端末に適用される。ラッチ202からの出力信号は、第２
のラッチ204及び適切な従来のデジタル比較器回路206に
適用される。デジタル比較器回路206同は同様にA/D変換
器からデジタル信号を受けとり、ラッチ204は有効化信
号として比較器206からTIME出力信号をも受けとる。

作動中、入力アナログ信号ANALOGは、A/D変換器200に
よりデジタル形に変換され、ここで規則的なサンプリン
グ間隔（すなわちCLOCK間隔）でのアナログ信号の振幅
は例えば４ビットの２進ワードなどによってデジタル形
で表わされる。各々のデジタル振幅値は、ラッチ202に
より記憶され、１クロック周期分だけ遅延される。当然
のことながら、望ましい場合には、多段ラッチを用いる
ことにより、さらに多くの遅延を導入することも可能で
ある。比較器206は、ラッチ202からの遅延した振幅を変
換器200からの現在の又は遅延していない振幅値と比較
する。２つの値の差が正負符号を正から負又は負から正
に変える場合つねに出力パルスを提供するか又は出力信
号レベルを変更することが図７及び８のデジタル実施態
様において好ましいものの、比較器206は、遅延した振
幅値と遅延していない振幅値が等しくなる毎に１つのパ
ルス又は信号レベルの変更を出力することができる。

例えば、比較器206が遅延していない信号から遅延し
た信号を減算すると、この差は、アナログ信号振幅が最
高点に向かって増大している場合（すなわち正の勾配を
もつ場合）正又はゼロとなる。同様にして、この差は、
アナログ信号振幅が最低点に向かって減少している場合
（すなわち負の勾配を有する場合）、負又はゼロとな
る。アナログ信号が最高点に達し最低点に向かって減少
し始める毎に、差は正から負へ変化する。同様に、アナ
ログ信号が最低点に達し最高点に向かって増大し始めた
場合、差は負から正へ変化する（例として、Ｐがデジタ
ル形の遅延していない振幅を又Ｑがデジタル形の遅延し
た振幅を表わしている図8Aを参照のこと）。従って、比
較器206は２つの入力信号を減算し、２つの入力信号の
差の正負符号の変化を検出し、遅延した振幅値と遅延し
ていない振幅値の間の差の正負符号が変わる毎に出力信
号レベルの変化又はパルスを出力することができる、と
いうことがわかるだろう。

ひきつづき図７を参照すると、比較器206からの時間
出力パルス又はレベル変化は、ラッチ204をトリガー又
は有効化してラッチ204が各々の最高点及び最低点の検
出時点でラッチ202からの入力信号を記憶するようにす
るために用いられる。従って、ラッチ204は、TIME（時
間）信号と一致して利用可能なAMPLITUDE（振幅）信号
が最高点又は最低点の振幅を表わし一方TIME信号は各最
高点又は最低点の発生時点を表わすように、各最高点及
び最低点におけるアナログ入力信号の遅延した振幅値
を、デジタル形で記憶する。これら２つの出力信号は別
々のものであり、例えばスクランブリングなどを目的に
して別々に処理されうるということがわかるだろう。さ
らに、２つの出力信号は、連続する最高点と最低点の間
の適当な平滑化を伴う何らかの適当なデジタル−アナロ
グ変換により入力アナログ信号の比較的精確なバァージ
ョンを再構成するのに必要な全ての情報を提供する。

図８は、入力アナログ信号がデジタル形に変換され最
高点と最低点の時間を検出し最高点と最低点の振幅を検
出する作業がデジタル信号処理回路によって達成される
という点で図７のものに似た本発明の一実施態様を示し
ている。さらに、図８の実施態様では、入力アナログ信
号から抽出されたデジタル時間・振幅情報から入力アナ
ログ信号が再構築されるようになっている。図８を参照
すると、適切な従来の高速デジタル−アナログ（D/A）
及びアナログ−ディジタル（A/D）変換器210は、アナロ
グ入力端末A/D IN、デジタル入力端末DIN0−DIN9、アナ
ログ入力端末D/A OUT、デジタル出力端末DOUT0−DOUT
7、CLK D/A入力端末、及びCLK A/D入力端末ならびにそ
の他の電源、アース及びこれらの装置の適切な作動のた
めに必要とされるその他の信号を含んでいる。変換器21
0のデジタル出力端末は、従来の比較器214の１組の入力
端末P0−P7及び従来のラッチ212に対して出力信号D00〜
D07を提供する。ラッチ212からの遅延したデジタル出力
信号D0′０〜D0′７は比較器214のもう１組の入力端末Q
0−Q7に提供され、出力信号Ｐ＝Ｑ及びＰ＞Ｑは従来の
２つの入力NANDゲート216の入力端末に供給される。合
わさって１つの従来のフリップフロップを形成する一対
のNANDゲート218及び220は、そのそれぞれセット及びリ
セット入力端で、NANDゲート216からの出力信号及び比
較器からのＰ＞Ｑ出力信号を受けとる。フリップフロッ
プゲート220からの出力信号は、それ自体時間出力信号O
UT−CLKを提供する従来の単安定又はワンショットマル
チバイブレータ222の入力端末に供給される。

作動中、アナログ信号から時間及び振幅の情報を抽出
するため、A/D,D/A変換器210はシステムA/DクロックCLK
Aと共にアナログ入力信号AINを受けとる。

変換器210は、入力クロック速度でアナログ信号をサ
ンプリングし、出力信号D00−D07の形で規則的な間隔で
アナログ信号の振幅値を提供する。このD00−D07の出力
信号は、インバータ224により反転されラッチ212のクロ
ック入力端末に適用されるクロック信号CLKAによって定
められた時間だけ、ラッチ212によって遅延される。振
幅サンプルＱ及びＰの遅延した及び遅延していないバァ
ージョンはそれぞれ、図8Aに概略的に示されているよう
に、比較器214により比較される。その結果、フリップ
フロップゲート220からのＰ＞Ｑ^＊（Ｐ＞Ｑ信号の反転
又は「バー入り」バージョン）は、図8Aに示されている
ように各々の最高点及び最低点の発生時点でレベルを変
える。この信号はワンショット222をトリガーするた
め、ワンショット222からの出力クロック信号OUTCLKは
各々の最高点と最低点で起こるパルスであり、連続する
OUTCLKパルスの間の時間は連続する最高点と最低点の間
の時間を表わす。

従って、OUTCLK信号及びD0′０〜D0′７信号は、望む
とおりに記憶又は使用されうる時間及び振幅の情報を提
供する。当然のことながら、図７の実施態様においてと
同様に、D0′０〜D0′７出力信号により表わされる振幅
値は、最高点及び最低点の振幅のみを記憶又はその他の
形で処理することが望まれる場合OUTCLK最高点−最低点
間時間信号に応答して、記憶又はその他の形で使用する
ことができる。同様に、最高点−最低点間時間情報は、
例えば各OUTCLKパルスに応答して従来の２進計数器を開
始させ各OUTCLKパルスの直前の時間データが計数器を再
開させるにつれて計数器の出力信号を記憶することによ
って、記憶及び後の検索のために、OUTCLKパルスからデ
ジタルワードに変換されうる。

アナログ信号を再構築するのにデジタル時間・振幅情
報が用いられている図８の実施態様の動作モードについ
て、ここで説明する。アナログ信号の最高点及び最低点
の振幅情報はメモリー又はその他の供給源から変換器21
0のDIN入力端末へとデジタル入力信号DI10−DI7として
供給される。時間情報は、再構築されるべきアナログ信
号の振幅情報に相応する時間情報から誘導された入力ク
ロック信号INCLKの形で変換器210のCLK D/A入力端末へ
と供給される。その結果は、変換器210のD/A OUT端末か
らのアナログ出力信号AOUTである。このアナログ出力信
号は各々のINCLKパルスで最高点から最低点又は最低点
から最高点へステップし、従って、アナログ信号は使用
前に平滑化又は何らかの形のろ過を必要としうる。音特
に音声の場合、アナログ信号の制限された範囲、電子機
械的スピーカの固有平滑化傾向そして他のアナログ信号
の場合に比べて音声の場合低い忠実度が許容できること
などの理由で、平滑化又はろ過は必要でない可能性があ
る。

本発明はA/D変換器が通常有効である状況においての
みならずその他のタイプの装置が通常使用されうるよう
な状況において数多く利用されるということがわかるだ
ろう。標準的な利用分野としては例えば、レーザーディ
スクといった記録媒体上への記憶のためのアナログ信号
がデジタル形に変換されるデジタル録音の分野がある。
このような分野における本発明の利点は、当然のことな
がら、記録媒体上で著しく少ない記憶空間しか用いるこ
となく充分に精確な再生度で音楽又はその他の音を録音
できるということにある。本発明に従ってアナログ情報
をデジタル形に変換する場合システムの効率及び／又は
一定量のデータの伝送に対する帯域幅の必要条件が著し
く改善されうるという意味で、デジタル通信システムに
おいても同じ利点が可能でありうる。

アナログ−ディジタル変換器に対する標準的な明らか
な利用分野と異なる本発明のその他の利用分野として
は、復調といった機能がある。例えば、振幅変調された
信号を本発明に従った回路に適用し変調された搬送波か
ら時間及び振幅データを抽出することにより、この信号
を復調することができる。搬送波の周波数は一定である
ことから、振幅データはその搬送波についての振幅変調
情報を表わすことになる。同様に、本発明の時間抽出原
理構成を用いてアナログ信号から時間又は位相情報を抽
出することができるということもわかるだろう。さら
に、前述のとおり、時間及び振幅の成分は別々であり独
立して処理及びスクランブリングされることから、本発
明に基づく変換器を用いてアナログ信号のきわめて安全
なスクランブリングを達成することが可能である。この
ため、アナログ信号の通常のデジタルバージョンにおけ
るように時間がつねに一定である振幅を表わすデジタル
ワードの再配置といった標準的な先行技術のアプローチ
をはるかにしのぎうる安全度が可能になる。

本発明を特定の実施態様及び利用分野について記述し
てきたが、当業者ならばこの教示に照らし合わせて、請
求されている本発明の精神から逸脱することなく付加的
な実施態様を生み出すことができる。例えば、本発明は
ハードウェアの実施態様について記述したが、本発明の
原理の全てとまでは言わないもののほとんどをソフトウ
ェアで実施することができるということもわかるだろ
う。従って、本開示中の図面及び明細は本発明の理解を
容易にするために提供されたものであり、その範囲を制
限するものとみなされるべきではないということ点に留
意されたい。

フロントページの続き (56)参考文献 特開 昭63−158989（ＪＰ，Ａ) 特開 昭63−254499（ＪＰ，Ａ) 特開 昭58−108467（ＪＰ，Ａ) 特開 昭58−33168（ＪＰ，Ａ) 特開 平２−239384（ＪＰ，Ａ) 実開 平３−3853（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/12

Claims (28)

(57)【特許請求の範囲】
1. 【請求項１】振幅の山頂部と谷部を生じさせる時間とと
   もに変化する振幅をもつ入力アナログ信号を２値の情報
   へ変換するコンバータ回路であって、該コンバータ回路
   は、 入力アナログ信号を受理する入力端子、および入力アナ
   ログ信号の山頂部と谷部の間の時間に応答する時間長を
   もつ２値の状態の系列の形式の２値の信号を送出する出
   力端子を有するデジタイザ手段を具備し、 該デジタイザ手段は、 入力アナログ信号の遅延バージョンを発生する手段、お
   よび入力アナログ信号を遅延バージョンと比較し該入力
   アナログ信号と該遅延バージョンの間の予め定められた
   関係に応答し該２値の信号の状態を変化させ入力アナロ
   グ信号の最大点および最小点の少くとも１つにもとづき
   時間情報を振幅情報から分離し、分離された情報をデジ
   タル値として取出すことにより、アナログ入力信号を近
   似的に表現する手段を包含する、コンバータ回路。
2. 【請求項２】前記デジタイザ手段にはさらに増幅器手段
   が具備されており、この増幅器手段は、反転及び非反転
   入力端及び増幅器出力端を有し、該入力アナログ信号を
   受信する前記入力端は前記反転入力端であることを特徴
   とする、請求の範囲第１項記載のコンバータ回路。
3. 【請求項３】前記増幅器出力端を前記非反転入力端に結
   合せしめるフィードバック手段を備えたことを特徴とす
   る、請求の範囲第２項記載のコンバータ回路。
4. 【請求項４】前記フィードバック手段が 前記反転入力端に接続される第１の抵抗器手段； 前記非反転入力端に接続される第２の抵抗器手段；及び 前記非反転入力端子と基準電位にまたがって接続される
   コンデンサ手段であってこのコンデンサ手段及び前記第
   １及び第２の抵抗器手段は予め定められた時定数を確立
   するもの； を具備する、請求の範囲第３項記載のコンバータ回路。
5. 【請求項５】入力アナログ信号を受けとるための入力端
   及び該入力アナログ信号の増幅バージョンを提供するた
   め前記デジタイザ手段の前記入力端に結合された出力端
   とを有する前置増幅器手段をさらに具備する、請求の範
   囲第１項記載のコンバータ回路。
6. 【請求項６】入力アナログ信号の山頂部と谷部により時
   間情報と振幅情報を分離し、デジタル値として抽出し、
   それにより入力アナログ信号の近似的表現が行われるよ
   うになっている、請求の範囲第１項記載のコンバータ回
   路。
7. 【請求項７】前記入力端と、前記前置増幅器手段の前記
   出力端とを結合するための負帰還手段をさらに具備し、
   該負帰還手段は周波数応答伝送特性を有する、請求の範
   囲第５項記載のコンバータ回路。
8. 【請求項８】時間とともに変化する入力信号の１つの特
   徴についてのアナログの情報の振幅の山頂部と谷部の間
   の時間をデジタル形式で表示する回路であって、該回路
   は、 時間とともに変化する入力信号を遅延させる手段；およ
   び 時間とともに変化する入力信号と遅延された時間ととも
   に変化する入力信号のそれぞれの大きさを比較し比較さ
   れた信号の大きさの差が所定の関係を有する度毎に、デ
   ジタル出力信号の遷移を生じさせそして入力信号の最大
   点および最小点の少くとも１つにもとづき時間情報を振
   幅情報から分離し、分離された情報をデジタル値として
   取出すことによりアナログ入力信号を近似的に表現する
   手段； を具備する回路。
9. 【請求項９】比較された信号の絶対値がほゞ等しくなる
   度毎に、デジタル出力信号における前記遷移が生ずる、
   請求の範囲第８項記載の回路。
10. 【請求項１０】比較された信号のうちの大きい方の信号
    の絶対値が比較された信号のうちの小さい方の信号の絶
    対値よりも小さくなる度毎に、デジタル出力信号におけ
    る前記遷移が生ずる、請求の範囲第８項記載の回路。
11. 【請求項１１】前記遅延用手段は、時間とともに変化す
    る入力信号の予想される最短の期待サイクルの半分の時
    間よりも少ない量だけ時間とともに変化する入力信号を
    遅延させる手段を具備する、請求の範囲第８項記載の回
    路。
12. 【請求項１２】前記デジタル出力信号の各遷移の間に時
    間とともに変化する入力信号の振幅のデジタル表示を出
    力する手段を具備する、請求の範囲第８項記載の回路。
13. 【請求項１３】アナログの時間とともに変化する入力信
    号の特徴についての情報をデジタル形式で表現する方法
    であって、該方法は、 時間とともに変化する入力信号を遅延させる段階； 時間とともに変化する入力信号と遅延した時間とともに
    変化する入力信号の大きさを比較する段階、及び 比較された信号の大きさが予め定められた関係を有する
    度毎にデジタル出力信号に遷移を生じさせそして入力信
    号の最大点および最小点の少くとも１つにもとづき時間
    情報を振幅情報から分離し、分離された情報をデジタル
    値として取出すことによりアナログ入力信号を近似的に
    表現する段階、 を具備する方法。
14. 【請求項１４】比較された信号の絶対値がほぼ等しくな
    る度毎に、デジタル出力信号における前記遷移が生成さ
    れる、請求の範囲第13項記載の方法。
15. 【請求項１５】比較された信号のうち大きい方の信号の
    絶対値が小さい方の信号の絶対値よりも小さくなる度毎
    にデジタル出力信号における前記遷移が生ずる、請求の
    範囲第13項記載の方法。
16. 【請求項１６】遅延の段階には、時間とともに変化する
    入力信号の最短の期待サイクルの半分の時間よりも少な
    い量だけ時間とともに変化する入力信号を遅延させる段
    階を具備する、請求の範囲第13項記載の方法。
17. 【請求項１７】デジタル出力信号における遷移は、時間
    とともに変化する入力信号と遅延した時変入力信号のう
    ちの一方の振幅を、該２信号の他方の振幅から差し引い
    て振幅の差を生成し、この差の正負符号が変わる度毎に
    前記遷移を生ずることにより生成される、請求の範囲第
    13項記載の方法。
18. 【請求項１８】デジタル出力信号のそれぞれの遷移にお
    いて時間とともに変化する入力信号の振幅のデジタル表
    示を出力する段階を含む、請求の範囲第17項記載の方
    法。
19. 【請求項１９】時間とともに変化する入力信号を規則的
    な間隔で一連の振幅サンプルを含むデジタル入力信号へ
    変換する段階を含み、遅延及び比較の段階がデジタル入
    力信号について実施される、請求の範囲第13項記載の方
    法。
20. 【請求項２０】時間とともに変化する入力信号の１つの
    特徴として、デジタル出力信号の順次の遷移の間の時間
    の値を記憶する段階を含む、請求の範囲第13項記載の方
    法。
21. 【請求項２１】時変入力信号の最高点と最低点の振幅に
    対応する一連のデジタル振幅表示を生ずるようデジタル
    出力信号のそれぞれの遷移において時変入力信号の振幅
    のデジタル表示を１つずつ出力する段階及び時間ととも
    に変化する入力信号の１つの特徴として一連のデジタル
    振幅表示を記憶する段階を具備する、請求の範囲第20項
    記載の方法。
22. 【請求項２２】時間とともに変化する入力信号の山頂部
    と谷部の振幅に対応して、一連のデジタル振幅表示を生
    成するためデジタル出力信号のそれぞれの遷移において
    時変入力信号の振幅のデジタル表示を１つずつ出力する
    段階、及び時間とともに変化する入力信号の１つの特徴
    として一連のデジタル振幅表示を記憶する段階を具備す
    る、請求の範囲第13項記載の方法。
23. 【請求項２３】デジタル出力信号における遷移により定
    められた時間において、出力デジタル振幅表示の系列に
    おけるそれぞれの出力デジタル振幅表示に応答し１つの
    アナログ信号レベルが生ずることにより、デジタル出力
    信号の遷移及び出力デジタル振幅表示シーケンスに応答
    して時間とともに変化する入力信号を再構成する段階を
    含む、請求の範囲第21項記載の方法。
24. 【請求項２４】時間とともに変化する入力信号をその最
    短の期待サイクルの半分よりも少ない量だけ遅延させる
    手段； 時間とともに変化する入力信号と遅延した時間とともに
    変化する入力信号の振幅に応答して、前記振幅間に所定
    の関係が存在する度毎に、デジタル出力信号を生成する
    ための手段；及び 時間とともに変化する入力信号の最大点および最小点の
    少くとも１つにもとづき時間情報を振幅情報から分離
    し、分離された情報をデジタル値として取出すことによ
    り、該時間とともに変化する入力信号を近似的に表現す
    る手段； とを具備することを特徴とする、時間とともに変化する
    入力信号から振幅情報を抽出する回路。
25. 【請求項２５】前記デジタル出力信号を生成する手段
    は、前記振幅を比較するための手段、及び振幅がほぼ等
    しくなる度毎に前記デジタル出力信号を生成する手段を
    具備する、請求の範囲第24項記載の回路。
26. 【請求項２６】前記デジタル出力信号を発生させる手段
    は、前記振幅を比較する手段、及び振幅のうちの大きい
    方が小さい方より少なくなる度毎に、前記デジタル出力
    信号を発生させる手段を具備する、請求の範囲第24項記
    載の回路。
27. 【請求項２７】前記抽出手段は、デジタル出力信号に応
    答して遅延した時間とともに変化する入力信号の振幅を
    選択的に出力する手段を具備する、請求の範囲第26項記
    載の回路。
28. 【請求項２８】前記デジタル出力信号生成手段は、前記
    時間とともに変化する入力信号及び前記遅延した時間と
    ともに変化する入力信号の相対的振幅を比較し、所定の
    関係が発生する度毎に、前記デジタル出力信号を発生さ
    せる手段を具備し、前記抽出手段は、デジタル出力信号
    に応答して遅延した時間とともに変化する入力信号の振
    幅を選択的に出力する手段を具備する、請求の範囲第24
    項記載の回路。