JP3042476B2

JP3042476B2 - 半導体装置の入力回路

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Publication number: JP3042476B2
Application number: JP9319860A
Authority: JP
Inventors: 幸典山田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-20
Filing date: 1997-11-20
Publication date: 2000-05-15
Anticipated expiration: 2017-11-20
Also published as: JPH11154850A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の入
力回路に係り、詳しくは、入力開放時の動作を保証する
トランジスタを備える半導体装置の入力回路に関する。

【０００２】

【従来の技術】従来から、半導体装置の入力回路には、
インバータを備えるものがある。ところで、この種の入
力回路が上記インバータを備える場合、入力が開放状態
になったとき、インバータの出力が不安定になる虞があ
る。このインバータの出力不安定を解消する手段として
は、特開平４−１９９９０９号公報に記載があるよう
に、プルアップ抵抗やプルダウン抵抗を備える入力回路
が知られている。図５は、同公報記載のプルダウン抵抗
を備える入力回路の回路構成を示し、図中抵抗１０２が
プルダウン抵抗であり、Ｐ型ＭＯＳ(metal oxide semis
onductor)トランジスタ１０５とＮ型ＭＯＳトランジス
タ１０６とによってインバータが構成されている。

【０００３】上記入力回路において、入力端子１０１が
ハイレベルになると、Ｐ型ＭＯＳトランジスタ１０５及
びＮ型ＭＯＳトランジスタ１０６のゲートがハイレベル
になる。これにより、Ｐ型ＭＯＳトランジスタ１０５が
オフになり、Ｎ型ＭＯＳトランジスタ１０６がオンにな
る。Ｎ型ＭＯＳトランジスタ１０６のオンにより、Ｎ型
ＭＯＳトランジスタ１０４のゲートがロウレベルになる
ので、Ｎ型ＭＯＳトランジスタ１０４がオフになる。こ
の結果、抵抗１０３が入力端子１０１とグランドＧＮＤ
との間に挿入されないので、入力インピーダンスは、主
に抵抗１０２になる。

【０００４】一方、入力端子１０１が開放されたとき、
すなわち入力開放になったとき、又は入力端子１０１が
ロウレベルになったとき、抵抗１０２により、Ｐ型ＭＯ
Ｓトランジスタ１０５及びＮ型ＭＯＳトランジスタ１０
６のゲートがロウレベルになる。これにより、Ｎ型ＭＯ
Ｓトランジスタ１０６がオフになり、Ｐ型ＭＯＳトラン
ジスタ１０５がオンになる。Ｐ型ＭＯＳトランジスタ１
０５のオンにより、Ｎ型ＭＯＳトランジスタ１０４のゲ
ートがハイレベルになり、Ｎ型ＭＯＳトランジスタ１０
４がオンになる。この結果、Ｎ型ＭＯＳトランジスタ１
０４のオン時の抵抗と抵抗１０３との直列回路が、抵抗
１０２に並列に接続される。

【０００５】また、図６は、同公報記載のプルアップ抵
抗を備える入力回路の回路構成を示し、図中抵抗１１２
がプルアップ抵抗であり、Ｐ型ＭＯＳトランジスタ１１
５とＮ型ＭＯＳトランジスタ１１６とによってインバー
タが構成されている。この入力回路において、入力端子
１１１がロウレベルになると、Ｐ型ＭＯＳトランジスタ
１１５がオンになる。Ｐ型ＭＯＳトランジスタ１１５の
オンにより、Ｐ型ＭＯＳトランジスタ１１４がオフにな
る。この結果、抵抗１１３が入力端子１１１と電源電圧
Ｖｃｃとの間に挿入されないので、入力インピーダンス
は、主に抵抗１１２になる。

【０００６】一方、入力端子１１１が開放されたとき、
又は入力端子１１１がハイレベルになったとき、抵抗１
１２により、Ｎ型ＭＯＳトランジスタ１１６がオンにな
る。Ｎ型ＭＯＳトランジスタ１１６のオンにより、Ｐ型
ＭＯＳトランジスタ１１４がオンになる。この結果、Ｐ
型ＭＯＳトランジスタ１１４のオン時の抵抗と抵抗１１
３との直列回路が、抵抗１１２に並列に接続される。

【０００７】図５及び図６に示す半導体装置の入力回路
では、入力端子１０１，１１１に信号が加えられたと
き、入力インピーダンスを高くし、かつ、入力開放のと
き、入力インピーダンスを低くするために、抵抗１０
２，１１２の値を大きくし、抵抗１０３，１１３の値を
小さくする。抵抗１０２，１１２及び抵抗１０３，１１
３に対する、このような設定により、外来雑音を低くす
ることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記公
報記載の従来技術には、次のような問題がある。すなわ
ち、図５に示す入力回路では、図７（ａ）に示すよう
に、入力端子１０１がロウレベルからハイレベルに変化
する場合、入力電圧が短時間で上昇し、Ｐ型ＭＯＳトラ
ンジスタ１０５とＮ型ＭＯＳトランジスタ１０６とで構
成されるインバータの出力が電圧上昇で反転するまで、
Ｎ型ＭＯＳトランジスタ１０４がオン状態を保つことに
なる。

【０００９】このとき、入力端子１０１の入力電圧が上
記インバータの反転する電圧に達するまで、Ｎ型ＭＯＳ
トランジスタ１０４のゲートの電圧は、ハイレベルであ
る。この結果、Ｎ型ＭＯＳトランジスタ１０４が、ドレ
イン電圧対ドレイン電流特性の中で非飽和領域特性を示
し、入力端子１０１から抵抗１０３及びＮ型ＭＯＳトラ
ンジスタ１０４を通り、図７（ｂ）に示すような、入力
電圧に比例する入力リーク電流が流れる。上記入力リー
ク電流には、抵抗１０２によるものも含まれるが、抵抗
１０３に比較して抵抗１０２の抵抗値が大きいので、入
力リーク電流のほとんどは、抵抗１０３によるものであ
る。このように、図５に示す入力回路には、上記インバ
ータが反転するまで、入力電圧に追従する入力リーク電
流が流れるという課題が発生する。同様に、図６に示す
入力回路でも、入力端子１１１の入力電圧がハイレベル
からロウレベルに変化するとき、入力電圧に追従する入
力リーク電流が流れるという課題が発生する。

【００１０】この発明は、上記事情に鑑みてなされたも
ので、入力レベルが反転するときに発生する入力リーク
電流を減らすことができる半導体装置の入力回路を提供
することを目的としている。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体装置の入力回路
は、入力端子とグランドとの間に介挿されるプルダウン
抵抗と、前記入力端子に入力側が接続されるインバータ
と、前記インバータの出力側がハイレベルであるとき
に、前記入力端子と前記グラウンドとの間を導通状態に
すると共に、該導通状態のときに流れる電流を制限する
制御手段とを備えてなることを特徴としている。

【００１２】この請求項１記載の構成では、入力端子の
入力レベルがロウからハイに変化する場合、上記インバ
ータの出力側がハイレベルを保っている間だけ、上記入
力端子と上記グラウンドとの間に流れる電流を制限す
る。これにより、入力レベルが反転するときに発生する
入力リーク電流を減らす。

【００１３】また、請求項２記載の発明は、請求項１記
載の半導体装置の入力回路に係り、前記制御手段は、前
記入力端子と前記グランドとの間に介挿され、前記イン
バータの出力側がハイレベルであるときに、オンになる
第１の電界効果トランジスタと、前記入力端子と前記第
１の電界効果素子との間、又は前記第１の電界効果素子
と前記グランドとの間に挿入され、入力された制御電圧
により、前記入力端子と前記第１の電界効果素子との
間、又は前記第１の電界効果素子と前記グランドとの間
を導通状態にする第２の電界効果トランジスタと、前記
インバータの出力側がハイレベルのときに、前記第２の
電界効果トランジスタのしきい値電圧と前記電源による
電源電圧との間の値の電圧を発生し、該発生した電圧を
制御電圧として前記第２の電界効果トランジスタに加え
る制御回路とを備えてなることを特徴としている。

【００１４】また、請求項３記載の発明は、請求項２記
載の半導体装置の入力回路に係り、前記制御回路は、前
記インバータの出力側がハイレベルのときにオンにな
り、該オンのときに接続抵抗を通してグランドに電流を
流す第３の電界効果トランジスタを備え、前記制御回路
は、オンのときの第３の電界効果トランジスタの抵抗と
前記接続抵抗とにより、前記電源電圧を分圧して前記制
御電圧を生成することを特徴としている。

【００１５】また、請求項４記載の発明は、入力端子と
電源側との間に介挿されるプルアップ抵抗と、前記入力
端子に入力側が接続されるインバータと、前記インバー
タの出力側がロウレベルであるときに、前記入力端子と
前記電源側との間を導通状態にすると共に、該導通状態
のときに流れる電流を制限する制御手段とを備えてなる
ことを特徴としている。

【００１６】この請求項４記載の構成では、入力端子の
入力レベルがハイからロウに変化する場合、上記インバ
ータの出力側がロウレベルを保っている間だけ、上記入
力端子と上記グラウンドとの間に流れる電流を制限す
る。これにより、入力レベルが反転するときに発生する
入力リーク電流を減らす。

【００１７】また、請求項５記載の発明は、請求項４記
載の半導体装置の入力回路に係り、前記制御手段は、前
記入力端子と前記電源側との間に介挿され、前記インバ
ータの出力側がロウレベルであるときに、オンになる第
１の電界効果トランジスタと、前記入力端子と前記第１
の電界効果素子との間、又は前記第１の電界効果素子と
前記電源側との間に挿入され、入力された制御電圧によ
り、前記入力端子と前記第１の電界効果素子との間、又
は前記第１の電界効果素子と前記電源側との間を導通状
態にする第２の電界効果トランジスタと、前記インバー
タの出力側がロウレベルのときに、前記第２の電界効果
トランジスタのしきい値電圧と前記グランドとの間の値
の電圧を発生し、該発生した電圧を制御電圧として前記
第２の電界効果トランジスタに加える制御回路とを備え
てなることを特徴としている。

【００１８】また、請求項６記載の発明は、請求項５記
載の半導体装置の入力回路に係り、前記制御回路は、前
記インバータの出力側がロウレベルのときにオンにな
り、該オンのときに接続抵抗を通してグランドに電流を
流す第３の電界効果トランジスタを備え、前記制御回路
は、オンのときの第３の電界効果トランジスタの抵抗と
前記接続抵抗とにより、前記電源電圧を分圧して前記制
御電圧を生成することを特徴としている。

【００１９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。 ◇第１の実施の形態図１は、この発明の第１の実施の形態である半導体装置
の入力回路の構成を概略示す回路図、図２は、同半導体
装置の入力回路の入力電圧と入力リーク電流の関係を示
すグラフ、また、図３は、同半導体装置の入力回路のド
レイン電流対ドレイン電圧を示すグラフである。

【００２０】この実施の形態の入力回路は、図１に示す
ように、入力端子１、抵抗２、Ｎ型ＭＯＳトランジスタ
３，４、制御回路５及びインバータ６を備えている。入
力端子１とグランドＧＮＤとの間に介挿されている抵抗
２は、プルダウン抵抗である。インバータ６は、Ｐ型Ｍ
ＯＳトランジスタ６Ａ及びＮ型ＭＯＳトランジスタ６Ｂ
を備える。Ｐ型ＭＯＳトランジスタ６Ａ及びＮ型ＭＯＳ
トランジスタ６Ｂのゲートが入力点６Ｃにそれぞれ接続
され、入力点６Ｃが入力端子１に接続されている。Ｐ型
ＭＯＳトランジスタ６Ａ及びＮ型ＭＯＳトランジスタ６
Ｂのドレインが出力点６Ｄにそれぞれ接続されている。

【００２１】Ｎ型ＭＯＳトランジスタ３のドレインが入
力端子１に接続され、Ｎ型ＭＯＳトランジスタ３のソー
スがＮ型ＭＯＳトランジスタ４のドレインに接続されて
いる。Ｎ型ＭＯＳトランジスタ４のソースがグランドＧ
ＮＤに接続されている。Ｎ型ＭＯＳトランジスタ４のゲ
ートが出力点６Ｄに接続されている。制御回路５は、Ｎ
型ＭＯＳトランジスタ５Ａ及び抵抗５Ｂを備える。Ｎ型
ＭＯＳトランジスタ５Ａのゲートが出力点６Ｄに接続さ
れ、Ｎ型ＭＯＳトランジスタ５Ａのドレインが電源電圧
Ｖｃｃに接続されている。Ｎ型ＭＯＳトランジスタ５Ａ
のソースが抵抗５Ｂの一端と接続点５Ｃで接続され、抵
抗５Ｂの他端がグランドＧＮＤに接続されている。

【００２２】制御回路５のＮ型ＭＯＳトランジスタ５Ａ
は、インバータ６の出力点６Ｄがハイレベルになったと
きに、オンになる。これにより発生する接続点５Ｃの電
圧は、Ｎ型ＭＯＳトランジスタ５Ａのオン時の抵抗と、
抵抗５Ｂとの比で電源電圧Ｖｃｃを分割した値になる。
このとき、制御回路５の被制御対象であるＮ型ＭＯＳト
ランジスタ３のゲートに加える電圧を、Ｎ型ＭＯＳトラ
ンジスタ３のドレイン・ソース間に電流が流れ始めるた
めの電圧に設定する。すなわち、Ｎ型ＭＯＳトランジス
タ３のしきい値電圧より少し高い電圧になるように設定
する。これにより、例えば、上記しきい値電圧より１
［Ｖ］位大きい電圧がＮ型ＭＯＳトランジスタ３のゲー
ト・ソース間に加わるように、Ｎ型ＭＯＳトランジスタ
３のゲートに加える電圧が設定される。このときの接続
点５Ｃの電圧を制御電圧Ｖｎとする。

【００２３】制御電圧Ｖｎは、Ｎ型ＭＯＳトランジスタ
３をオン状態にするが、先に述べたように、Ｎ型ＭＯＳ
トランジスタ３のしきい値電圧に対して若干高く設定さ
れている。この結果、Ｎ型ＭＯＳトランジスタ３がオン
状態になっても、Ｎ型ＭＯＳトランジスタ３のドレイン
・ソース間を流れる電流は、Ｎ型ＭＯＳトランジスタ４
がオン状態であるときに、ドレイン・ソース間を流れる
電流に比べて少なくなる。

【００２４】次に、この実施の形態の動作について説明
する。入力端子１が開放されているとき、インバータ６
の入力点６Ｃが抵抗２によりロウレベルになる。これに
より、Ｐ型ＭＯＳトランジスタ６Ａがオンになり、出力
点６Ｄがハイレベルになる。これにより、Ｎ型ＭＯＳト
ランジスタ４がオンになる。また、出力点６Ｄのハイレ
ベルにより、Ｎ型ＭＯＳトランジスタ５Ａがオンにな
り、制御回路５は、制御電圧Ｖｎを接続点５Ｃに発生す
る。これにより、Ｎ型ＭＯＳトランジスタ３がオンにな
る。この結果、Ｎ型ＭＯＳトランジスタ３，４の両方が
オンになり、入力開放時の入力インピーダンスを下げ
る。しかし、入力端子１が開放されているので、入力端
子１からＮ型ＭＯＳトランジスタ３，４を通って入力リ
ーク電流が流れることがない。

【００２５】入力端子１がロウレベルであるとき、この
ロウの入力レベルにより、インバータ６の入力点６Ｃが
ロウレベルになる。これにより、入力端子１が開放時の
動作と同じように、Ｎ型ＭＯＳトランジスタ３，４の両
方がオンになる。しかし、入力端子１がロウレベルであ
るので、入力リーク電流がＮ型ＭＯＳトランジスタ３，
４を通って流れることがない。ところで、入力端子１の
入力レベルがロウレベルからハイレベルに変化すると、
入力リーク電流は、次のようになる。すなわち、入力端
子１がロウレベルであるときには、先に述べたように、
Ｎ型ＭＯＳトランジスタ３，４を通る入力リーク電流は
流れない。この状態のとき、入力端子１の入力レベルが
ロウからハイに変化するとき、図２（ａ）に示すよう
に、入力端子１の入力電圧が短時間で増加する。

【００２６】このとき、入力端子１の入力電圧がインバ
ータ６の反転する電圧に達するまで、出力点６Ｄの電圧
はハイレベルである。上記ハイレベルの電圧により、Ｎ
型ＭＯＳトランジスタ４が図３に示す非飽和領域Ａの非
飽和領域特性Ａ１により電流を流す。同時に、上記ハイ
レベルの電圧により、Ｎ型ＭＯＳトランジスタ５Ａがオ
ンになり、接続点５Ｃに制御電圧Ｖｎが発生する。Ｎ型
ＭＯＳトランジスタ３は、上記制御電圧Ｖｎにより、図
３に示す特性Ｂにより電流を流す。

【００２７】このとき、Ｎ型ＭＯＳトランジスタ３のし
きい値電圧より少し高い電圧がＮ型ＭＯＳトランジスタ
３のゲート・ソース間に加わるように、制御電圧Ｖｎを
設定している。これにより、Ｎ型ＭＯＳトランジスタ３
の特性Ｂは、非飽和領域特性から直ちに飽和特性を示
し、Ｎ型ＭＯＳトランジスタ４の非飽和領域特性Ａ１に
よる電流に比較して、少ない値の一定の電流を流す。こ
の結果、入力端子１のハイレベルにより、入力リーク電
流の大きさは、図２（ｂ）に示すように、Ｎ型ＭＯＳト
ランジスタ３で制限されて、従来に比べて少ない一定の
値になる。

【００２８】この後、インバータ６の出力点６Ｄのレベ
ルが反転すると、出力点６Ｄがロウレベルになる。これ
により、Ｎ型ＭＯＳトランジスタ４がオフになる。ま
た、出力点６Ｄのロウレベルにより、Ｎ型ＭＯＳトラン
ジスタ５Ａがオフになる。この結果、Ｎ型ＭＯＳトラン
ジスタ３，４の両方がオフになるので、Ｎ型ＭＯＳトラ
ンジスタ３，４を通って、入力リーク電流が流れること
がない。

【００２９】このように、この実施の形態によれば、入
力端子１の入力レベルがロウからハイに変化したとき、
入力リーク電流の増加を防いで一定にすることができ
る。また、入力リーク電流の増加を防ぐので、従来に比
べて、入力リーク電流を少なくすることができると共
に、消費電力を減らすことができる。

【００３０】◇第２の実施の形態次に、この発明の第２の実施の形態について説明する。
図４は、この発明の第２の実施の形態である半導体装置
の入力回路の構成を概略示す回路図である。第２の実施
の形態の入力回路は、図４に示すように、入力端子１、
インバータ６、抵抗１２、Ｐ型ＭＯＳトランジスタ１
３，１４及び制御回路１５を備えてなっている。なお、
図４において、図１の構成部分と同一の各部には同一の
符号を付与して、その説明を省略する。この形態の入力
回路では、Ｐ型ＭＯＳトランジスタ１３のドレインが入
力端子１に接続され、Ｐ型ＭＯＳトランジスタ１３のソ
ースがＰ型ＭＯＳトランジスタ１４のドレインに接続さ
れている。Ｎ型ＭＯＳトランジスタ１４のソースが電源
電圧Ｖｃｃに接続されている。Ｐ型ＭＯＳトランジスタ
１４のゲートが出力点６Ｄに接続されている。

【００３１】また、制御回路１５は、Ｐ型ＭＯＳトラン
ジスタ１５Ａ及び抵抗１５Ｂを備えている。Ｐ型ＭＯＳ
トランジスタ１５Ａのゲートが出力点６Ｄに接続され、
Ｐ型ＭＯＳトランジスタ１５Ａのソースが電源電圧Ｖｃ
ｃに接続されている。Ｐ型ＭＯＳトランジスタ１５Ａの
ドレインが抵抗１５Ｂの一端と接続点１５Ｃで接続さ
れ、抵抗１５Ｂの他端がグランドＧＮＤに接続されてい
る。

【００３２】制御回路１５のＰ型ＭＯＳトランジスタ１
５Ａは、インバータ６の出力点６Ｄがロウレベルになっ
たときに、オンになる。これにより発生する接続点１５
Ｃの電圧は、Ｐ型ＭＯＳトランジスタ１５Ａのオン時の
抵抗と、抵抗１５Ｂとの比で電源電圧Ｖｃｃを分割した
値になる。このとき、制御回路１５の被制御対象である
Ｐ型ＭＯＳトランジスタ１３のゲート電圧を、Ｐ型ＭＯ
Ｓトランジスタ１３のドレイン・ソース間に電流が流れ
始めるための電圧に設定する。

【００３３】すなわち、Ｐ型ＭＯＳトランジスタ１３の
しきい値電圧より少し低い電圧になるように設定する。
これにより、例えば、上記しきい値電圧より１［Ｖ］位
大きい電圧がＰ型ＭＯＳトランジスタ１３のゲート・ソ
ース間に加わるように、Ｐ型ＭＯＳトランジスタ１３に
加える電圧が設定される。このときの接続点１５Ｃの電
圧を制御電圧Ｖｐとする。

【００３４】制御電圧Ｖｐは、Ｐ型ＭＯＳトランジスタ
１３をオン状態にするが、先に述べたように、Ｐ型ＭＯ
Ｓトランジスタ１３のしきい値電圧に対して若干低く設
定されている。この結果、Ｐ型ＭＯＳトランジスタ１３
がオン状態になっても、Ｐ型ＭＯＳトランジスタ１３の
ドレイン・ソース間を流れる電流は、Ｐ型ＭＯＳトラン
ジスタ１４がオン状態であるときにドレイン・ソース間
を流れる電流に比べて少なくなる。

【００３５】次に、この実施の形態の動作について説明
する。入力端子１が開放されているとき、インバータ６
の入力点６Ｃが抵抗１２によりハイレベルになる。これ
により、Ｎ型ＭＯＳトランジスタ６Ｂがオンになり、出
力点６Ｄがロウレベルになる。この結果、Ｐ型ＭＯＳト
ランジスタ１４がオンになる。また、出力点６Ｄのロウ
レベルにより、Ｐ型ＭＯＳトランジスタ１５Ａがオンに
なり、制御回路１５は、制御電圧Ｖｐを接続点１５Ｃに
発生する。これにより、Ｐ型ＭＯＳトランジスタ１３が
オンになる。この結果、Ｐ型ＭＯＳトランジスタ１３，
１４の両方がオンになり、入力開放時の入力インピーダ
ンスを下げる。しかし、入力端子１が開放されているの
で、入力端子１からＰ型ＭＯＳトランジスタ１３，１４
を通って、入力リーク電流が流れることがない。

【００３６】入力端子１がハイレベルであるとき、この
ハイの入力レベルにより、インバータ６の入力点６Ｃが
ハイレベルになる。これにより、入力端子１が開放時の
動作と同じように、Ｐ型ＭＯＳトランジスタ１３，１４
の両方がオンになる。しかし、入力端子１がハイレベル
であるので、入力リーク電流がＰ型ＭＯＳトランジスタ
１３，１４を通って流れることがない。

【００３７】ところで、入力端子１の入力レベルがハイ
レベルからロウレベルに変化すると、入力リーク電流
は、次のようになる。すなわち、入力端子１がハイレベ
ルであるときには、先に述べたように、Ｐ型ＭＯＳトラ
ンジスタ１３，１４を通る入力リーク電流は流れない。
この状態のとき、入力端子１の入力レベルがハイからロ
ウに変化するとき、入力端子１の入力電圧が短時間で減
少する。

【００３８】このとき、入力端子１の入力電圧がインバ
ータ６の反転する電圧に達するまで、出力点６Ｄの電圧
はロウレベルである。上記ロウレベルの電圧により、Ｐ
型ＭＯＳトランジスタ１４が電流を流す。同時に、上記
ロウレベルの電圧により、Ｐ型ＭＯＳトランジスタ１５
Ａがオンになり、接続点１５Ｃに制御電圧Ｖｐが発生す
る。Ｐ型ＭＯＳトランジスタ１３は、制御電圧Ｖｐによ
り、電流を流す。

【００３９】このとき、Ｐ型ＭＯＳトランジスタ１３の
しきい値電圧より少し大きい電圧がＰ型ＭＯＳトランジ
スタ１３のゲート・ソース間に加わるので、Ｐ型ＭＯＳ
トランジスタ１３は、Ｐ型ＭＯＳトランジスタ１４によ
る電流に比較して、少ない値の一定の電流を流す。この
結果、入力リーク電流の大きさは、Ｐ型ＭＯＳトランジ
スタ１３で制限されて、従来に比べて少ない一定の値に
なる。

【００４０】この後、インバータ６の出力点６Ｄのレベ
ルが反転すると、出力点６Ｄがハイレベルになる。これ
により、Ｐ型ＭＯＳトランジスタ１４がオフになる。ま
た、出力点６Ｄのハイレベルにより、Ｐ型ＭＯＳトラン
ジスタ１５Ａがオフになる。この結果、Ｐ型ＭＯＳトラ
ンジスタ１３，１４の両方がオフになるので、Ｐ型ＭＯ
Ｓトランジスタ１３，１４を通って、上記入力リーク電
流が流れることがない。

【００４１】このように、この実施の形態によれば、入
力端子１の入力レベルがハイからロウに変化したとき、
入力リーク電流の増加を防いで一定にすることができ
る。また、入力リーク電流の増加を防ぐので、従来に比
べて、入力リーク電流を少なくすることができると共
に、消費電力を減らすことができる。

【００４２】以上、この発明の第１及び第２の実施の形
態を図面により詳述してきたが、具体的な構成は、上記
実施の形態に限られるものではなく、この発明の要旨を
逸脱しない範囲の設計変更等があっても、この発明に含
まれる。例えば、Ｎ型ＭＯＳトランジスタ３とＮ型ＭＯ
Ｓトランジスタ４の接続順序、Ｎ型ＭＯＳトランジスタ
５Ａと抵抗５Ｂの接続順序、Ｐ型ＭＯＳトランジスタ１
３とＰ型ＭＯＳトランジスタ１４の接続順序、及びＰ型
ＭＯＳトランジスタ１５Ａと抵抗１５Ｂの接続順序を逆
にしてもよい。

【００４３】また、制御回路５の接続点５Ｃの制御電圧
Ｖｎは、Ｎ型ＭＯＳトランジスタ３のしきい値と電源電
圧Ｖｃｃとの間の値であればよく、同じように、制御回
路１５の接続点１５Ｃの制御電圧Ｖｐは、Ｐ型ＭＯＳト
ランジスタ１３のしきい値とグランドＧＮＤとの間の値
であればよい。

【００４４】

【発明の効果】以上、説明したように、この発明の構成
によれば、入力端子のレベルが変化した場合、インバー
タの出力側が変化前のレベルを保っている間だけ、入力
端子とグラウンドとの間に流れる電流を制限するので、
入力レベルが反転するときに発生する入力リーク電流を
減らすことができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態である半導体装置
の入力回路の構成を概略示す回路図である。

【図２】同半導体装置の入力回路の入力電圧と入力リー
ク電流の関係を示すグラフである。

【図３】同入力回路のドレイン電流対ドレイン電圧を示
すグラフである。

【図４】この発明の第２の実施の形態である半導体装置
の入力回路の構成を概略示す回路図である。

【図５】プルダウン抵抗を備える従来の半導体装置の入
力回路を示す回路図である。

【図６】プルアップ抵抗を備える従来の半導体装置の入
力回路を示す回路図である。

【図７】同入力回路の入力電圧と入力リーク電流の関係
を示すグラフである。

【符号の説明】

１入力端子２抵抗（プルダウン抵抗）３Ｎ型ＭＯＳトランジスタ（制御手段、第２の電界効
果トランジスタ）４Ｎ型ＭＯＳトランジスタ（制御手段、第１の電界効
果トランジスタ）５制御回路（制御手段）５ＡＮ型ＭＯＳトランジスタ（第３の電界効果トラン
ジスタ）５Ｂ抵抗５Ｃ接続点６インバータ６ＡＰ型ＭＯＳトランジスタ６ＢＮ型ＭＯＳトランジスタ６Ｃ入力点６Ｄ出力点１２抵抗（プルアップ抵抗）１３Ｐ型ＭＯＳトランジスタ（制御手段、第２の電界
効果トランジスタ）１４Ｐ型ＭＯＳトランジスタ（制御手段、第１の電界
効果トランジスタ）１５制御回路（制御手段）１５ＡＰ型ＭＯＳトランジスタ（第３の電界効果トラ
ンジスタ）

Claims

(57)【特許請求の範囲】

【請求項１】入力端子とグランドとの間に介挿される
プルダウン抵抗と、前記入力端子に入力側が接続される
インバータと、前記インバータの出力側がハイレベルであるときに、前
記入力端子と前記グラウンドとの間を導通状態にすると
共に、該導通状態のときに流れる電流を制限する制御手
段とを備えてなることを特徴とする半導体装置の入力回
路。
【請求項２】前記制御手段は、前記入力端子と前記グランドとの間に介挿され、前記イ
ンバータの出力側がハイレベルであるときに、オンにな
る第１の電界効果トランジスタと、前記入力端子と前記第１の電界効果素子との間、又は前
記第１の電界効果素子と前記グランドとの間に挿入さ
れ、入力された制御電圧により、前記入力端子と前記第
１の電界効果素子との間、又は前記第１の電界効果素子
と前記グランドとの間を導通状態にする第２の電界効果
トランジスタと、前記インバータの出力側がハイレベルのときに、前記第
２の電界効果トランジスタのしきい値電圧と前記電源に
よる電源電圧との間の値の電圧を発生し、該発生した電
圧を制御電圧として前記第２の電界効果トランジスタに
加える制御回路とを備えてなることを特徴とする請求項
１記載の半導体装置の入力回路。
【請求項３】前記制御回路は、前記インバータの出力
側がハイレベルのときにオンになり、該オンのときに接
続抵抗を通してグランドに電流を流す第３の電界効果ト
ランジスタを備え、前記制御回路は、オンのときの第３の電界効果トランジ
スタの抵抗と前記接続抵抗とにより、前記電源電圧を分
圧して前記制御電圧を生成することを特徴とする請求項
２記載の半導体装置の入力回路。
【請求項４】入力端子と電源側との間に介挿されるプ
ルアップ抵抗と、前記入力端子に入力側が接続されるインバータと、前記インバータの出力側がロウレベルであるときに、前
記入力端子と前記電源側との間を導通状態にすると共
に、該導通状態のときに流れる電流を制限する制御手段
とを備えてなることを特徴とする半導体装置の入力回
路。
【請求項５】前記制御手段は、前記入力端子と前記電源側との間に介挿され、前記イン
バータの出力側がロウレベルであるときに、オンになる
第１の電界効果トランジスタと、前記入力端子と前記第１の電界効果素子との間、又は前
記第１の電界効果素子と前記電源側との間に挿入され、
入力された制御電圧により、前記入力端子と前記第１の
電界効果素子との間、又は前記第１の電界効果素子と前
記電源側との間を導通状態にする第２の電界効果トラン
ジスタと、前記インバータの出力側がロウレベルのときに、前記第
２の電界効果トランジスタのしきい値電圧と前記グラン
ドとの間の値の電圧を発生し、該発生した電圧を制御電
圧として前記第２の電界効果トランジスタに加える制御
回路とを備えてなることを特徴とする請求項４記載の半
導体装置の入力回路。
【請求項６】前記制御回路は、前記インバータの出力
側がロウレベルのときにオンになり、該オンのときに接
続抵抗を通してグランドに電流を流す第３の電界効果ト
ランジスタを備え、前記制御回路は、オンのときの第３の電界効果トランジ
スタの抵抗と前記接続抵抗とにより、前記電源電圧を分
圧して前記制御電圧を生成することを特徴とする請求項
５記載の半導体装置の入力回路。