JP3039035B2 - モータ速度制御回路 - Google Patents
モータ速度制御回路Info
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- JP3039035B2 JP3039035B2 JP3253439A JP25343991A JP3039035B2 JP 3039035 B2 JP3039035 B2 JP 3039035B2 JP 3253439 A JP3253439 A JP 3253439A JP 25343991 A JP25343991 A JP 25343991A JP 3039035 B2 JP3039035 B2 JP 3039035B2
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Description
【０００１】
【産業上の利用分野】本発明は、時間基準としてコンデ
ンサの充放電発振時間を用いたモータ速度制御回路に関
する。
ンサの充放電発振時間を用いたモータ速度制御回路に関
する。
【０００２】
【従来の技術】近年、カセットカーステレオ等の音響機
器に用いられるモータは小型でかつ高性能が要求されて
いる。以下に従来のモータ速度制御回路について説明す
る。図１１は従来のモータ速度制御回路のブロック図を
示すものである。図１１において５０はモータ、５１は
周波数発電機でモータ５０の回転と共動する。５２は周
波数発電機５１の出力（以下、ＦＧと呼ぶ）を増幅する
ＦＧアンプ、５３はＦＧアンプ出力を矩形波（以下、Ｆ
Ｇパルスと呼ぶ）にするコンパレートアンプである。５
４はＦＧパルスの立ち上がりをトリガパルス（以下、ト
リガパルスと呼ぶ）とする微分回路で、５５はトリガパ
ルスによってトリガされて一定時間幅のパルスを出力す
るワンショット回路である。５６はワンショット回路５
５の出力を積分し基準電圧と比較する積分アンプで、５
７は積分アンプ５６の制御信号に応じてモータ５０の駆
動電流を制御するモータ駆動回路である。
器に用いられるモータは小型でかつ高性能が要求されて
いる。以下に従来のモータ速度制御回路について説明す
る。図１１は従来のモータ速度制御回路のブロック図を
示すものである。図１１において５０はモータ、５１は
周波数発電機でモータ５０の回転と共動する。５２は周
波数発電機５１の出力（以下、ＦＧと呼ぶ）を増幅する
ＦＧアンプ、５３はＦＧアンプ出力を矩形波（以下、Ｆ
Ｇパルスと呼ぶ）にするコンパレートアンプである。５
４はＦＧパルスの立ち上がりをトリガパルス（以下、ト
リガパルスと呼ぶ）とする微分回路で、５５はトリガパ
ルスによってトリガされて一定時間幅のパルスを出力す
るワンショット回路である。５６はワンショット回路５
５の出力を積分し基準電圧と比較する積分アンプで、５
７は積分アンプ５６の制御信号に応じてモータ５０の駆
動電流を制御するモータ駆動回路である。
【０００３】以上のように構成されたモータ速度制御回
路について、以下その動作について図１２（Ａ），
（Ｂ），（Ｃ）を用いて説明する。まず、モータ５０の
回転に応じて出力されるＦＧ信号は、ＦＧアンプ５２，
コンパレートアンプ５３，微分回路５４を通してトリガ
パルスとしてワンショット回路５５へ入力される。図１
２（Ａ）は、ＦＧ周波数（以下、ｆFGと呼ぶ）とワンシ
ョット回路５５の出力パルスによって決定される基準周
波数（以下、ｆCTと呼ぶ）がほぼ同等である場合、すな
わち設定速度とほぼ一致してモータ５０が回転している
場合の各部の波形である。ワンショット回路５５の出力
Ｈは、一定時間（ＣＴ）の間のみハイが出力され、積分
アンプ５６の出力Ｉは基準電圧ＶCTを中心にΔＶRのリ
ップルを持った信号となり、モータ駆動回路５７は基準
電圧ＶCTより高い場合にはモータを減速し低い場合はモ
ータを加速する。モータ５０が設定速度で回転している
とワンショット回路５５の出力Ｈはハイの時間とローの
時間が同等となり、積分アンプ５６の出力Ｉも基準電圧
ＶCTを中心に上下に振れて加速と減速を繰り返すことに
よりモータ５０は一定速度となる。図１２（Ｂ）はｆFG
がｆCTより小さい場合、すなわちモータ速度が設定速度
より低い場合の各部の波形である。このようにワンショ
ット回路５５の出力Ｈは、ハイが出力される時間がロー
が出力される時間より短く、積分アンプ５６の出力Ｉは
基準電圧ＶCTより低くなりモータを加速する。逆にｆFG
がｆCTより大きい場合、すなわちモータ速度が設定速度
より高い場合には、ワンショット回路５５の出力Ｈはハ
イが出力される時間がローが出力される時間より長く、
積分アンプ５６の出力Ｉは基準電圧ＶCTより高くなりモ
ータを減速する。
路について、以下その動作について図１２（Ａ），
（Ｂ），（Ｃ）を用いて説明する。まず、モータ５０の
回転に応じて出力されるＦＧ信号は、ＦＧアンプ５２，
コンパレートアンプ５３，微分回路５４を通してトリガ
パルスとしてワンショット回路５５へ入力される。図１
２（Ａ）は、ＦＧ周波数（以下、ｆFGと呼ぶ）とワンシ
ョット回路５５の出力パルスによって決定される基準周
波数（以下、ｆCTと呼ぶ）がほぼ同等である場合、すな
わち設定速度とほぼ一致してモータ５０が回転している
場合の各部の波形である。ワンショット回路５５の出力
Ｈは、一定時間（ＣＴ）の間のみハイが出力され、積分
アンプ５６の出力Ｉは基準電圧ＶCTを中心にΔＶRのリ
ップルを持った信号となり、モータ駆動回路５７は基準
電圧ＶCTより高い場合にはモータを減速し低い場合はモ
ータを加速する。モータ５０が設定速度で回転している
とワンショット回路５５の出力Ｈはハイの時間とローの
時間が同等となり、積分アンプ５６の出力Ｉも基準電圧
ＶCTを中心に上下に振れて加速と減速を繰り返すことに
よりモータ５０は一定速度となる。図１２（Ｂ）はｆFG
がｆCTより小さい場合、すなわちモータ速度が設定速度
より低い場合の各部の波形である。このようにワンショ
ット回路５５の出力Ｈは、ハイが出力される時間がロー
が出力される時間より短く、積分アンプ５６の出力Ｉは
基準電圧ＶCTより低くなりモータを加速する。逆にｆFG
がｆCTより大きい場合、すなわちモータ速度が設定速度
より高い場合には、ワンショット回路５５の出力Ｈはハ
イが出力される時間がローが出力される時間より長く、
積分アンプ５６の出力Ｉは基準電圧ＶCTより高くなりモ
ータを減速する。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、速度基準としてのワンショットパルスの
時間幅とモータのＦＧ周期とが同一時間であるので、設
定速度が低くＦＧ周期が長くなるにつれ、ワンショット
回路のコンデンサの容量を大きくしなければならない。
さらにその場合制御信号のリップル成分も大きくなる。
それによりコンデンサ等の部品が大きくなり、かつ性能
が劣化するという問題点を有していた。また、上述の従
来技術において、何らかの原因でモータ速度が設定速度
の２倍になった場合、図１２（Ｃ）に示すように最初の
トリガパルスによりワンショット回路が動作し、次のト
リガパルスではワンショット回路が動作中でトリガパル
スに反応しないため、その次のトリガパルスまでの間出
力Ｈはローが出力される。したがって、この時の出力Ｈ
はハイとローの時間が同等となり、図１２（Ａ）の設定
回転数にてモータが回転している場合とまったく同等で
ある。したがってモータは加速と減速を繰り返すことに
より、この状態に保持される。このような倍速同期が生
じると、モータはもはや設定速度に収束しなくなる。し
たがって、従来技術では倍速同期状態を検知するための
付加回路を設け、それによって制御を一旦解除し、再度
起動し直すなどの複雑な制御を行う必要があった。
来の構成では、速度基準としてのワンショットパルスの
時間幅とモータのＦＧ周期とが同一時間であるので、設
定速度が低くＦＧ周期が長くなるにつれ、ワンショット
回路のコンデンサの容量を大きくしなければならない。
さらにその場合制御信号のリップル成分も大きくなる。
それによりコンデンサ等の部品が大きくなり、かつ性能
が劣化するという問題点を有していた。また、上述の従
来技術において、何らかの原因でモータ速度が設定速度
の２倍になった場合、図１２（Ｃ）に示すように最初の
トリガパルスによりワンショット回路が動作し、次のト
リガパルスではワンショット回路が動作中でトリガパル
スに反応しないため、その次のトリガパルスまでの間出
力Ｈはローが出力される。したがって、この時の出力Ｈ
はハイとローの時間が同等となり、図１２（Ａ）の設定
回転数にてモータが回転している場合とまったく同等で
ある。したがってモータは加速と減速を繰り返すことに
より、この状態に保持される。このような倍速同期が生
じると、モータはもはや設定速度に収束しなくなる。し
たがって、従来技術では倍速同期状態を検知するための
付加回路を設け、それによって制御を一旦解除し、再度
起動し直すなどの複雑な制御を行う必要があった。
【０００５】本発明は上記従来の問題点を解決するもの
で、時間基準としてコンデンサの充放電発振時間を用い
ているが、ＦＧ周期の長い場合においてもコンデンサの
容量を大きくする必要はなく、また制御信号のリップル
成分が小さいなめらかな速度制御を行い、かつ倍速同期
が生じないモータ速度制御回路を提供することを目的と
する。
で、時間基準としてコンデンサの充放電発振時間を用い
ているが、ＦＧ周期の長い場合においてもコンデンサの
容量を大きくする必要はなく、また制御信号のリップル
成分が小さいなめらかな速度制御を行い、かつ倍速同期
が生じないモータ速度制御回路を提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明のモータ速度制御回路は、モータと共動する周
波数発電機の出力からトリガパルスを作るトリガパルス
発生回路と、連続繰り返し充放電による発振を行う発振
回路と、前記発振回路より得られるパルスをＮ回カウン
トしカウントアップ出力を出力し、そのカウントアップ
出力で自らリセットするＮ進カウンタと、前記トリガパ
ルス発生回路の出力によって発振を開始させ、前記Ｎ進
カウンタのカウントアップ出力によって発振を停止させ
る発振制御回路と、前記周波数発電機の出力から作られ
るトリガパルスで出力をセットし、前記Ｎ進カウンタが
前記発振回路より得られるパルスをＭ回カウントした時
に出力をリセットする第１のパルス発生回路と、前記Ｎ
進カウンタが前記発振回路より得られるパルスをＭ回カ
ウントした時に出力をセットし、Ｎ回カウントした時に
リセットする第２のパルス発生回路と、前記第１および
第２のパルス発生回路の出力を入力して合成し、ハイイ
ンピーダンスまたはハイレベル若しくはローレベルの３
種類の状態の信号を出力をするパルス合成回路と、前記
パルス合成回路の出力を入力する積分アンプとを備え、
前記積分アンプの積分素子に、前記パルス合成回路の出
力のハイレベルまたはローレベルの時間幅に応じた量の
充電または放電電流を供給して前記積分アンプの出力を
制御し、モータの印加電圧を制御することによりモータ
速度を制御するものである。
に本発明のモータ速度制御回路は、モータと共動する周
波数発電機の出力からトリガパルスを作るトリガパルス
発生回路と、連続繰り返し充放電による発振を行う発振
回路と、前記発振回路より得られるパルスをＮ回カウン
トしカウントアップ出力を出力し、そのカウントアップ
出力で自らリセットするＮ進カウンタと、前記トリガパ
ルス発生回路の出力によって発振を開始させ、前記Ｎ進
カウンタのカウントアップ出力によって発振を停止させ
る発振制御回路と、前記周波数発電機の出力から作られ
るトリガパルスで出力をセットし、前記Ｎ進カウンタが
前記発振回路より得られるパルスをＭ回カウントした時
に出力をリセットする第１のパルス発生回路と、前記Ｎ
進カウンタが前記発振回路より得られるパルスをＭ回カ
ウントした時に出力をセットし、Ｎ回カウントした時に
リセットする第２のパルス発生回路と、前記第１および
第２のパルス発生回路の出力を入力して合成し、ハイイ
ンピーダンスまたはハイレベル若しくはローレベルの３
種類の状態の信号を出力をするパルス合成回路と、前記
パルス合成回路の出力を入力する積分アンプとを備え、
前記積分アンプの積分素子に、前記パルス合成回路の出
力のハイレベルまたはローレベルの時間幅に応じた量の
充電または放電電流を供給して前記積分アンプの出力を
制御し、モータの印加電圧を制御することによりモータ
速度を制御するものである。
【０００７】
【作用】上記構成によって、モータと共動する周波数発
電機の出力からトリガパルスを作るトリガパルス発生回
路の周期と、発振回路の出力パルスの周期とＮ進カウン
タのカウントアップ値Ｎの積により決定される速度設定
の基準周期とを比較することにより、モータの回転数
は、設定速度からの偏差として検出され、そして、Ｎ進
カウンタは、前記周波数発電機の出力から作られるトリ
ガパルスによってカウント動作を開始するため、モータ
の回転数が設定回転数と一致する時、即ちモータの回転
数で決まるトリガパルスの周期とＮ進カウンタの周期が
同一の時、又、モータの回転数が遅い時、即ちトリガパ
ルスの周期がＮ進カウンタの周期より長い時、そして、
モータの回転数が速い時、即ちトリガパルスの周期がＮ
進カウンタの周期より短い時、の３種類の状態に応じて
パルス合成回路からハイインピーダンスまたはハイレベ
ル若しくはローレベルの３種類の状態の信号を速度偏差
信号として出力され、前記速度偏差信号が、積分アンプ
に入力され、積分素子の充電または放電電流を供給し
て、前記積分アンプの出力を制御し、モータの印加電圧
を制御することによりモータ速度を制御することができ
る。
電機の出力からトリガパルスを作るトリガパルス発生回
路の周期と、発振回路の出力パルスの周期とＮ進カウン
タのカウントアップ値Ｎの積により決定される速度設定
の基準周期とを比較することにより、モータの回転数
は、設定速度からの偏差として検出され、そして、Ｎ進
カウンタは、前記周波数発電機の出力から作られるトリ
ガパルスによってカウント動作を開始するため、モータ
の回転数が設定回転数と一致する時、即ちモータの回転
数で決まるトリガパルスの周期とＮ進カウンタの周期が
同一の時、又、モータの回転数が遅い時、即ちトリガパ
ルスの周期がＮ進カウンタの周期より長い時、そして、
モータの回転数が速い時、即ちトリガパルスの周期がＮ
進カウンタの周期より短い時、の３種類の状態に応じて
パルス合成回路からハイインピーダンスまたはハイレベ
ル若しくはローレベルの３種類の状態の信号を速度偏差
信号として出力され、前記速度偏差信号が、積分アンプ
に入力され、積分素子の充電または放電電流を供給し
て、前記積分アンプの出力を制御し、モータの印加電圧
を制御することによりモータ速度を制御することができ
る。
【０００８】
【実施例】以下本発明の一実施例を図面を参照しながら
説明する。
説明する。
【０００９】図１は本発明のモータ速度制御回路の構成
を示すブロック図で、破線で囲んだ速度信号回路８が従
来のワンショット回路５５に置きかわったものである。
図１において、１はトリガパルス発生回路でモータと共
動する周波数発電機が出力するＦＧパルスの立ち上がり
または立ち下がりに応じてトリガパルスを出力する。速
度信号回路８の内部を説明すると、２は発振回路で連続
繰り返し充放電による発振を行う。３はＮ進カウンタで
発振回路２より得られるパルスをＮ回カウントしてカウ
ントアップ出力を出力し、そのカウントアップ出力で自
らリセットする。５は前記トリガパルスとＮ進カウンタ
３の所定カウント出力Ｍを入力とする第１のパルス発生
回路、６はＮ進カウンタ３の所定カウント出力Ｍとカウ
ントアップ出力を入力とする第２のパルス発生回路、７
は第１および第２のパルス発生回路５および６の出力を
合成するパルス合成回路である。パルス合成回路７の出
力Ｅは積分アンプ５６に入力されるが、積分アンプ５６
以後の構成は従来の技術の欄でのべたものと同じである
ので説明は省略する。
を示すブロック図で、破線で囲んだ速度信号回路８が従
来のワンショット回路５５に置きかわったものである。
図１において、１はトリガパルス発生回路でモータと共
動する周波数発電機が出力するＦＧパルスの立ち上がり
または立ち下がりに応じてトリガパルスを出力する。速
度信号回路８の内部を説明すると、２は発振回路で連続
繰り返し充放電による発振を行う。３はＮ進カウンタで
発振回路２より得られるパルスをＮ回カウントしてカウ
ントアップ出力を出力し、そのカウントアップ出力で自
らリセットする。５は前記トリガパルスとＮ進カウンタ
３の所定カウント出力Ｍを入力とする第１のパルス発生
回路、６はＮ進カウンタ３の所定カウント出力Ｍとカウ
ントアップ出力を入力とする第２のパルス発生回路、７
は第１および第２のパルス発生回路５および６の出力を
合成するパルス合成回路である。パルス合成回路７の出
力Ｅは積分アンプ５６に入力されるが、積分アンプ５６
以後の構成は従来の技術の欄でのべたものと同じである
ので説明は省略する。
【００１０】以上のように構成されたモータ速度制御回
路の動作を説明する。図２は発振回路２および発振制御
回路４の詳細回路図、図３は第１および第２のパルス発
生回路５および６とパルス合成回路７の詳細回路図であ
り、図４は各部の電圧または電流の波形である。図２で
トリガパルスＲ−Ｓフリップフロップ（以下、Ｒ−ＳＦ
Ｆと記す）２６のセット端子Ｓへ入力されており、リセ
ット端子ＲにはＮ進カウンタ３のカウントアップ出力Ｃ
Ｎが入力されている。Ｒ−ＳＦＦ２６の出力Ａ１はＮＡ
ＮＤゲート２５の一方に入力されており、他方にはＲ−
ＳＦＦ２４の出力Ａが入力されている。ＮＡＮＤゲート
２５の出力Ｂは抵抗１８を介してＮＰＮトランジスタ１
７のベースへ入力され発振回路を構成するコンデンサ１
６の充放電を制御している。
路の動作を説明する。図２は発振回路２および発振制御
回路４の詳細回路図、図３は第１および第２のパルス発
生回路５および６とパルス合成回路７の詳細回路図であ
り、図４は各部の電圧または電流の波形である。図２で
トリガパルスＲ−Ｓフリップフロップ（以下、Ｒ−ＳＦ
Ｆと記す）２６のセット端子Ｓへ入力されており、リセ
ット端子ＲにはＮ進カウンタ３のカウントアップ出力Ｃ
Ｎが入力されている。Ｒ−ＳＦＦ２６の出力Ａ１はＮＡ
ＮＤゲート２５の一方に入力されており、他方にはＲ−
ＳＦＦ２４の出力Ａが入力されている。ＮＡＮＤゲート
２５の出力Ｂは抵抗１８を介してＮＰＮトランジスタ１
７のベースへ入力され発振回路を構成するコンデンサ１
６の充放電を制御している。
【００１１】ＰＮＰトランジスタ１４と１５はカレント
ミラー構成となっており、基準電圧１１とＮＰＮトラン
ジスタ１３と抵抗１２によって作られる定電流ＩCをコ
ンデンサ１６の充電電流としている。コンパレータ２２
と２３は電源電圧１０を抵抗１９，２０，２１にて分割
した電圧Ｖ1，Ｖ2とコンデンサ１６の電圧ＶCとを比較
している。コンパレータ２２の出力Ｔ1は、充電電圧ＶC
が電圧Ｖ1より低い場合ローレベルを出力する。また、
コンパレータ２３の出力Ｔ2は、充電電圧ＶCが電圧Ｖ2
より高い場合ローレベルを出力する。前記コンパレータ
出力Ｔ1はＲ−ＳＦＦ２４のセット端子Ｓへ入力され、
Ｔ2はリセット端子Ｒへ入力される。
ミラー構成となっており、基準電圧１１とＮＰＮトラン
ジスタ１３と抵抗１２によって作られる定電流ＩCをコ
ンデンサ１６の充電電流としている。コンパレータ２２
と２３は電源電圧１０を抵抗１９，２０，２１にて分割
した電圧Ｖ1，Ｖ2とコンデンサ１６の電圧ＶCとを比較
している。コンパレータ２２の出力Ｔ1は、充電電圧ＶC
が電圧Ｖ1より低い場合ローレベルを出力する。また、
コンパレータ２３の出力Ｔ2は、充電電圧ＶCが電圧Ｖ2
より高い場合ローレベルを出力する。前記コンパレータ
出力Ｔ1はＲ−ＳＦＦ２４のセット端子Ｓへ入力され、
Ｔ2はリセット端子Ｒへ入力される。
【００１２】上記構成により、トリガパルスが入力され
るとＲ−ＳＦＦ２６がセットされ、ＮＰＮトランジスタ
１７がオフする。したがってコンデンサ１６が充電を始
め、充電電圧ＶCが電圧Ｖ2に達するとＲ−ＳＦＦ２４が
リセットされ、ＮＰＮトランジスタ１７がオンする。し
たがってコンデンサ１６が放電を始め、充電電圧ＶCが
電圧Ｖ1以下となるとＲ−ＳＦＦ２４がリセットされ、
再びコンデンサ１６は充電を開始し、カウントアップ出
力ＣＮが入力されるまで発振回路２は連続繰り返し充放
電による発振を行う。また、コンパレータ２３の出力Ｔ
2（放電パルス）は図３に示すようにＮ進カウンタ３の
クロック端子ＣＫへ入力されカウントされる。Ｎ進カウ
ンタ３は自らのカウントアップ出力ＣＮによってリセッ
トされる構成となっている。また、カウントアップする
までのある所定カウント値にて出力される所定カウント
出力ＣＭは、Ｒ−ＳＦＦで構成される第１のパルス発生
回路５のリセット端子Ｒへ入力される。なお、セット端
子Ｓにはトリガパルスが入力されている。さらに、所定
カウント出力ＣＭはＲ−ＳＦＦで構成される第２のパル
ス発生回路６のセット端子へ入力され、一方リセット端
子にはカウントアップ出力ＣＮが入力されている。
るとＲ−ＳＦＦ２６がセットされ、ＮＰＮトランジスタ
１７がオフする。したがってコンデンサ１６が充電を始
め、充電電圧ＶCが電圧Ｖ2に達するとＲ−ＳＦＦ２４が
リセットされ、ＮＰＮトランジスタ１７がオンする。し
たがってコンデンサ１６が放電を始め、充電電圧ＶCが
電圧Ｖ1以下となるとＲ−ＳＦＦ２４がリセットされ、
再びコンデンサ１６は充電を開始し、カウントアップ出
力ＣＮが入力されるまで発振回路２は連続繰り返し充放
電による発振を行う。また、コンパレータ２３の出力Ｔ
2（放電パルス）は図３に示すようにＮ進カウンタ３の
クロック端子ＣＫへ入力されカウントされる。Ｎ進カウ
ンタ３は自らのカウントアップ出力ＣＮによってリセッ
トされる構成となっている。また、カウントアップする
までのある所定カウント値にて出力される所定カウント
出力ＣＭは、Ｒ−ＳＦＦで構成される第１のパルス発生
回路５のリセット端子Ｒへ入力される。なお、セット端
子Ｓにはトリガパルスが入力されている。さらに、所定
カウント出力ＣＭはＲ−ＳＦＦで構成される第２のパル
ス発生回路６のセット端子へ入力され、一方リセット端
子にはカウントアップ出力ＣＮが入力されている。
【００１３】ＮＡＮＤゲート３０には第１のパルス発生
回路５の出力Ｃと第２のパルス発生回路６の出力Ｄが入
力される。また、ＡＮＤゲート３１には第１のパルス発
生回路５の反転出力ＩＮＶＣと第２のパルス発生回路６
の反転出力ＩＮＶＤが入力される。上記ＮＡＮＤゲート
３０の出力Ｆはモータの速度が設定速度より高いときに
ローとなり、ＰＮＰトランジスタ３４をオンとし、出力
Ｅより電流を吐き出す。すなわち、後続する積分アンプ
５６の積分素子に充電電流を供給する。これは減速信号
として作用する。また、ＡＮＤゲート３１の出力Ｓはモ
ータ速度が設定速度より低いときにハイとなり、ＮＰＮ
トランジスタ３７をオンとし、出力Ｅより電流を吸いこ
む。すなわち、後続する積分アンプ５６の積分素子の放
電電流を吸収する。これは加速信号として作用する。上
記各部の電圧波形を図４に示している。すなわち、速度
信号回路８はモータ速度と設定速度との差である速度偏
差にもとづいて、後続する積分アンプ５６の積分素子に
速度偏差に応じた量の充放電電流を供給または吸収し、
積分アンプ５６の出力をモータ速度に応じたものとし、
モータ駆動回路５７は積分アンプ５６の出力に応じてモ
ータへの印加電圧を制御することによって、モータ速度
を設定速度に収束するように制御するものである。
回路５の出力Ｃと第２のパルス発生回路６の出力Ｄが入
力される。また、ＡＮＤゲート３１には第１のパルス発
生回路５の反転出力ＩＮＶＣと第２のパルス発生回路６
の反転出力ＩＮＶＤが入力される。上記ＮＡＮＤゲート
３０の出力Ｆはモータの速度が設定速度より高いときに
ローとなり、ＰＮＰトランジスタ３４をオンとし、出力
Ｅより電流を吐き出す。すなわち、後続する積分アンプ
５６の積分素子に充電電流を供給する。これは減速信号
として作用する。また、ＡＮＤゲート３１の出力Ｓはモ
ータ速度が設定速度より低いときにハイとなり、ＮＰＮ
トランジスタ３７をオンとし、出力Ｅより電流を吸いこ
む。すなわち、後続する積分アンプ５６の積分素子の放
電電流を吸収する。これは加速信号として作用する。上
記各部の電圧波形を図４に示している。すなわち、速度
信号回路８はモータ速度と設定速度との差である速度偏
差にもとづいて、後続する積分アンプ５６の積分素子に
速度偏差に応じた量の充放電電流を供給または吸収し、
積分アンプ５６の出力をモータ速度に応じたものとし、
モータ駆動回路５７は積分アンプ５６の出力に応じてモ
ータへの印加電圧を制御することによって、モータ速度
を設定速度に収束するように制御するものである。
【００１４】次に図５によりモータが設定速度にて回転
している場合を説明する。設定速度のときのＦＧパルス
の周波数をｆCT、そのとき出力されているＦＧパルスの
周波数をｆFGとすると、このような状態ではｆFGとｆCT
とは一致する。したがって、トリガパルスのタイミング
とカウントアップ信号のタイミングが一致する。この状
態では、第１，第２のパルス発生回路５，６の出力Ｃ，
Ｄはハイとローが互いに反転したものとなる。したがっ
て出力Ｃ，Ｄがともにハイまたはローとなる期間は存在
せず、パルス合成回路７は高インピーダンス状態となり
積分アンプ５６の積分素子の充放電電流は遮断される。
したがって積分アンプの出力は変化せず制御時の制御信
号のリップル成分を小さくすることができる。
している場合を説明する。設定速度のときのＦＧパルス
の周波数をｆCT、そのとき出力されているＦＧパルスの
周波数をｆFGとすると、このような状態ではｆFGとｆCT
とは一致する。したがって、トリガパルスのタイミング
とカウントアップ信号のタイミングが一致する。この状
態では、第１，第２のパルス発生回路５，６の出力Ｃ，
Ｄはハイとローが互いに反転したものとなる。したがっ
て出力Ｃ，Ｄがともにハイまたはローとなる期間は存在
せず、パルス合成回路７は高インピーダンス状態となり
積分アンプ５６の積分素子の充放電電流は遮断される。
したがって積分アンプの出力は変化せず制御時の制御信
号のリップル成分を小さくすることができる。
【００１５】次に図６により、モータが基準速度以下で
回転しているときについて説明する。このような状態で
はｆFGの方がｆCTより小さい。この時、トリガパルスが
入力されてから次のトリガパルスが入力されるまでの間
にＮ進カウンタ３はカウントアップする。すなわち、低
速状態ではＦＧパルスの周波数ｆFGが小さいため、それ
に応答するトリガパルスの周期が長くなるのでＮ進カウ
ンタ３は次のトリガパルスがくるまでにカウントアップ
してしまう。したがって、図６で示す低速回転状態では
第１，第２のパルス発生回路５，６の出力Ｃ，Ｄはカウ
ントアップした後次のトリガパルスまでの期間ともに、
ローレベルとなる期間が存在し、パルス合成回路７は電
流吸いこみ状態となり、積分アンプ５６の積分素子の放
電電流を吸収しモータ速度を上げる。なお、この時には
出力Ｃ，Ｄがともにハイとなる期間は存在しない。
回転しているときについて説明する。このような状態で
はｆFGの方がｆCTより小さい。この時、トリガパルスが
入力されてから次のトリガパルスが入力されるまでの間
にＮ進カウンタ３はカウントアップする。すなわち、低
速状態ではＦＧパルスの周波数ｆFGが小さいため、それ
に応答するトリガパルスの周期が長くなるのでＮ進カウ
ンタ３は次のトリガパルスがくるまでにカウントアップ
してしまう。したがって、図６で示す低速回転状態では
第１，第２のパルス発生回路５，６の出力Ｃ，Ｄはカウ
ントアップした後次のトリガパルスまでの期間ともに、
ローレベルとなる期間が存在し、パルス合成回路７は電
流吸いこみ状態となり、積分アンプ５６の積分素子の放
電電流を吸収しモータ速度を上げる。なお、この時には
出力Ｃ，Ｄがともにハイとなる期間は存在しない。
【００１６】次に、図７によりモータが設定速度よりも
速く回転しているときについて説明する。この状態で
は、ｆFGの方がｆCTよりも大きく、ｆFG周期のほうが短
くなる。したがってＮ進カウンタ３がカウントアップす
るまでに次のトリガパルスが入力される。したがってＮ
進カウンタ３は、トリガパルスを１つおきにカウントス
タート信号として動作する。したがって第１のパルス発
生回路５の出力Ｃはカウントアップする前にハイレベル
となる、したがって第１，第２のパルス発生回路５，６
の出力Ｃ，Ｄがともにハイレベルとなる期間が存在し、
パルス合成回路７は電流吐き出し状態となり、積分素子
に充電電流を供給してモータ速度を下げる。なお、この
時には出力Ｃ，Ｄがともにローとなる期間は存在しな
い。
速く回転しているときについて説明する。この状態で
は、ｆFGの方がｆCTよりも大きく、ｆFG周期のほうが短
くなる。したがってＮ進カウンタ３がカウントアップす
るまでに次のトリガパルスが入力される。したがってＮ
進カウンタ３は、トリガパルスを１つおきにカウントス
タート信号として動作する。したがって第１のパルス発
生回路５の出力Ｃはカウントアップする前にハイレベル
となる、したがって第１，第２のパルス発生回路５，６
の出力Ｃ，Ｄがともにハイレベルとなる期間が存在し、
パルス合成回路７は電流吐き出し状態となり、積分素子
に充電電流を供給してモータ速度を下げる。なお、この
時には出力Ｃ，Ｄがともにローとなる期間は存在しな
い。
【００１７】さらに回転数が高速となり、設定回転数の
２倍となった場合の動作に関して所定のカウント値Ｍが
Ｎ進カウンタのカウント値の半分より小さい場合と半分
以上の場合について、図８，図９を参照して説明する。
図８を参照して、所定カウント値ＭがＮ進カウンタのカ
ウント値の半分より小さい場合、最初のトリガパルスが
入力されてから次のトリガパルスが入力されるまでに所
定のカウント値Ｍに達しているので、第１のパルス発生
回路５の出力Ｃは、所定カウント値Ｍに達した時間ＴＭ
から次のトリガパルスまでの期間のみローとなる。した
がって第１のパルス発生回路５の出力ＣはＮ進カウンタ
３がカウントアップする時間ＴＮより前にハイレベルと
なる。したがって第１，第２のパルス発生回路５，６の
出力Ｃ，Ｄがともにハイレベルとなる期間が存在し、パ
ルス合成回路７は電流吐き出し状態となってモータ速度
を下げる。
２倍となった場合の動作に関して所定のカウント値Ｍが
Ｎ進カウンタのカウント値の半分より小さい場合と半分
以上の場合について、図８，図９を参照して説明する。
図８を参照して、所定カウント値ＭがＮ進カウンタのカ
ウント値の半分より小さい場合、最初のトリガパルスが
入力されてから次のトリガパルスが入力されるまでに所
定のカウント値Ｍに達しているので、第１のパルス発生
回路５の出力Ｃは、所定カウント値Ｍに達した時間ＴＭ
から次のトリガパルスまでの期間のみローとなる。した
がって第１のパルス発生回路５の出力ＣはＮ進カウンタ
３がカウントアップする時間ＴＮより前にハイレベルと
なる。したがって第１，第２のパルス発生回路５，６の
出力Ｃ，Ｄがともにハイレベルとなる期間が存在し、パ
ルス合成回路７は電流吐き出し状態となってモータ速度
を下げる。
【００１８】しかしながら、所定カウント値ＭがＮ進カ
ウンタ３のカウント値の半分以上の場合、図９を参照し
て説明する。最初のトリガパルスによりＮ進カウンタ３
が動作し始め、所定のカウント値Ｍに達するまでに次の
トリガパルスが入力されても、このトリガパルスは受け
付けられない。したがって第１，第２のパルス発生回路
５，６の出力Ｃ，Ｄはハイとローが互いに反転したもの
となる。したがって出力Ｃ，Ｄがともにハイまたはロー
となる期間は存在せず、パルス合成回路７はハイインピ
ーダンス状態となり、モータは２倍の回転数を維持する
ように駆動される。なお、上述の図８，図９の説明では
２倍の回転数に関してであるが、３倍，４倍においても
同様に考えられる。上記によりＭはＮの半分より小さい
値にするのが良いと言える。
ウンタ３のカウント値の半分以上の場合、図９を参照し
て説明する。最初のトリガパルスによりＮ進カウンタ３
が動作し始め、所定のカウント値Ｍに達するまでに次の
トリガパルスが入力されても、このトリガパルスは受け
付けられない。したがって第１，第２のパルス発生回路
５，６の出力Ｃ，Ｄはハイとローが互いに反転したもの
となる。したがって出力Ｃ，Ｄがともにハイまたはロー
となる期間は存在せず、パルス合成回路７はハイインピ
ーダンス状態となり、モータは２倍の回転数を維持する
ように駆動される。なお、上述の図８，図９の説明では
２倍の回転数に関してであるが、３倍，４倍においても
同様に考えられる。上記によりＭはＮの半分より小さい
値にするのが良いと言える。
【００１９】図１０はモータの設定速度を調整するため
に、前述のＮ進カウンタ３と置換すべき可変カウンタ４
１の構成を示す図である。同図において、４２はプリセ
ット入力端子を持つプログラマブルカウンタと各種ゲー
ト回路等で構成されるプリセットカウンタで、プリセッ
ト入力端子に２進数で設定された値をカウントし終える
とＣｕｐ端子からローレベルの出力が出るように構成さ
れている。４３はプリセットカウンタ４２のプリセット
を行うための設定回路で、これは複数個のスイッチ４４
とハイレベルを与えるための複数個の抵抗４５で構成さ
れている。
に、前述のＮ進カウンタ３と置換すべき可変カウンタ４
１の構成を示す図である。同図において、４２はプリセ
ット入力端子を持つプログラマブルカウンタと各種ゲー
ト回路等で構成されるプリセットカウンタで、プリセッ
ト入力端子に２進数で設定された値をカウントし終える
とＣｕｐ端子からローレベルの出力が出るように構成さ
れている。４３はプリセットカウンタ４２のプリセット
を行うための設定回路で、これは複数個のスイッチ４４
とハイレベルを与えるための複数個の抵抗４５で構成さ
れている。
【００２０】なお、プリセットカウンタ４２のプリセッ
ト入力端子はそれぞれ２0，２1，……２nの桁に対応
し、スイッチ４４によって所望桁が選択され所望のカウ
ント数を得ることができる、本構成を採用すればＮまた
はＭの値を任意に設定できる。それによりモータの設定
速度を変えることができる。またその他にも発振回路２
の抵抗１２を可変抵抗としてコンデンサ１６の充電電流
Ｉcを可変にして発振の時定数を変化させても同様の機
能を持たせることができる。
ト入力端子はそれぞれ２0，２1，……２nの桁に対応
し、スイッチ４４によって所望桁が選択され所望のカウ
ント数を得ることができる、本構成を採用すればＮまた
はＭの値を任意に設定できる。それによりモータの設定
速度を変えることができる。またその他にも発振回路２
の抵抗１２を可変抵抗としてコンデンサ１６の充電電流
Ｉcを可変にして発振の時定数を変化させても同様の機
能を持たせることができる。
【００２１】
【発明の効果】以上の説明で明らかなように本発明のモ
ータ速度制御回路は、モータが設定速度にて回転してい
る場合は、図５にて説明したとおり、パルス合成回路７
は速度偏差信号としてハイインピーダンス状態となり、
積分アンプ５６の充放電電流を遮断する為、積分アンプ
の出力は変化せずモータ印可電圧としてリップルがもっ
とも小さく安定なモータ制御がなされる。また、設定回
転数の２倍となった場合の動作に関しては、図８、図９
にて説明したとおり所定カウント値ＭがＮ進カウンタの
カウント値の半分より小さく設定する事により、Ｎ進カ
ウンタがカウント動作中に次のＦＧパルスがきた時に
は、既に所定カウント値Ｍが出力されている、したがっ
て第１，第２のパルス発生回路５，６の出力Ｃ，Ｄがと
もにハイレベルとなる期間が存在し、パルス合成回路７
は電流吐き出し状態となってモータ速度を下げることが
可能である。よって、上記によりＭはＮの半分より小さ
い値にすることにより倍速同期を回避することができる
優れたモータ制御回路を実現できる。
ータ速度制御回路は、モータが設定速度にて回転してい
る場合は、図５にて説明したとおり、パルス合成回路７
は速度偏差信号としてハイインピーダンス状態となり、
積分アンプ５６の充放電電流を遮断する為、積分アンプ
の出力は変化せずモータ印可電圧としてリップルがもっ
とも小さく安定なモータ制御がなされる。また、設定回
転数の２倍となった場合の動作に関しては、図８、図９
にて説明したとおり所定カウント値ＭがＮ進カウンタの
カウント値の半分より小さく設定する事により、Ｎ進カ
ウンタがカウント動作中に次のＦＧパルスがきた時に
は、既に所定カウント値Ｍが出力されている、したがっ
て第１，第２のパルス発生回路５，６の出力Ｃ，Ｄがと
もにハイレベルとなる期間が存在し、パルス合成回路７
は電流吐き出し状態となってモータ速度を下げることが
可能である。よって、上記によりＭはＮの半分より小さ
い値にすることにより倍速同期を回避することができる
優れたモータ制御回路を実現できる。
【図面の簡単な説明】
【図１】本発明のモータ速度制御回路のブロック図
【図２】本発明のモータ速度制御回路中の発振回路の動
作説明のための詳細回路図
作説明のための詳細回路図
【図３】本発明のモータ速度制御回路中のパルス発生回
路およびパルス合成回路の動作説明のための詳細回路図
路およびパルス合成回路の動作説明のための詳細回路図
【図４】本発明の動作説明のためのタイミング図
【図５】モータが設定速度で回転しているときの状態を
示すタイミング図
示すタイミング図
【図６】モータが設定速度以下で回転しているときの状
態を示すタイミング図
態を示すタイミング図
【図７】モータが設定速度以上で回転しているときの状
態を示すタイミング図
態を示すタイミング図
【図８】モータが設定速度の２倍で回転しておりかつ所
定のカウント数ＭがＮ進カウンタの半分以下のときの状
態を示すタイミング図
定のカウント数ＭがＮ進カウンタの半分以下のときの状
態を示すタイミング図
【図９】モータが設定速度の２倍で回転しておりかつ所
定のカウント数ＭがＮ進カウンタの半分以上のときの状
態を示すタイミング図
定のカウント数ＭがＮ進カウンタの半分以上のときの状
態を示すタイミング図
【図１０】本発明で使用し得るプログラマブルカウンタ
の構成例を示す図
の構成例を示す図
【図１１】従来のモータ速度制御回路のブロック図
【図１２】従来のモータ速度制御回路の動作説明のため
のタイミング図
のタイミング図
１ トリガパルス発生回路 ２ 発振回路 ３ Ｎ進カウンタ ５ 第１のパルス発生回路（充放電電流供給手段） ６ 第２のパルス発生回路（充放電電流供給手段） ７ パルス合成回路（充放電電流供給手段） ８ 速度信号回路 ５０ モータ ５１ 周波数発電機 ５２ ＦＧアンプ（トリガパルスを作る回路） ５３ コンパレートアンプ（トリガパルスを作る回路） ５６ 積分アンプ ５７ モータ駆動回路
Claims (4)
- 【請求項１】 モータと共動する周波数発電機の出力か
らトリガパルスを作るトリガパルス発生回路と、連続繰り返し充放電による発振を行う発振回路と、 前記発振回路より得られるパルスをＮ回カウントしカウ
ントアップ出力を出力し、そのカウントアップ出力で自
らリセットするＮ進カウンタと、 前記トリガパルス発生回路の出力によって発振を開始さ
せ、前記Ｎ進カウンタのカウントアップ出力によって発
振を停止させる発振制御回路と、 前記周波数発電機の出力から作られるトリガパルスで出
力をセットし、前記Ｎ進カウンタが前記発振回路より得
られるパルスをＭ回カウントした時に出力をリセットす
る第１のパルス発生回路と、 前記Ｎ進カウンタが前記発振回路より得られるパルスを
Ｍ回カウントした時に出力をセットし、Ｎ回カウントし
た時にリセットする第２のパルス発生回路と、 前記第１および第２のパルス発生回路の出力を入力して
合成し、ハイインピーダンスまたはハイレベル若しくは
ローレベルの３種類の状態の信号を出力をするパルス合
成回路と前記パルス合成回路の出力を入力する積分アン
プとを備え、 前記積分アンプの積分素子に、前記パルス合成回路の出
力のハイレベルまたはローレベルの時間幅に応じた量の
充電または放電電流を供給して前記積分アンプの出力を
制御し、モータの印加電圧を制御することによりモータ
速度を制御する モータ速度制御回路。 - 【請求項２】 発振回路の発振周波数が、外部から設定
可能である請求項１記載のモータ速度制御回路。 - 【請求項３】 Ｎ進カウンタがカウントする、Ｎまたは
Ｍの値が外部からの設定可能である請求項１、または２
記載のモータ速度制御回路。 - 【請求項４】 Ｍ＜（１／２）Ｎである請求項１から３
のいずれか１項に記載のモータ速度制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253439A JP3039035B2 (ja) | 1991-10-01 | 1991-10-01 | モータ速度制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253439A JP3039035B2 (ja) | 1991-10-01 | 1991-10-01 | モータ速度制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595689A JPH0595689A (ja) | 1993-04-16 |
| JP3039035B2 true JP3039035B2 (ja) | 2000-05-08 |
Family
ID=17251420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253439A Expired - Lifetime JP3039035B2 (ja) | 1991-10-01 | 1991-10-01 | モータ速度制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039035B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016168224A (ja) * | 2015-03-13 | 2016-09-23 | 株式会社サンセイアールアンドディ | 遊技機 |
-
1991
- 1991-10-01 JP JP3253439A patent/JP3039035B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016168224A (ja) * | 2015-03-13 | 2016-09-23 | 株式会社サンセイアールアンドディ | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0595689A (ja) | 1993-04-16 |
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