JP3130172B2 - モータ速度制御回路 - Google Patents
モータ速度制御回路Info
- Publication number
- JP3130172B2 JP3130172B2 JP05099175A JP9917593A JP3130172B2 JP 3130172 B2 JP3130172 B2 JP 3130172B2 JP 05099175 A JP05099175 A JP 05099175A JP 9917593 A JP9917593 A JP 9917593A JP 3130172 B2 JP3130172 B2 JP 3130172B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- pulse
- trigger pulse
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Motor And Converter Starters (AREA)
- Control Of Electric Motors In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、速度基準として水晶発
振子，セラミック発振子の発振周波数またはコンデンサ
の充放電時間を用いたモータの速度制御回路に関するも
のである。
振子，セラミック発振子の発振周波数またはコンデンサ
の充放電時間を用いたモータの速度制御回路に関するも
のである。
【０００２】
【従来の技術】近年、モータは小型でかつ高性能が要求
されている。以下に、従来のモータ速度制御回路につい
て説明する。図１０は従来のモータ速度制御回路のブロ
ック図を示すものである。図１０において、５０はモー
タ、５１は周波数発電機で、モータ５０の回転と共動す
る。５２は周波数発電機５１の出力（以下、ＦＧと呼
ぶ）を増幅するＦＧアンプ、５３はＦＧアンプ出力を矩
形波（以下、ＦＧパルスと呼ぶ）とするコンパレートア
ンプである。そして、積分アンプ５６の積分素子に速度
偏差に応じた時間幅の充電または充放電電流を供給する
速度信号回路８と、上記積分素子への充放電によってモ
ータ速度に応じた電圧を出力する積分アンプ５６と、積
分アンプ５６の出力に応じてモータへの印加電圧を加減
してモータ速度を制御するモータ駆動回路５７とにより
モータ速度制御回路が構成されている。
されている。以下に、従来のモータ速度制御回路につい
て説明する。図１０は従来のモータ速度制御回路のブロ
ック図を示すものである。図１０において、５０はモー
タ、５１は周波数発電機で、モータ５０の回転と共動す
る。５２は周波数発電機５１の出力（以下、ＦＧと呼
ぶ）を増幅するＦＧアンプ、５３はＦＧアンプ出力を矩
形波（以下、ＦＧパルスと呼ぶ）とするコンパレートア
ンプである。そして、積分アンプ５６の積分素子に速度
偏差に応じた時間幅の充電または充放電電流を供給する
速度信号回路８と、上記積分素子への充放電によってモ
ータ速度に応じた電圧を出力する積分アンプ５６と、積
分アンプ５６の出力に応じてモータへの印加電圧を加減
してモータ速度を制御するモータ駆動回路５７とにより
モータ速度制御回路が構成されている。
【０００３】以上のように構成されたモータ速度制御回
路において、速度信号回路８の内部を以下に説明する。
本発明に関連する従来の速度制御装置としては、特開平
３ー１５５３８４号公報に記載のものが知られている。 （従来技術１）第１の従来技術を図１１を用いて説明す
ると、１０は１／２分周器で、モータと共動する周波数
発電機５１が出力するＦＧパルスを１／２分周する。１
はトリガパルス発生回路で、１／２分周されたＦＧパル
スと１／２分周されたＦＧパルスの反転パルスが入力さ
れる。２は基準信号発生器であり、トリガパルス発生回
路１は基準信号発生器２の反転クロックパルスの入力で
１／２分周されたＦＧパルスと１／２分周されたＦＧパ
ルスの反転パルスの立ち上がり（立ち下がり）に応じて
トリガパルスＴ１，Ｔ２を出力する。３はＮ進カウンタ
で基準信号発生器２より出力されるクロックパルスをカ
ウントする。
路において、速度信号回路８の内部を以下に説明する。
本発明に関連する従来の速度制御装置としては、特開平
３ー１５５３８４号公報に記載のものが知られている。 （従来技術１）第１の従来技術を図１１を用いて説明す
ると、１０は１／２分周器で、モータと共動する周波数
発電機５１が出力するＦＧパルスを１／２分周する。１
はトリガパルス発生回路で、１／２分周されたＦＧパル
スと１／２分周されたＦＧパルスの反転パルスが入力さ
れる。２は基準信号発生器であり、トリガパルス発生回
路１は基準信号発生器２の反転クロックパルスの入力で
１／２分周されたＦＧパルスと１／２分周されたＦＧパ
ルスの反転パルスの立ち上がり（立ち下がり）に応じて
トリガパルスＴ１，Ｔ２を出力する。３はＮ進カウンタ
で基準信号発生器２より出力されるクロックパルスをカ
ウントする。
【０００４】５は上記トリガパルスＴ１，Ｔ２を入力す
るＲ−Ｓフリップフロップ構成の第１のパルス発生回
路、６はトリガパルスＴ１とＮ進カウンタ３のカウント
アップ出力を入力するＲ−Ｓフリップフロップ構成の第
２のパルス発生回路、７は第１および第２のパルス発生
回路５および６の出力を合成するパルス合成回路であ
る。図１０の積分アンプ５６はこのパルス合成回路７の
出力Ｅを積分し基準電圧と比較するもので、モータ駆動
回路５７は積分アンプ５６の制御信号に応じてモータ５
０の駆動電流を制御する。
るＲ−Ｓフリップフロップ構成の第１のパルス発生回
路、６はトリガパルスＴ１とＮ進カウンタ３のカウント
アップ出力を入力するＲ−Ｓフリップフロップ構成の第
２のパルス発生回路、７は第１および第２のパルス発生
回路５および６の出力を合成するパルス合成回路であ
る。図１０の積分アンプ５６はこのパルス合成回路７の
出力Ｅを積分し基準電圧と比較するもので、モータ駆動
回路５７は積分アンプ５６の制御信号に応じてモータ５
０の駆動電流を制御する。
【０００５】図１１でパルス合成回路７のＮＡＮＤゲー
トＸ１１には第１のパルス発生回路５の反転出力ＩＮＶ
Ｃと第２のパルス発生回路６の出力Ｄが入力される。ま
た、ＮＡＮＤゲートＸ１２には第１のパルス発生回路５
の出力Ｃと第２のパルス発生回路６の反転出力ＩＮＶＤ
が入力される。上記ＮＡＮＤゲートＸ１１の出力Ｆはモ
ータの速度が設定速度より高いときにローとなり出力Ｅ
より電流を吐き出す。すなわち、後続する積分アンプ５
６の積分素子に充電電流を供給する。これは減速信号と
して作用する。また、ＮＡＮＤゲートＸ１２の出力Ｓは
モータ速度が設定速度より低いときにローとなり出力Ｅ
より電流を吸いこむ。すなわち、後続する積分アンプ５
６の積分素子に放電電流を供給する。これは加速信号と
して作用する。
トＸ１１には第１のパルス発生回路５の反転出力ＩＮＶ
Ｃと第２のパルス発生回路６の出力Ｄが入力される。ま
た、ＮＡＮＤゲートＸ１２には第１のパルス発生回路５
の出力Ｃと第２のパルス発生回路６の反転出力ＩＮＶＤ
が入力される。上記ＮＡＮＤゲートＸ１１の出力Ｆはモ
ータの速度が設定速度より高いときにローとなり出力Ｅ
より電流を吐き出す。すなわち、後続する積分アンプ５
６の積分素子に充電電流を供給する。これは減速信号と
して作用する。また、ＮＡＮＤゲートＸ１２の出力Ｓは
モータ速度が設定速度より低いときにローとなり出力Ｅ
より電流を吸いこむ。すなわち、後続する積分アンプ５
６の積分素子に放電電流を供給する。これは加速信号と
して作用する。
【０００６】上記各部の電圧波形を図１２に示してい
る。すなわち、速度信号回路８はモータ速度と設定速度
との差である速度偏差にもとづいて、後続する積分アン
プ５６の積分素子に速度偏差に応じた時間幅の充電また
は放電電流を供給し積分アンプ５６の出力をモータ速度
に応じたものとし、モータ駆動回路５７は積分アンプ５
６の出力に応じてモータへの印加電圧を制御することに
よってモータの速度を設定速度に収束するように制御す
るものである。
る。すなわち、速度信号回路８はモータ速度と設定速度
との差である速度偏差にもとづいて、後続する積分アン
プ５６の積分素子に速度偏差に応じた時間幅の充電また
は放電電流を供給し積分アンプ５６の出力をモータ速度
に応じたものとし、モータ駆動回路５７は積分アンプ５
６の出力に応じてモータへの印加電圧を制御することに
よってモータの速度を設定速度に収束するように制御す
るものである。
【０００７】（従来技術２）第２の従来技術を図１３を
用いて説明すると、１はトリガパルス発生回路で、モー
タと共動する周波数発電機５１が出力するＦＧパルスの
立ち上がり（立ち下がり）に応じてＦＧトリガパルスを
出力する。２は基準信号発生器、３はＮ進カウンタで、
基準信号発生器２より出力されるクロックパルスをカウ
ントする。４はＲ−Ｓフリップフロップ（以下、Ｒ−Ｓ
ＦＦと記す）で、ＦＧトリガパルスがセット端子Ｓへ入
力されており、リセット端子ＲにはＮ進カウンタ３のカ
ウントアップ出力が入力されている。
用いて説明すると、１はトリガパルス発生回路で、モー
タと共動する周波数発電機５１が出力するＦＧパルスの
立ち上がり（立ち下がり）に応じてＦＧトリガパルスを
出力する。２は基準信号発生器、３はＮ進カウンタで、
基準信号発生器２より出力されるクロックパルスをカウ
ントする。４はＲ−Ｓフリップフロップ（以下、Ｒ−Ｓ
ＦＦと記す）で、ＦＧトリガパルスがセット端子Ｓへ入
力されており、リセット端子ＲにはＮ進カウンタ３のカ
ウントアップ出力が入力されている。
【０００８】５は上記ＦＧトリガパルスとＮ進カウンタ
３の所定カウント出力を入力するＲ−Ｓフリップフロッ
プ構成の第１のパルス発生回路、６はＮ進カウンタ３の
所定カウント出力とカウントアップ出力を入力するＲ−
Ｓフリップフロップ構成の第２のパルス発生回路、７は
第１および第２のパルス発生回路５および６の出力を合
成するパルス合成回路である。図１０の積分アンプ５６
はこのパルス合成回路７の出力Ｅを積分し基準電圧と比
較するもので、モータ駆動回路５７は積分アンプ５６の
制御信号に応じてモータ５０の駆動電流を制御する。
３の所定カウント出力を入力するＲ−Ｓフリップフロッ
プ構成の第１のパルス発生回路、６はＮ進カウンタ３の
所定カウント出力とカウントアップ出力を入力するＲ−
Ｓフリップフロップ構成の第２のパルス発生回路、７は
第１および第２のパルス発生回路５および６の出力を合
成するパルス合成回路である。図１０の積分アンプ５６
はこのパルス合成回路７の出力Ｅを積分し基準電圧と比
較するもので、モータ駆動回路５７は積分アンプ５６の
制御信号に応じてモータ５０の駆動電流を制御する。
【０００９】図１３でＮ進カウンタ３はＦＧトリガパル
スＦＧＴによってカウント動作を始め、カウントアップ
出力ＣＮにてカウンタをリセットしカウント動作を止め
る。上記カウント動作はＲ−ＳＦＦ４の出力ＲＳＴによ
ってカウント動作をするか否かが決まる構成となってい
る。また、カウントアップするまでのある所定カウント
値にて出力される所定カウント出力ＣＭはＲ−ＳＦＦ構
成の第１のパルス発生回路５のリセット端子Ｒへ入力さ
れる。なお、セット端子ＳにはＦＧトリガパルスＦＧＴ
が入力されている。さらに、所定カウント出力ＣＭはＲ
−ＳＦＦ構成の第２のパルス発生回路６のセット端子へ
入力され、一方リセット端子にはカウントアップ出力Ｃ
Ｎが入力されている。
スＦＧＴによってカウント動作を始め、カウントアップ
出力ＣＮにてカウンタをリセットしカウント動作を止め
る。上記カウント動作はＲ−ＳＦＦ４の出力ＲＳＴによ
ってカウント動作をするか否かが決まる構成となってい
る。また、カウントアップするまでのある所定カウント
値にて出力される所定カウント出力ＣＭはＲ−ＳＦＦ構
成の第１のパルス発生回路５のリセット端子Ｒへ入力さ
れる。なお、セット端子ＳにはＦＧトリガパルスＦＧＴ
が入力されている。さらに、所定カウント出力ＣＭはＲ
−ＳＦＦ構成の第２のパルス発生回路６のセット端子へ
入力され、一方リセット端子にはカウントアップ出力Ｃ
Ｎが入力されている。
【００１０】パルス合成回路７のＮＡＮＤゲートＸ１１
には第１のパルス発生回路５の出力Ｃと第２のパルス発
生回路６の出力Ｄが入力される。また、ＮＡＮＤゲート
Ｘ１２には第１のパルス発生回路５の反転出力ＩＮＶＣ
と第２のパルス発生回路６の反転出力ＩＮＶＤが入力さ
れる。上記ＮＡＮＤゲートＸ１１の出力Ｆはモータの速
度が設定速度より高いときにローとなり出力Ｅより電流
を吐き出す。すなわち、後続する積分アンプ５６の積分
素子に充電電流を供給する。これは減速信号として作用
する。また、ＮＡＮＤゲートＸ１２の出力Ｓはモータ速
度が設定速度より低いときにローとなり出力Ｅより電流
を吸いこむ。すなわち、後続する積分アンプ５６の積分
素子に放電電流を供給する。これは加速信号として作用
する。
には第１のパルス発生回路５の出力Ｃと第２のパルス発
生回路６の出力Ｄが入力される。また、ＮＡＮＤゲート
Ｘ１２には第１のパルス発生回路５の反転出力ＩＮＶＣ
と第２のパルス発生回路６の反転出力ＩＮＶＤが入力さ
れる。上記ＮＡＮＤゲートＸ１１の出力Ｆはモータの速
度が設定速度より高いときにローとなり出力Ｅより電流
を吐き出す。すなわち、後続する積分アンプ５６の積分
素子に充電電流を供給する。これは減速信号として作用
する。また、ＮＡＮＤゲートＸ１２の出力Ｓはモータ速
度が設定速度より低いときにローとなり出力Ｅより電流
を吸いこむ。すなわち、後続する積分アンプ５６の積分
素子に放電電流を供給する。これは加速信号として作用
する。
【００１１】上記各部の電圧波形を図１４に示してい
る。すなわち、速度信号回路８はモータ速度と設定速度
との差である速度偏差にもとづいて、後続する積分アン
プ５６の積分素子に速度偏差に応じた時間幅の充電また
は放電電流を供給し積分アンプ５６の出力をモータ速度
に応じたものとし、モータ駆動回路５７は積分アンプ５
６の出力に応じてモータへの印加電圧を制御することに
よってモータの速度を設定速度に収束するように制御す
るものである。
る。すなわち、速度信号回路８はモータ速度と設定速度
との差である速度偏差にもとづいて、後続する積分アン
プ５６の積分素子に速度偏差に応じた時間幅の充電また
は放電電流を供給し積分アンプ５６の出力をモータ速度
に応じたものとし、モータ駆動回路５７は積分アンプ５
６の出力に応じてモータへの印加電圧を制御することに
よってモータの速度を設定速度に収束するように制御す
るものである。
【００１２】（従来技術３） 第３の従来技術を図１５を用いて説明すると、１０は１
／２分周器で、モータと共動する周波数発電機５１が出
力するＦＧパルスを１／２分周する。１はトリガパルス
発生回路で１／２分周されたＦＧパルスと１／２分周さ
れたＦＧパルスの反転パルスの立ち上がり（立ち下が
り）に応じてトリガパルスＴ１，Ｔ２を出力する。２０
は基準コンデンサ充放電回路、Ｃ３は基準コンデンサ、
１５は基準コンデンサＣ３の充電電圧に応じてトリガパ
ルスＴＣを発生するトリガパルス発生回路、５は上記ト
リガパルスＴ１，Ｔ２を入力するＲ−Ｓフリップフロッ
プ構成の第１のパルス発生回路、６はトリガパルスＴ１
と上記トリガパルスＴＣを入力するＲ−Ｓフリップフロ
ップ構成の第２のパルス発生回路、７は第１および第２
のパルス発生回路５および６の出力を合成するパルス合
成回路である。図１０の積分アンプ５６はこのパルス合
成回路７の出力Ｅを積分し基準電圧と比較するもので、
モータ駆動回路５７は積分アンプ５６の制御信号に応じ
てモータ５０の駆動電流を制御する。
／２分周器で、モータと共動する周波数発電機５１が出
力するＦＧパルスを１／２分周する。１はトリガパルス
発生回路で１／２分周されたＦＧパルスと１／２分周さ
れたＦＧパルスの反転パルスの立ち上がり（立ち下が
り）に応じてトリガパルスＴ１，Ｔ２を出力する。２０
は基準コンデンサ充放電回路、Ｃ３は基準コンデンサ、
１５は基準コンデンサＣ３の充電電圧に応じてトリガパ
ルスＴＣを発生するトリガパルス発生回路、５は上記ト
リガパルスＴ１，Ｔ２を入力するＲ−Ｓフリップフロッ
プ構成の第１のパルス発生回路、６はトリガパルスＴ１
と上記トリガパルスＴＣを入力するＲ−Ｓフリップフロ
ップ構成の第２のパルス発生回路、７は第１および第２
のパルス発生回路５および６の出力を合成するパルス合
成回路である。図１０の積分アンプ５６はこのパルス合
成回路７の出力Ｅを積分し基準電圧と比較するもので、
モータ駆動回路５７は積分アンプ５６の制御信号に応じ
てモータ５０の駆動電流を制御する。
【００１３】図１５で、基準コンデンサ充放電回路２０
はＦＧトリガパルスＦＧＴによって基準コンデンサＣ３
の充電を始め、充電電圧ＶＣが電源電圧ＶＣＣを抵抗Ｒ
２０，Ｒ２１にて分割した電圧Ｖ１に達したときにトリ
ガパルスを発生するトリガパルス発生回路１５より出力
されるトリガパルスＴＣにて基準コンデンサＣ３が放電
する。上記基準コンデンサＣ３の充放電は、第２のパル
ス発生回路６の反転出力ＩＮＶＤによって充電するか放
電するかが決まる構成となっている。
はＦＧトリガパルスＦＧＴによって基準コンデンサＣ３
の充電を始め、充電電圧ＶＣが電源電圧ＶＣＣを抵抗Ｒ
２０，Ｒ２１にて分割した電圧Ｖ１に達したときにトリ
ガパルスを発生するトリガパルス発生回路１５より出力
されるトリガパルスＴＣにて基準コンデンサＣ３が放電
する。上記基準コンデンサＣ３の充放電は、第２のパル
ス発生回路６の反転出力ＩＮＶＤによって充電するか放
電するかが決まる構成となっている。
【００１４】パルス合成回路７のＮＡＮＤゲートＸ１１
には第１のパルス発生回路５の反転出力ＩＮＶＣと第２
のパルス発生回路６の出力Ｄが入力される。また、ＮＡ
ＮＤゲートＸ１２には第１のパルス発生回路５の出力Ｃ
と第２のパルス発生回路６の反転出力ＩＮＶＤが入力さ
れる。上記ＮＡＮＤゲートＸ１１の出力Ｆはモータの速
度が設定速度より高いときにローとなり出力Ｅより電流
を吐き出す。すなわち、後続する積分アンプ５６の積分
素子に充電電流を供給する。これは減速信号として作用
する。また、ＮＡＮＤゲートＸ１２の出力Ｓはモータ速
度が設定速度より低いときにローとなり出力Ｅより電流
を吸いこむ。すなわち、後続する積分アンプ５６の積分
素子に放電電流を供給する。これは加速信号として作用
する。
には第１のパルス発生回路５の反転出力ＩＮＶＣと第２
のパルス発生回路６の出力Ｄが入力される。また、ＮＡ
ＮＤゲートＸ１２には第１のパルス発生回路５の出力Ｃ
と第２のパルス発生回路６の反転出力ＩＮＶＤが入力さ
れる。上記ＮＡＮＤゲートＸ１１の出力Ｆはモータの速
度が設定速度より高いときにローとなり出力Ｅより電流
を吐き出す。すなわち、後続する積分アンプ５６の積分
素子に充電電流を供給する。これは減速信号として作用
する。また、ＮＡＮＤゲートＸ１２の出力Ｓはモータ速
度が設定速度より低いときにローとなり出力Ｅより電流
を吸いこむ。すなわち、後続する積分アンプ５６の積分
素子に放電電流を供給する。これは加速信号として作用
する。
【００１５】上記各部の電圧波形を図１６に示してい
る。すなわち、速度信号回路８はモータ速度と設定速度
との差である速度偏差にもとづいて、後続する積分アン
プ５６の積分素子に速度偏差に応じた時間幅の充電また
は放電電流を供給し積分アンプ５６の出力をモータ速度
に応じたものとし、モータ駆動回路５７は積分アンプ５
６の出力に応じてモータへの印加電圧を制御することに
よってモータの速度を設定速度に収束するように制御す
るものである。
る。すなわち、速度信号回路８はモータ速度と設定速度
との差である速度偏差にもとづいて、後続する積分アン
プ５６の積分素子に速度偏差に応じた時間幅の充電また
は放電電流を供給し積分アンプ５６の出力をモータ速度
に応じたものとし、モータ駆動回路５７は積分アンプ５
６の出力に応じてモータへの印加電圧を制御することに
よってモータの速度を設定速度に収束するように制御す
るものである。
【００１６】（従来技術４）第４の従来技術を図１７を
用いて説明すると、１はトリガパルス発生回路でモータ
と共動する周波数発電機５１が出力するＦＧパルスの立
ち上がり（立ち下がり）に応じてＦＧトリガパルスを出
力する。２０は基準コンデンサ充放電回路、Ｃ３は基準
コンデンサ、１５および１６は基準コンデンサＣ３の充
電電圧に応じて第１および第２のトリガパルスを発生す
る第１および第２のトリガパルス発生回路、４はＲ−Ｓ
ＦＦで、基準コンデンサ充放電回路２０の充放電を上記
ＦＧトリガパルスおよび第２のトリガパルスＴ２にて制
御する。
用いて説明すると、１はトリガパルス発生回路でモータ
と共動する周波数発電機５１が出力するＦＧパルスの立
ち上がり（立ち下がり）に応じてＦＧトリガパルスを出
力する。２０は基準コンデンサ充放電回路、Ｃ３は基準
コンデンサ、１５および１６は基準コンデンサＣ３の充
電電圧に応じて第１および第２のトリガパルスを発生す
る第１および第２のトリガパルス発生回路、４はＲ−Ｓ
ＦＦで、基準コンデンサ充放電回路２０の充放電を上記
ＦＧトリガパルスおよび第２のトリガパルスＴ２にて制
御する。
【００１７】５は上記ＦＧトリガパルスと第１のトリガ
パルスＴ１を入力とするＲ−Ｓフリップフロップ構成の
第１のパルス発生回路、６はトリガパルスＴ１とトリガ
パルスＴ２を入力とするＲ−Ｓフリップフロップ構成の
第２のパルス発生回路、７は第１および第２のパルス発
生回路５，６の出力を合成するパルス合成回路である。
図１０の積分アンプ５６はこのパルス合成回路７の出力
Ｅを積分し基準電圧と比較するもので、モータ駆動回路
５７は積分アンプ５６の制御信号に応じてモータ５０の
駆動電流を制御する。
パルスＴ１を入力とするＲ−Ｓフリップフロップ構成の
第１のパルス発生回路、６はトリガパルスＴ１とトリガ
パルスＴ２を入力とするＲ−Ｓフリップフロップ構成の
第２のパルス発生回路、７は第１および第２のパルス発
生回路５，６の出力を合成するパルス合成回路である。
図１０の積分アンプ５６はこのパルス合成回路７の出力
Ｅを積分し基準電圧と比較するもので、モータ駆動回路
５７は積分アンプ５６の制御信号に応じてモータ５０の
駆動電流を制御する。
【００１８】図１７で、基準コンデンサ充放電回路２０
はＦＧトリガパルスＦＧＴによって基準コンデンサＣ３
の充電を始め、充電電圧ＶＣが電源電圧ＶＣＣを抵抗Ｒ
１９，Ｒ２０，Ｒ２１にて分割した電圧Ｖ２に達したと
きにトリガパルスを発生する第２のトリガパルス発生回
路１６より出力されるＴ２にて基準コンデンサＣ３が放
電する。上記基準コンデンサＣ３の充放電は、Ｒ−ＳＦ
Ｆ４の出力Ｂによって充電するか放電するかが決まる構
成となっている。
はＦＧトリガパルスＦＧＴによって基準コンデンサＣ３
の充電を始め、充電電圧ＶＣが電源電圧ＶＣＣを抵抗Ｒ
１９，Ｒ２０，Ｒ２１にて分割した電圧Ｖ２に達したと
きにトリガパルスを発生する第２のトリガパルス発生回
路１６より出力されるＴ２にて基準コンデンサＣ３が放
電する。上記基準コンデンサＣ３の充放電は、Ｒ−ＳＦ
Ｆ４の出力Ｂによって充電するか放電するかが決まる構
成となっている。
【００１９】また、充電電圧ＶＣが充電中に電圧Ｖ１に
達したときにトリガパルスを発生する第１のトリガパル
ス発生回路１５より出力されるトリガパルスＴ１は、Ｒ
−ＳＦＦ構成の第１のパルス発生回路５のリセット端子
Ｒへ入力される。なお、セット端子ＳにはＦＧトリガパ
ルスＦＧＴが入力されている。さらに、トリガパルスＴ
１はＲ−ＳＦＦ構成の第２のパルス発生回路６のセット
端子へ入力され、一方リセット端子にはトリガパルスＴ
２が入力されている。
達したときにトリガパルスを発生する第１のトリガパル
ス発生回路１５より出力されるトリガパルスＴ１は、Ｒ
−ＳＦＦ構成の第１のパルス発生回路５のリセット端子
Ｒへ入力される。なお、セット端子ＳにはＦＧトリガパ
ルスＦＧＴが入力されている。さらに、トリガパルスＴ
１はＲ−ＳＦＦ構成の第２のパルス発生回路６のセット
端子へ入力され、一方リセット端子にはトリガパルスＴ
２が入力されている。
【００２０】パルス合成回路７のＮＡＮＤゲートＸ１１
には第１のパルス発生回路５の出力Ｃと第２のパルス発
生回路６の出力Ｄが入力される。また、ＮＡＮＤゲート
Ｘ１２には第１のパルス発生回路５の反転出力ＩＮＶＣ
と第２のパルス発生回路６の反転出力ＩＮＶＤが入力さ
れる。上記ＮＡＮＤゲートＸ１１の出力Ｆはモータの速
度が設定速度より高いときにローとなり出力Ｅより電流
を吐き出す。すなわち、後続する積分アンプ５６の積分
素子に充電電流を供給する。これは減速信号として作用
する。また、ＮＡＮＤゲートＸ１２の出力Ｓはモータ速
度が設定速度より低いときにローとなり出力Ｅより電流
を吸いこむ。すなわち、後続する積分アンプ５６の積分
素子に放電電流を供給する。これは加速信号として作用
する。
には第１のパルス発生回路５の出力Ｃと第２のパルス発
生回路６の出力Ｄが入力される。また、ＮＡＮＤゲート
Ｘ１２には第１のパルス発生回路５の反転出力ＩＮＶＣ
と第２のパルス発生回路６の反転出力ＩＮＶＤが入力さ
れる。上記ＮＡＮＤゲートＸ１１の出力Ｆはモータの速
度が設定速度より高いときにローとなり出力Ｅより電流
を吐き出す。すなわち、後続する積分アンプ５６の積分
素子に充電電流を供給する。これは減速信号として作用
する。また、ＮＡＮＤゲートＸ１２の出力Ｓはモータ速
度が設定速度より低いときにローとなり出力Ｅより電流
を吸いこむ。すなわち、後続する積分アンプ５６の積分
素子に放電電流を供給する。これは加速信号として作用
する。
【００２１】上記各部の電圧波形を図１８に示してい
る。すなわち、速度信号回路８はモータ速度と設定速度
との差である速度偏差にもとづいて、後続する積分アン
プ５６の積分素子に速度偏差に応じた時間幅の充電また
は放電電流を供給し積分アンプ５６の出力をモータ速度
に応じたものとし、モータ駆動回路５７は積分アンプ５
６の出力に応じてモータへの印加電圧を制御することに
よってモータの速度を設定速度に収束するように制御す
るものである。
る。すなわち、速度信号回路８はモータ速度と設定速度
との差である速度偏差にもとづいて、後続する積分アン
プ５６の積分素子に速度偏差に応じた時間幅の充電また
は放電電流を供給し積分アンプ５６の出力をモータ速度
に応じたものとし、モータ駆動回路５７は積分アンプ５
６の出力に応じてモータへの印加電圧を制御することに
よってモータの速度を設定速度に収束するように制御す
るものである。
【００２２】
【発明が解決しようとする課題】しかしながら上記従来
の技術において、モータを起動させる場合初期状態にお
いてモータは回転していないためＦＧパルスは発生して
いない。よってトリガパルス発生回路１よりトリガパル
スは出力されない。このような状況にて、初期状態のタ
イミングを以下に図面を用いて説明する。
の技術において、モータを起動させる場合初期状態にお
いてモータは回転していないためＦＧパルスは発生して
いない。よってトリガパルス発生回路１よりトリガパル
スは出力されない。このような状況にて、初期状態のタ
イミングを以下に図面を用いて説明する。
【００２３】第１の従来技術におけるタイミング図１２
を用いて説明すると、Ｎ進カウンタ３は起動時のカウン
タの状態よりカウント動作を始めカウントアップ出力Ｃ
Ｎを出力してリセット状態となるかもしくは初期よりリ
セット状態である。よって、第１のパルス発生回路５の
出力ＣおよびＩＮＶＣは不定状態である。また第２のパ
ルス発生回路６にはカウントアップ出力ＣＮが入力され
るため出力Ｄはロー、出力ＩＮＶＤはハイとなる。よっ
て加速信号Ｓは不定状態、減速信号Ｆは出力されないた
め、確実な加速を行うことができない。このように、Ｒ
−Ｓフリップフロップ構成の第１のパルス発生回路およ
び第２のパルス発生回路の入力である、セット信号また
はリセット信号がこないと出力が確定されないという回
路である。よって、この状態がＦＧトリガパルスＦＧＴ
が発生するまで続くことになる。
を用いて説明すると、Ｎ進カウンタ３は起動時のカウン
タの状態よりカウント動作を始めカウントアップ出力Ｃ
Ｎを出力してリセット状態となるかもしくは初期よりリ
セット状態である。よって、第１のパルス発生回路５の
出力ＣおよびＩＮＶＣは不定状態である。また第２のパ
ルス発生回路６にはカウントアップ出力ＣＮが入力され
るため出力Ｄはロー、出力ＩＮＶＤはハイとなる。よっ
て加速信号Ｓは不定状態、減速信号Ｆは出力されないた
め、確実な加速を行うことができない。このように、Ｒ
−Ｓフリップフロップ構成の第１のパルス発生回路およ
び第２のパルス発生回路の入力である、セット信号また
はリセット信号がこないと出力が確定されないという回
路である。よって、この状態がＦＧトリガパルスＦＧＴ
が発生するまで続くことになる。
【００２４】第２の従来技術におけるタイミング図（図
１４）、第３の従来技術におけるタイミング図（図１
６）、第４の従来技術におけるタイミング図（図１８）
も第１の従来技術におけるタイミング図（図１２）と同
様である。そのため、初期モータ速度は設定速度より低
いにも関わらず出力Ｓは不定状態となりモータが起動し
ないという問題があった。
１４）、第３の従来技術におけるタイミング図（図１
６）、第４の従来技術におけるタイミング図（図１８）
も第１の従来技術におけるタイミング図（図１２）と同
様である。そのため、初期モータ速度は設定速度より低
いにも関わらず出力Ｓは不定状態となりモータが起動し
ないという問題があった。
【００２５】本発明は上記従来の問題点を解決するもの
で、モータ起動時にＦＧパルスが発生するまでの間（モ
ータが起動するまで）強制的に加速信号Ｓを出力させモ
ータの起動を確実に行うことのできるモータ速度制御回
路を提供することを目的とする。
で、モータ起動時にＦＧパルスが発生するまでの間（モ
ータが起動するまで）強制的に加速信号Ｓを出力させモ
ータの起動を確実に行うことのできるモータ速度制御回
路を提供することを目的とする。
【００２６】
【課題を解決するための手段】この目的を達成するため
に本発明のモータ速度制御回路は、モータと共動する周
波数発電機の出力からＦＧトリガパルスをつくるＦＧト
リガパルス発生回路と、前記ＦＧトリガパルス発生回路
の出力の一方のエッジと同期して速度の基準となる繰り
返し信号を発生する基準信号発生器と、Ｒ−Ｓフリップ
フロップで構成され、前記ＦＧトリガパルス発生回路の
出力の一方のエッジで出力をセットし、次に同一のエッ
ジが発生するまでにリセットする第１のパルス発生回路
と、前記第１のパルス発生回路の出力のセットもしくは
リセットのいずれか一方と同時に出力をセットし、前記
基準信号発生回路の出力が速度の基準と一致した時出力
をリセットする第２のパルス発生回路と、前記基準信号
発生器の出力の周期と前記第１もしくは第２のパルス発
生回路の出力の周期とを比較し、ハイレベルもしくはロ
ーレベルの２種類の状態の信号を出力する速度信号回路
と、前記速度信号回路の出力を入力とする積分アンプと
を有し、前記積分アンプの積分素子に、前記速度信号回
路の出力のハイレベルまたはローレベルの時間幅に応じ
た量の充電または放電電流を供給して前記積分アンプの
出力を制御し、モータの印加電圧を制御することにより
モータ速度を制御するモータ速度制御回路において、起
動時にリセットパルスを発生させるリセットパルス発生
回路と、前記リセットパルス発生回路より出力されるリ
セットパルスによって、起動時には前記速度信号回路を
制御してモータを加速する信号を出力し、起動後には前
記ＦＧトリガパルス発生回路の出力によりリセットパル
スを解除するように構成された起動補償回路とを備えた
ものである。
に本発明のモータ速度制御回路は、モータと共動する周
波数発電機の出力からＦＧトリガパルスをつくるＦＧト
リガパルス発生回路と、前記ＦＧトリガパルス発生回路
の出力の一方のエッジと同期して速度の基準となる繰り
返し信号を発生する基準信号発生器と、Ｒ−Ｓフリップ
フロップで構成され、前記ＦＧトリガパルス発生回路の
出力の一方のエッジで出力をセットし、次に同一のエッ
ジが発生するまでにリセットする第１のパルス発生回路
と、前記第１のパルス発生回路の出力のセットもしくは
リセットのいずれか一方と同時に出力をセットし、前記
基準信号発生回路の出力が速度の基準と一致した時出力
をリセットする第２のパルス発生回路と、前記基準信号
発生器の出力の周期と前記第１もしくは第２のパルス発
生回路の出力の周期とを比較し、ハイレベルもしくはロ
ーレベルの２種類の状態の信号を出力する速度信号回路
と、前記速度信号回路の出力を入力とする積分アンプと
を有し、前記積分アンプの積分素子に、前記速度信号回
路の出力のハイレベルまたはローレベルの時間幅に応じ
た量の充電または放電電流を供給して前記積分アンプの
出力を制御し、モータの印加電圧を制御することにより
モータ速度を制御するモータ速度制御回路において、起
動時にリセットパルスを発生させるリセットパルス発生
回路と、前記リセットパルス発生回路より出力されるリ
セットパルスによって、起動時には前記速度信号回路を
制御してモータを加速する信号を出力し、起動後には前
記ＦＧトリガパルス発生回路の出力によりリセットパル
スを解除するように構成された起動補償回路とを備えた
ものである。
【００２７】
【作用】この構成により、モータの起動時にＲ−Ｓフリ
ップフロップで構成された第１および第２のパルス発生
回路の出力が不定となった場合でも、起動補償回路によ
り速度信号回路から強制的にモータを加速する信号を出
力してモータを起動し、第１および第２のパルス発生回
路から所定の出力が得られる状態となった後は、強制加
速する信号を解除して起動不良を回避しながら、速度制
御も可能となる。
ップフロップで構成された第１および第２のパルス発生
回路の出力が不定となった場合でも、起動補償回路によ
り速度信号回路から強制的にモータを加速する信号を出
力してモータを起動し、第１および第２のパルス発生回
路から所定の出力が得られる状態となった後は、強制加
速する信号を解除して起動不良を回避しながら、速度制
御も可能となる。
【００２８】
【実施例】図１は本発明のモータ速度制御回路の構成を
示すブロック図で、破線で囲んだ部分に示すように速度
信号回路８にリセットパルス発生回路２３と起動補償回
路１３を加えたものである。以上のように構成された、
モータ速度制御回路の起動時の動作を説明する。起動時
リセットパルス発生回路２３の出力が起動補償回路１３
に入力される。そして起動補償回路１３は、Ｒ−Ｓフリ
ップフロップ構成の第１および第２のパルス発生回路の
出力に関係なく、速度信号回路より加速信号Ｓとしての
み作用する信号を出力する。そして加速信号Ｓによりモ
ータは起動しモータは回転を始める。その後、周波数発
電機によりＦＧパルスを出力し、リセットパルス発生回
路２３の出力を解除し、速度信号回路８の出力は、モー
タの回転数が遅い、すなわちトリガパルスの周期が前記
速度信号回路の内部速度基準周期より長い時、そして、
モータの回転数が速い時、すなわちトリガパルスの周期
が前記速度信号回路の内部速度基準周期より短い時の２
種類の状態に応じて速度信号回路８から加速信号Ｓもし
くは減速信号Ｆの２種類の状態の信号を速度偏差信号と
して出力し、そして、積分アンプの積分素子に、前記速
度信号回路の出力の加速信号Ｓまたは減速信号Ｆの時間
幅に応じた量の充電または放電電流を供給して前記積分
アンプの出力を制御し、モータの印加電圧を制御するこ
とによりモータ速度を制御するモータ速度制御回路であ
る。 （実施例１） 図２において、１０は１／２分周器で、モータと共動す
る周波数発電機５１が出力するＦＧパルスを１／２分周
する。１はトリガパルス発生回路で、１／２分周された
ＦＧパルスと１／２分周されたＦＧパルスの反転パルス
が入力され、トリガパルスＴ１，Ｔ２を出力する。２は
基準信号発生器であり、トリガパルス発生回路１は基準
信号発生器２の反転パルスの入力でトリガパルスＴ１，
Ｔ２を出力する。３はＮ進カウンタで、基準信号発生器
２より出力されるクロックパルスをカウントする。
示すブロック図で、破線で囲んだ部分に示すように速度
信号回路８にリセットパルス発生回路２３と起動補償回
路１３を加えたものである。以上のように構成された、
モータ速度制御回路の起動時の動作を説明する。起動時
リセットパルス発生回路２３の出力が起動補償回路１３
に入力される。そして起動補償回路１３は、Ｒ−Ｓフリ
ップフロップ構成の第１および第２のパルス発生回路の
出力に関係なく、速度信号回路より加速信号Ｓとしての
み作用する信号を出力する。そして加速信号Ｓによりモ
ータは起動しモータは回転を始める。その後、周波数発
電機によりＦＧパルスを出力し、リセットパルス発生回
路２３の出力を解除し、速度信号回路８の出力は、モー
タの回転数が遅い、すなわちトリガパルスの周期が前記
速度信号回路の内部速度基準周期より長い時、そして、
モータの回転数が速い時、すなわちトリガパルスの周期
が前記速度信号回路の内部速度基準周期より短い時の２
種類の状態に応じて速度信号回路８から加速信号Ｓもし
くは減速信号Ｆの２種類の状態の信号を速度偏差信号と
して出力し、そして、積分アンプの積分素子に、前記速
度信号回路の出力の加速信号Ｓまたは減速信号Ｆの時間
幅に応じた量の充電または放電電流を供給して前記積分
アンプの出力を制御し、モータの印加電圧を制御するこ
とによりモータ速度を制御するモータ速度制御回路であ
る。 （実施例１） 図２において、１０は１／２分周器で、モータと共動す
る周波数発電機５１が出力するＦＧパルスを１／２分周
する。１はトリガパルス発生回路で、１／２分周された
ＦＧパルスと１／２分周されたＦＧパルスの反転パルス
が入力され、トリガパルスＴ１，Ｔ２を出力する。２は
基準信号発生器であり、トリガパルス発生回路１は基準
信号発生器２の反転パルスの入力でトリガパルスＴ１，
Ｔ２を出力する。３はＮ進カウンタで、基準信号発生器
２より出力されるクロックパルスをカウントする。
【００２９】５は上記トリガパルスＴ１，Ｔ２を入力と
する第１のパルス発生回路、６はトリガパルスＴ１とＮ
進カウンタ３のカウントアップ出力を入力とする第２の
パルス発生回路、７は第１および第２のパルス発生回路
５および６の出力を合成するパルス合成回路である。２
３はリセットパルス発生回路であり、リセットパルス発
生器２１とＲ−ＳＦＦで構成されている。１３は起動補
償回路である。
する第１のパルス発生回路、６はトリガパルスＴ１とＮ
進カウンタ３のカウントアップ出力を入力とする第２の
パルス発生回路、７は第１および第２のパルス発生回路
５および６の出力を合成するパルス合成回路である。２
３はリセットパルス発生回路であり、リセットパルス発
生器２１とＲ−ＳＦＦで構成されている。１３は起動補
償回路である。
【００３０】リセットパルス発生回路２３は、スタート
信号ＳＴが入力されるとＲ−ＳＦＦのセット端子を（ハ
イ）にセットする。Ｒ−ＳＦＦのリセット端子には１／
２分周器１０の反転出力と接続する。スタート信号の入
力によりリセットパルス発生回路２３の出力ＲＯＵＴは
（ロー）にリセットされ、周波数発電機５１の出力ＦＧ
が入力されると（ハイ）にセットされる。
信号ＳＴが入力されるとＲ−ＳＦＦのセット端子を（ハ
イ）にセットする。Ｒ−ＳＦＦのリセット端子には１／
２分周器１０の反転出力と接続する。スタート信号の入
力によりリセットパルス発生回路２３の出力ＲＯＵＴは
（ロー）にリセットされ、周波数発電機５１の出力ＦＧ
が入力されると（ハイ）にセットされる。
【００３１】図２において、パルス合成回路７のＮＡＮ
ＤゲートＸ１１には第１のパルス発生回路５の反転出力
ＩＮＶＣと第２のパルス発生回路６の出力Ｄが入力され
る。また、ＮＡＮＤゲートＸ１２には第１のパルス発生
回路５の出力Ｃと第２のパルス発生回路６の反転出力Ｉ
ＮＶＤが入力される。モータ起動後、周波数発電機５１
の出力ＦＧが入力されるとリセットパルス発生回路２３
の出力ＲＯＵＴは（ハイ）にセットされ、その後、上記
ＮＡＮＤゲートＸ１１の出力Ｆ１はモータの速度が設定
速度より高いときにハイとなり、起動補償回路１３を通
過後出力Ｆはローとなり出力Ｅより電流を吐き出す。す
なわち、後続する積分アンプ５６の積分素子に充電電流
を供給する。これは減速信号として作用する。また、Ｎ
ＡＮＤゲートＸ１２の出力Ｓ１はモータ速度が設定速度
より低いときにローとなり、起動補償回路１３を通過後
出力Ｓはローとなり出力Ｅより電流を吸いこむ。すなわ
ち、後続する積分アンプ５６の積分素子に充電電流を供
給する。これは加速信号として作用する。
ＤゲートＸ１１には第１のパルス発生回路５の反転出力
ＩＮＶＣと第２のパルス発生回路６の出力Ｄが入力され
る。また、ＮＡＮＤゲートＸ１２には第１のパルス発生
回路５の出力Ｃと第２のパルス発生回路６の反転出力Ｉ
ＮＶＤが入力される。モータ起動後、周波数発電機５１
の出力ＦＧが入力されるとリセットパルス発生回路２３
の出力ＲＯＵＴは（ハイ）にセットされ、その後、上記
ＮＡＮＤゲートＸ１１の出力Ｆ１はモータの速度が設定
速度より高いときにハイとなり、起動補償回路１３を通
過後出力Ｆはローとなり出力Ｅより電流を吐き出す。す
なわち、後続する積分アンプ５６の積分素子に充電電流
を供給する。これは減速信号として作用する。また、Ｎ
ＡＮＤゲートＸ１２の出力Ｓ１はモータ速度が設定速度
より低いときにローとなり、起動補償回路１３を通過後
出力Ｓはローとなり出力Ｅより電流を吸いこむ。すなわ
ち、後続する積分アンプ５６の積分素子に充電電流を供
給する。これは加速信号として作用する。
【００３２】上記各部の電圧波形を図３に示している。
すなわち、速度信号回路８はモータ速度と設定速度との
差である速度偏差にもとづいて、後続する積分アンプ５
６の積分素子に速度偏差に応じた時間幅の充電または放
電電流を供給し積分アンプ５６の出力をモータ速度に応
じたものとし、モータ駆動回路５７は積分アンプ５６の
出力に応じてモータへの印加電圧を制御することによっ
てモータの速度を設定速度に収束するように制御するも
のである。
すなわち、速度信号回路８はモータ速度と設定速度との
差である速度偏差にもとづいて、後続する積分アンプ５
６の積分素子に速度偏差に応じた時間幅の充電または放
電電流を供給し積分アンプ５６の出力をモータ速度に応
じたものとし、モータ駆動回路５７は積分アンプ５６の
出力に応じてモータへの印加電圧を制御することによっ
てモータの速度を設定速度に収束するように制御するも
のである。
【００３３】以上のように構成された、モータ速度制御
回路の起動時の動作を説明する。スタート信号ＳＴが入
力されると、リセットパルス発生回路２３の出力ＲＯＵ
Ｔはローとなり起動補償回路１３に入力される。起動補
償回路１３はＮＡＮＤゲートとＡＮＤゲートで構成され
ておりファースト信号Ｆはハイ、スロー信号Ｓはローと
なり加速信号としてのみ作用する。加速信号によりモー
タは起動しモータは回転を始める。周波数発電機により
ＦＧパルスを出力しリセットパルス発生回路２３の出力
ＲＯＵＴはハイとなるので、パルス合成回路７の出力よ
りファースト信号Ｆ、スロー信号Ｓが決定され出力Ｅよ
り速度制御信号として作用する。
回路の起動時の動作を説明する。スタート信号ＳＴが入
力されると、リセットパルス発生回路２３の出力ＲＯＵ
Ｔはローとなり起動補償回路１３に入力される。起動補
償回路１３はＮＡＮＤゲートとＡＮＤゲートで構成され
ておりファースト信号Ｆはハイ、スロー信号Ｓはローと
なり加速信号としてのみ作用する。加速信号によりモー
タは起動しモータは回転を始める。周波数発電機により
ＦＧパルスを出力しリセットパルス発生回路２３の出力
ＲＯＵＴはハイとなるので、パルス合成回路７の出力よ
りファースト信号Ｆ、スロー信号Ｓが決定され出力Ｅよ
り速度制御信号として作用する。
【００３４】（実施例２）図４において、１はトリガパ
ルス発生回路で、モータと共動する周波数発電機５１が
出力するＦＧパルスの立ち上がり（立ち下がり）に応じ
てＦＧトリガパルスＦＧＴを出力する。２は基準信号発
生器、３はＮ進カウンタで、基準信号発生器２より出力
されるクロックパルスをカウントする。４はＲ−ＳＦＦ
で、ＦＧトリガパルスがセット端子Ｓへ入力されてお
り、リセット端子ＲにはＮ進カウンタ３のカウントアッ
プ出力が入力されている。
ルス発生回路で、モータと共動する周波数発電機５１が
出力するＦＧパルスの立ち上がり（立ち下がり）に応じ
てＦＧトリガパルスＦＧＴを出力する。２は基準信号発
生器、３はＮ進カウンタで、基準信号発生器２より出力
されるクロックパルスをカウントする。４はＲ−ＳＦＦ
で、ＦＧトリガパルスがセット端子Ｓへ入力されてお
り、リセット端子ＲにはＮ進カウンタ３のカウントアッ
プ出力が入力されている。
【００３５】５は上記ＦＧトリガパルスとＮ進カウンタ
３の所定カウント出力を入力する第１のパルス発生回
路、６はＮ進カウンタ３の所定カウント出力とカウント
アップ出力を入力する第２のパルス発生回路、７は第１
および第２のパルス発生回路５および６の出力を合成す
るパルス合成回路である。２３はリセットパルス発生回
路であり、リセットパルス発生器２１とＲ−ＳＦＦで構
成されている。１３は起動補償回路である。
３の所定カウント出力を入力する第１のパルス発生回
路、６はＮ進カウンタ３の所定カウント出力とカウント
アップ出力を入力する第２のパルス発生回路、７は第１
および第２のパルス発生回路５および６の出力を合成す
るパルス合成回路である。２３はリセットパルス発生回
路であり、リセットパルス発生器２１とＲ−ＳＦＦで構
成されている。１３は起動補償回路である。
【００３６】以上のように構成されたモータ速度制御回
路の動作は図５の通りであり、モータ回転時の動作は従
来技術２と同じである。起動時の動作としては、実施例
１と同様に、起動時スロー信号Ｓはローとなり加速信号
としてのみ作用する。よって加速信号によりモータは起
動しモータは回転を始める。周波数発電機によりＦＧパ
ルスを出力しリセットパルス発生回路２３の出力ＲＯＵ
Ｔはハイとなるのでパルス合成回路７の出力よりファー
スト信号Ｆ、スロー信号Ｓが決定され出力Ｅより加減速
の信号として作用する。
路の動作は図５の通りであり、モータ回転時の動作は従
来技術２と同じである。起動時の動作としては、実施例
１と同様に、起動時スロー信号Ｓはローとなり加速信号
としてのみ作用する。よって加速信号によりモータは起
動しモータは回転を始める。周波数発電機によりＦＧパ
ルスを出力しリセットパルス発生回路２３の出力ＲＯＵ
Ｔはハイとなるのでパルス合成回路７の出力よりファー
スト信号Ｆ、スロー信号Ｓが決定され出力Ｅより加減速
の信号として作用する。
【００３７】（実施例３）図６において、１０は１／２
分周器で、モータと共動する周波数発電機５１が出力す
るＦＧパルスを１／２分周する。１はトリガパルス発生
回路で、１／２分周されたＦＧパルスと１／２分周され
たＦＧパルスの反転パルスの立ち上がり（立ち下がり）
に応じてトリガパルスＴ１，Ｔ２を出力する。２０は基
準コンデンサ充放電回路、Ｃ３は基準コンデンサ、１５
は基準コンデンサＣ３充電電圧に応じてトリガパルスＴ
Ｃを発生するトリガパルス発生回路である。
分周器で、モータと共動する周波数発電機５１が出力す
るＦＧパルスを１／２分周する。１はトリガパルス発生
回路で、１／２分周されたＦＧパルスと１／２分周され
たＦＧパルスの反転パルスの立ち上がり（立ち下がり）
に応じてトリガパルスＴ１，Ｔ２を出力する。２０は基
準コンデンサ充放電回路、Ｃ３は基準コンデンサ、１５
は基準コンデンサＣ３充電電圧に応じてトリガパルスＴ
Ｃを発生するトリガパルス発生回路である。
【００３８】５は上記トリガパルスＴ１，Ｔ２を入力す
る第１のパルス発生回路、６はトリガパルスＴ１と上記
トリガパルスＴＣを入力する第２のパルス発生回路、７
は第１および第２のパルス発生回路５および６の出力を
合成するパルス合成回路である。２３はリセットパルス
発生回路であり、リセットパルス発生器２１とＲ−ＳＦ
Ｆで構成されている。１３は起動補償回路である。
る第１のパルス発生回路、６はトリガパルスＴ１と上記
トリガパルスＴＣを入力する第２のパルス発生回路、７
は第１および第２のパルス発生回路５および６の出力を
合成するパルス合成回路である。２３はリセットパルス
発生回路であり、リセットパルス発生器２１とＲ−ＳＦ
Ｆで構成されている。１３は起動補償回路である。
【００３９】以上のように構成されたモータ速度制御回
路の動作は図７の通りであり、モータ回転時の動作は従
来技術３と同じである。起動時の動作としては、実施例
１と同様に、起動時スロー信号Ｓはローとなり加速信号
としてのみ作用する。よって加速信号によりモータは起
動しモータは回転を始める。周波数発電機によりＦＧパ
ルスを出力しリセットパルス発生回路２３の出力ＲＯＵ
Ｔはハイとなるのでパルス合成回路７の出力よりファー
スト信号Ｆ、スロー信号Ｓが決定され出力Ｅより加減速
の信号として作用する。
路の動作は図７の通りであり、モータ回転時の動作は従
来技術３と同じである。起動時の動作としては、実施例
１と同様に、起動時スロー信号Ｓはローとなり加速信号
としてのみ作用する。よって加速信号によりモータは起
動しモータは回転を始める。周波数発電機によりＦＧパ
ルスを出力しリセットパルス発生回路２３の出力ＲＯＵ
Ｔはハイとなるのでパルス合成回路７の出力よりファー
スト信号Ｆ、スロー信号Ｓが決定され出力Ｅより加減速
の信号として作用する。
【００４０】（実施例４）図８において、１はトリガパ
ルス発生回路で、モータと共動する周波数発電機５１が
出力するＦＧパルスの立ち上がり（立ち下がり）に応じ
てＦＧトリガパルスＦＧＴを出力する。２０は基準コン
デンサ充放電回路、Ｃ３は基準コンデンサ、１５および
１６は基準コンデンサＣ３充電電圧に応じて第１および
第２のトリガパルスを発生する第１および第２のトリガ
パルス発生回路、４はＲ−ＳＦＦで、基準コンデンサ充
放電回路２０の充放電を上記ＦＧトリガパルスおよび第
２のトリガパルスＴ２にて制御する。
ルス発生回路で、モータと共動する周波数発電機５１が
出力するＦＧパルスの立ち上がり（立ち下がり）に応じ
てＦＧトリガパルスＦＧＴを出力する。２０は基準コン
デンサ充放電回路、Ｃ３は基準コンデンサ、１５および
１６は基準コンデンサＣ３充電電圧に応じて第１および
第２のトリガパルスを発生する第１および第２のトリガ
パルス発生回路、４はＲ−ＳＦＦで、基準コンデンサ充
放電回路２０の充放電を上記ＦＧトリガパルスおよび第
２のトリガパルスＴ２にて制御する。
【００４１】５は上記ＦＧトリガパルスと第１のトリガ
パルスＴ１を入力とする第１のパルス発生回路、６はト
リガパルスＴ１とトリガパルスＴ２を入力とする第２の
パルス発生回路、７は第１および第２のパルス発生回路
５，６の出力を合成するパルス合成回路である。２３は
リセットパルス発生回路であり、リセットパルス発生器
２１とＲ−ＳＦＦで構成されている。１３は起動補償回
路である。
パルスＴ１を入力とする第１のパルス発生回路、６はト
リガパルスＴ１とトリガパルスＴ２を入力とする第２の
パルス発生回路、７は第１および第２のパルス発生回路
５，６の出力を合成するパルス合成回路である。２３は
リセットパルス発生回路であり、リセットパルス発生器
２１とＲ−ＳＦＦで構成されている。１３は起動補償回
路である。
【００４２】以上のように構成されたモータ速度制御回
路の動作は図９の通りであり、モータ回転時の動作は従
来技術４と同じである。起動時の動作としては、実施例
１と同様に、起動時スロー信号Ｓはローとなり加速信号
としてのみ作用する。よって加速信号によりモータは起
動しモータは回転を始める。周波数発電機によりＦＧパ
ルスを出力しリセットパルス発生回路２３の出力ＲＯＵ
Ｔはハイとなるのでパルス合成回路７の出力よりファー
スト信号Ｆ、スロー信号Ｓが決定され出力Ｅより加減速
の信号として作用する。
路の動作は図９の通りであり、モータ回転時の動作は従
来技術４と同じである。起動時の動作としては、実施例
１と同様に、起動時スロー信号Ｓはローとなり加速信号
としてのみ作用する。よって加速信号によりモータは起
動しモータは回転を始める。周波数発電機によりＦＧパ
ルスを出力しリセットパルス発生回路２３の出力ＲＯＵ
Ｔはハイとなるのでパルス合成回路７の出力よりファー
スト信号Ｆ、スロー信号Ｓが決定され出力Ｅより加減速
の信号として作用する。
【００４３】
【発明の効果】以上の説明で明らかなように本発明のモ
ータ制御回路は、起動時リセットパルス発生回路の出力
が起動補償回路に入力される。そして起動補償回路は、
Ｒ−Ｓフリップフロップ構成の第１および第２のパルス
発生回路の出力に関係なく、速度信号回路より加速信号
Ｓとしてのみ作用する信号を出力する。そして加速信号
Ｓによりモータは起動しモータは回転を始める。その
後、周波数発電機によりＦＧパルスを出力し、リセット
パルス発生回路の出力を解除し、その後速度信号回路か
ら加速信号Ｓもしくは減速信号Ｆの２種類の状態の信号
を速度偏差信号として出力し、モータ速度を速度基準周
期に相当する設定速度に収束するように速度制御するこ
とにより、モータ起動時のＲ−Ｓフリップフロップ、カ
ウンタまたはコンデンサの初期状態によらず常にモータ
の起動を安定にさせ、確実な起動を行なうことができる
優れたモータ速度制御回路を実現できる。また、本発明
をＩＣ化する場合に簡単なリセットパルス発生回路と起
動補償回路により実現可能であり、ＩＣの小型化が可能
である。
ータ制御回路は、起動時リセットパルス発生回路の出力
が起動補償回路に入力される。そして起動補償回路は、
Ｒ−Ｓフリップフロップ構成の第１および第２のパルス
発生回路の出力に関係なく、速度信号回路より加速信号
Ｓとしてのみ作用する信号を出力する。そして加速信号
Ｓによりモータは起動しモータは回転を始める。その
後、周波数発電機によりＦＧパルスを出力し、リセット
パルス発生回路の出力を解除し、その後速度信号回路か
ら加速信号Ｓもしくは減速信号Ｆの２種類の状態の信号
を速度偏差信号として出力し、モータ速度を速度基準周
期に相当する設定速度に収束するように速度制御するこ
とにより、モータ起動時のＲ−Ｓフリップフロップ、カ
ウンタまたはコンデンサの初期状態によらず常にモータ
の起動を安定にさせ、確実な起動を行なうことができる
優れたモータ速度制御回路を実現できる。また、本発明
をＩＣ化する場合に簡単なリセットパルス発生回路と起
動補償回路により実現可能であり、ＩＣの小型化が可能
である。
【図１】本発明のモータ速度制御回路のブロック図
【図２】本発明の第１の実施例における速度信号回路の
内部詳細回路図
内部詳細回路図
【図３】本発明の第１の実施例における速度信号回路の
タイミング動作図
タイミング動作図
【図４】本発明の第２の実施例における速度信号回路の
内部詳細回路図
内部詳細回路図
【図５】本発明の第２の実施例における速度信号回路の
タイミング動作図
タイミング動作図
【図６】本発明の第３の実施例における速度信号回路の
内部詳細回路図
内部詳細回路図
【図７】本発明の第３の実施例における速度信号回路の
タイミング動作図
タイミング動作図
【図８】本発明の第４の実施例における速度信号回路の
内部詳細回路図
内部詳細回路図
【図９】本発明の第４の実施例における速度信号回路の
タイミング動作図
タイミング動作図
【図１０】従来のモータ速度制御回路のブロック図
【図１１】第１の従来例における速度信号回路の内部詳
細回路図
細回路図
【図１２】第１の従来例における速度信号回路のタイミ
ング動作図
ング動作図
【図１３】第２の従来例における速度信号回路の内部詳
細回路図
細回路図
【図１４】第２の従来例における速度信号回路のタイミ
ング動作図
ング動作図
【図１５】第３の従来例における速度信号回路の内部詳
細回路図
細回路図
【図１６】第３の従来例における速度信号回路のタイミ
ング動作図
ング動作図
【図１７】第４の従来例における速度信号回路の内部詳
細回路図
細回路図
【図１８】第４の従来例における速度信号回路のタイミ
ング動作図
ング動作図
１ トリガパルス発生回路 ２ 基準信号発生器 ３ Ｎ進カウンタ ５ 第１のパルス発生回路 ６ 第２のパルス発生回路 ７ パルス合成回路 ８ 速度信号回路 １０ １／２分周器 １２ 積分素子充放電回路 １３ 起動補償回路 １５，１６ トリガパルス発生回路 ２０ 基準コンデンサ充放電回路 ２１ リセットパルス発生器 ２３ リセットパルス発生回路 ５０ モータ ５１ 周波数発電機 ５２ ＦＧアンプ ５３ コンパレートアンプ ５６ 積分アンプ ５７ モータ駆動回路 Ｃ３ 基準コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩田 仁 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平５−95689（ＪＰ，Ａ) 特開 平５−95690（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02P 1/16
Claims (5)
- 【請求項１】 モータと共動する周波数発電機の出力か
らＦＧトリガパルスをつくるＦＧトリガパルス発生回路
と、前記ＦＧトリガパルス発生回路の出力の一方のエッ
ジと同期して速度の基準となる繰り返し信号を発生する
基準信号発生器と、Ｒ−Ｓフリップフロップで構成さ
れ、前記ＦＧトリガパルス発生回路の出力の一方のエッ
ジで出力をセットし、次に同一のエッジが発生するまで
にリセットする第１のパルス発生回路と、前記第１のパ
ルス発生回路の出力のセットもしくはリセットのいずれ
か一方と同時に出力をセットし、前記基準信号発生回路
の出力が速度の基準と一致した時出力をリセットする第
２のパルス発生回路と、前記基準信号発生器の出力の周
期と前記第１もしくは第２のパルス発生回路の出力の周
期とを比較し、ハイレベルもしくはローレベルの２種類
の状態の信号を出力する速度信号回路と、前記速度信号
回路の出力を入力とする積分アンプとを有し、前記積分
アンプの積分素子に、前記速度信号回路の出力のハイレ
ベルまたはローレベルの時間幅に応じた量の充電または
放電電流を供給して前記積分アンプの出力を制御し、モ
ータの印加電圧を制御することによりモータ速度を制御
するモータ速度制御回路において、起動時にリセットパ
ルスを発生させるリセットパルス発生回路と、前記リセ
ットパルス発生回路より出力されるリセットパルスによ
って、起動時には前記速度信号回路を制御してモータを
加速する信号を出力し、起動後には前記ＦＧトリガパル
ス発生回路の出力によりリセットパルスを解除するよう
に構成された起動補償回路とを備えたことを特徴とする
モータ速度制御回路。 - 【請求項２】 ＦＧトリガパルス発生回路は、前記周波
数発電機の出力を１／２分周した信号に対して、立ち上
がりエッジおよび立ち下がりエッジに応じてトリガパル
スを出力し、基準信号発生器は、周波数発電機の出力周
波数より高い周波数の基準クロックを発生し、 前記ＦＧトリガパルス発生回路の出力の立ち上がりエッ
ジから出力されるトリガパルスから前記基準クロックを
Ｎ回カウントして、そのカウントアップ出力で自らリセ
ットするＮ進カウンタであって、前記第１のパルス発生
回路は、前記ＦＧトリガパルス発生回路の出力の立ち上
がりエッジから出力されるトリガパルスで 出力をセット
し、立ち下がりエッジから出力されるトリガパルスでリ
セットするようにされ、 前記第２のパルス発生回路は、前記ＦＧトリガパルス発
生回路の出力の立ち上がりエッジで出力をセットし、前
記Ｎ進カウンタのカウントアップ出力でリセットするよ
うにされた請求項１記載のモータ速度制御回路。 - 【請求項３】 基準信号発生器は、周波数発電機の出力
周波数より高い周波数の基準クロックを発生し、前記Ｆ
Ｇトリガパルスから前記基準クロックをＮ回カウントし
て、そのカウントアップ出力で自らリセットするＮ進カ
ウンタであって、前記第１のパルス発生回路は、 前記ＦＧトリガパルスで出力をセットし、前記Ｎ進カウ
ンタが前記基準クロックをＮ回より小さいＭ回カウント
した時に出力をリセットするようにされ 、前記第２のパルス発生回路は、前記Ｎ進カウンタが前記
基準クロックをＭ回カウント時に出力をセットし、前記
Ｎ進カウンタのカウントアップ出力でリセットするよう
にされた 請求項１記載のモータ速度制御回路。 - 【請求項４】 ＦＧトリガパルス発生回路は、前記周波
数発電機の出力を１／２分周した信号に対して、立ち上
がりエッジおよび立ち下がりエッジに応じてトリガパル
スを出力し、 基準信号発生器は、基準コンデンサと、この基準コンデ
ンサを充放電する基準コンデンサ充放電回路とを有し、
前記基準コンデンサ充放電回路は、前記ＦＧトリガパル
ス発生回路の出力の立ち上がりエッジから出力されるト
リガパルスを始点として前記基準コンデンサを初期電圧
から充電し、前記基準コンデンサの電圧が上昇過程で所
定値Ｖ１に達した時に放電して初期電圧にリセットする
ように構成され、前記第１のパルス発生回路は、前記Ｆ
Ｇトリガパルス発生回路の出力の立ち上がりエッジから
出力されるトリガパルスで出力をセットし、立ち下がり
エッジから出力されるトリガパルスでリセットするよう
にされ、前記第２のパルス発生回路は、前記ＦＧトリガ
パルス発生回路の出力の立ち上がりエッジで出力をセッ
トし、前記基準コンデンサが放電して初期電圧にリセッ
トする時に出力をリセットするようにされた請求項１記
載のモータ速度制御回路。 - 【請求項５】 基準信号発生器は、基準コンデンサと、
この基準コンデンサを 充放電する基準コンデンサ充放電
回路とを有し、この基準コンデンサ充放電回路は、前記
ＦＧトリガパルス発生回路の出力のエッジを始点として
前記基準コンデンサを初期電圧から充電し、前記基準コ
ンデンサの電圧が上昇過程で第１の所定値Ｖ１に達した
時にトリガパルスを出力するトリガパルス発生回路を備
え、前記基準コンデンサの電圧が上昇過程で前記第１の
所定値Ｖ１より大きい第２の所定値Ｖ２に達した時に前
記基準コンデンサを放電して初期電圧にリセットするよ
うに構成され、前記第１のパルス発生回路は、前記ＦＧ
トリガパルス発生回路の出力のエッジで出力をセット
し、前記トリガパルスでリセットするようにされ、前記
第２のパルス発生回路は、前記トリガパルスで出力をセ
ットし、前記基準コンデンサが放電して初期電圧にリセ
ットする時に出力をリセットするようにされた請求項１
記載のモータ速度制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05099175A JP3130172B2 (ja) | 1993-04-26 | 1993-04-26 | モータ速度制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05099175A JP3130172B2 (ja) | 1993-04-26 | 1993-04-26 | モータ速度制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311768A JPH06311768A (ja) | 1994-11-04 |
| JP3130172B2 true JP3130172B2 (ja) | 2001-01-31 |
Family
ID=14240320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05099175A Expired - Lifetime JP3130172B2 (ja) | 1993-04-26 | 1993-04-26 | モータ速度制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130172B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673946B1 (ko) * | 2001-03-22 | 2007-01-24 | 삼성테크윈 주식회사 | 가스 터빈용 엔진 제어기의 출력 회로 |
-
1993
- 1993-04-26 JP JP05099175A patent/JP3130172B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06311768A (ja) | 1994-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1516699A (en) | Regulated voltage generators | |
| US4968907A (en) | Digital delay generator | |
| JP3130172B2 (ja) | モータ速度制御回路 | |
| JP3307041B2 (ja) | 車両用発電機の制御装置 | |
| US4197508A (en) | Period-to-voltage converting device | |
| JP4022967B2 (ja) | リセット回路 | |
| US6771138B1 (en) | Method of forming a bi-directional synchronization controller | |
| JP3039035B2 (ja) | モータ速度制御回路 | |
| KR950012308B1 (ko) | 모우터 제어회로 | |
| JPH0634684A (ja) | 位相差デジタル変換回路 | |
| JP3227782B2 (ja) | モータ速度制御回路 | |
| JPH1013395A (ja) | 位相同期回路 | |
| JP3000783B2 (ja) | 車両用発電機の励磁電流制御装置 | |
| JP2859452B2 (ja) | モータ制御回路 | |
| JPH0595690A (ja) | モータ速度制御回路 | |
| SU383185A1 (ru) | Устройство стабилизации скорости двигателя постоянного тока | |
| US6680633B2 (en) | Small-sized analog generator producing clock signals | |
| JP3753512B2 (ja) | モータ制御回路 | |
| JP3064311B2 (ja) | バーストフラグ回路 | |
| JP3251316B2 (ja) | 同期信号生成回路及びこれを用いたａ／ｄコンバータ | |
| SU1277366A1 (ru) | Формирователь временных интервалов | |
| JPS6215036B2 (ja) | ||
| SU748839A1 (ru) | Устройство тактовой синхронизации | |
| SU1083354A1 (ru) | Формирователь задержки импульсов | |
| JPS5892881A (ja) | アラ−ム電子時計 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |