JP3064311B2

JP3064311B2 - バーストフラグ回路

Info

Publication number: JP3064311B2
Application number: JP1328916A
Authority: JP
Inventors: 謙太田中; 孝之竹田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-12-19
Filing date: 1989-12-19
Publication date: 2000-07-12
Anticipated expiration: 2015-07-12
Also published as: JPH03188791A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複合映像信号に含まれるバースト信号を抽
出するのに必要とするバーストフラグ信号を形成させる
バーストフラグ回路に関する。

〔発明の概要〕

本発明は、複合映像信号に含まれるバースト信号を抽
出するのに必要とするバーストフラグ信号を形成させる
バーストフラグ回路であって、映像信号より分離した同
期パルスの前縁で充放電回路の電位を変化させ、この充
放電回路の電位が所定値になったときバーストフラグ信
号を形成させるバーストフラグ回路において、同期パル
スの幅検出を行い、検出した幅が所定値よりも狭いと
き、充放電回路の電位を元に戻させるようにし、誤動作
しないようにしたものである。

〔従来の技術〕

各種映像機器において、複合映像信号に含まれるバー
スト信号を抽出するために、このバースト信号が得られ
るタイミングで立ち上がるバーストフラグ信号を形成さ
せ、このバーストフラグ信号に同期してバースト信号を
抽出することが行われている。

第４図は、このバーストフラグ信号を形成させるため
の従来のバーストフラグ回路の一例を示す図で、図中
（１）は複合同期信号入力端子を示し、この入力端子
（１）に供給される複合同期信号をエッジ検出回路
（２）に供給し、このエッジ検出回路（２）で同期信号
の立ち上がりを検出する。そして、同期信号の立ち上が
りを検出すると、エッジ検出回路（２）が検出パルスを
入力し、この検出パルスをRSフリップフロップ（３）の
Ｓ入力に供給する。また、後述する比較器（７）の出力
をRSフリップフロップ（３）のＲ入力に供給し、RSフリ
ップフロップ（３）のＱ出力を放電回路（４）に供給
し、出力を充電回路（５）に供給する。この放電回路
（４）及び充電回路（５）の出力部は、外部端子（11）
を介してコンデンサ（12）と接続してあり、このコンデ
ンサ（12）が充電回路（５）により充電されると共に放
電回路（４）により放電される。

この場合、コンデンサ（12）にはPNP型のトランジス
タ（９）のエミッタが接続してあり、定電源（10）をこ
のトランジスタ（９）のベースに接続し、コレクタを接
地することで、コンデンサ（12）の電位が所定値V₁より
も上がらないようにしてある。即ち、コンデンサ（12）
の最大レベルがV₁に制限される。

また、コンデンサ（12）はアンプ（６）を介して比較
器（７）の一方の入力側に接続され、基準電源（８）が
比較器（７）の他方の入力側に接続され、比較器（７）
にてコンデンサ（12）の充電電位が基準電位V₂と比較さ
れる。そして、この比較器（７）の比較出力をRSフリッ
プフロップ（３）のＲ入力に供給する。

このように構成したことで、コンデンサ（12）の充電
電位は、通常は定電源（10）により所定値V₁に維持さ
れ、エッジ検出回路（２）で同期信号の立ち上がりを検
出すると、放電回路（４）が作動してこの所定値V₁から
徐々に低下し、基準電位V₂まで低下する。この基準電位
V₂となると、RSフリップフロップ（３）がリセットされ
て充電回路（５）が作動し、再び所定値V₁まで充電され
る。従って、端子（１）に供給される複合同期信号が立
ち上がる毎に、コンデンサ（12）の電位が所定値V₁から
一旦V₂に低下した後再びV₁に戻る動作を繰り返す。この
場合、所定値V₁からV₂に低下し再びV₁に戻るまでの時間
をt₁（第５図Ｃ参照）とすると、0.5H以上1H以下（1Hは
１水平走査時間）となるようにこの時間t₁を設定する。

そして、コンデンサ（12）はバーストフラグ作成回路
（13）と接続してあり、このバーストフラグ作成回路
（13）がコンデンサ（12）の充電電位に基づいてバース
トフラグ信号を作成し、作成したバーストフラグ信号を
出力端子（14）に供給する。即ち、コンデンサ（12）の
充電電位が上述した所定値V₁から低下して、電圧値V
₃（但しV₃＞V₂）になると、出力信号をハイレベル信号
“1"に変化させ、この電圧値V₃からさらに電圧値V₄（但
しV₃＞V₄）＞V₂）になると、出力信号をローレベル信号
“0"に変化させる。そして、後段の回路（図示せず）で
このバーストフラグ信号が立ち上がっているタイミング
で複合映像信号からバースト信号を抽出する。

ここで、この第４図に示した回路の動作を第５図を参
照して説明すると、例えば第５図Ａに示す如き複合映像
信号が得られるとすると、この複合映像信号から同期信
号成分だけを抽出した第５図Ｂに示す複合同期信号が端
子（１）に供給される。ここで、コンデンサ（12）の充
電電位を第５図Ｃに示すと、エッジ検出回路（２）でこ
の端子（１）に供給される同期信号（水平同期信号）の
立ち上がりを検出すると、所定値V₁から徐々にV₂に低下
し再びV₁に戻る。このとき、所定値V₁からV₂に低下する
までの間で、V₃からV₄までの区間で第５図Ｄに示す如く
バーストフラグ信号が立ち上がる。この場合、放電回路
（４）による放電量を良好に調整することで、このバー
ストフラグ信号が立ち上がるタイミングが、複合映像信
号にバースト信号ｂが含まれるタイミングと一致し、バ
ースト信号の抽出が良好に行われる。

そして、この回路によると、コンデンサ（12）の電位
が所定値V₁からV₂に低下し再びV₁に戻るまでの時間t
₁を、0.5H以上1H以下となるように設定したことで、複
合同期信号に含まれる等化パルス等の0.5H間隔で発生す
る同期パルスにより、0.5H間隔でバーストフラグ信号が
作成されるのが阻止される。即ち、例えば第５図Ｂに示
す複合同期信号に等化パルスP₁,P₂,P₃……が0.5H間隔で
発生しても、コンデンサ（12）の電位がV₁に戻るまでの
時間t₁が経過するまではバーストフラグ信号が作成され
ず、1H間隔でバーストフラグ信号が作成される。

〔発明が解決しようとする課題〕

ところが、このような構成のバーストフラグ回路にお
いては、水平同期信号の直前にひげパルス等の誤った同
期パルスが発生した場合、この誤ったパルスを水平同期
信号と誤検出して、タイミングのずれたバーストフラグ
信号が作成されてしまう不都合があった。即ち、弱電界
時にテレビジョン受像機で受信した映像信号等には、例
えば第６図Ａに示す如く複合同期信号にひげパルスｘが
発生することがあり、このひげパルスｘが水平同期信号
の直前に発生したときには、第６図Ｂに示すようにこの
ひげパルスｘが発生した時点でコンデンサ（12）の電位
が低下し始め、バーストフラグ信号（第６図Ｃ）が本来
の位置（二点鎖線で示す）よりも早く立ち上がってしま
う。

この不都合を解決するためには、例えば第７図に示す
如く、複合同期信号（第７図Ａ）の各パルスの幅を検出
し、この幅が所定値t₀以上あったときだけ、コンデンサ
（12）の充電電位を第７図Ｂに示す如く低下させるよう
にすることが考えられる。このようにすることで、瞬間
的なひげパルスによって誤動作することが防止される。
ところが、所定値t₀は回路の精度上絶対的な一定値にす
ることが困難で、このようにt₀だけ充電電位を低下させ
るタイミングを遅らせると、バーストフラグ信号の精度
が悪化する虞れがあった。一方、バーストフラグ信号は
タイミングをバースト信号と合わせる必要があり、この
ようなバーストフラグ信号のタイミング精度を悪化させ
る構成とすることは好ましくなかった。

本発明の目的は、誤動作することなく安定してバース
トフラグ信号を作成することができるバーストフラグ回
路を提供することにある。

〔課題を解決するための手段〕

本発明のバーストフラグ回路は、例えば第１図に示す
如く、入力同期信号の立ち上がりを検出すると所定の時
定数で電圧が低下し所定の電圧まで低下すると増加を開
始し所定の電圧に達するとその電圧を維持し上記電圧が
低下するところより上記所定の電圧に達するとその電圧
を維持するまでの間隔が0.5H以上1.0H以下でありこれら
の動作を繰り返す第一の回路手段と、該第一の回路手段
で電圧が低下し増加を開始するまでの異なる２値の電圧
を抜き取りバーストフラグ信号を形成する第二の回路手
段と、入力同期信号より短いパルス幅の信号が入力された
時、該パルス幅を検出し上記第一の回路手段にて電圧が
低下し所定の電圧まで低下する前に急速に電圧を増加さ
せバーストフラグ信号の発生を中止させる第三の回路手
段とを設けたものである。

〔作用〕

このようにしたことで、同期信号にひげパルス等の誤
信号が発生しても、充電電位が元に戻り、バーストフラ
グ信号が誤って形成されることがない。

〔実施例〕

以下、本発明のバーストフラグ回路の一実施例を、第
１図〜第３図を参照して説明する。この第１図〜第３図
において、第４図に対応する部分には同一符号を付し、
その詳細説明は省略する。

本例においては、第１図に示す如く、端子（１）に供
給される複合同期信号をパルス幅検出回路（21）に供給
し、このパルス幅検出回路（21）で、複合同期信号に含
まれる同期パルスの幅（即ちハイレベル信号“1"が続く
期間）が、所定幅（期間）t₂以上であるか否かを検出す
る。この場合、t₂は２μｓとする。そして、幅がt₂以上
あるときには、ハイレベル信号“1"になる検出パルスを
出力し、この出力パルスをRSフリップフロップ（22）の
Ｓ入力に供給する。そして、このRSフリップフロップ
（22）の出力をANDゲート（25）の一方の入力に供給
する。

また、端子（１）に供給される複合同期信号をエッジ
検出回路（23）に供給し、このエッジ検出回路（23）で
同期信号の立ち下がりを検出する。そして、同期信号の
立ち下がりを検出すると、エッジ検出回路（23）が検出
パルスを出力し、この検出パルスをインバータゲート
（24）を介してANDゲート（25）の他方の入力に供給す
る。

そして、ANDゲート（25）の論理積出力をRSフリップ
フロップ（26）のＳ入力に供給し、このRSフリップフロ
ップ（26）のＱ出力を急速充電回路（27）に供給する。
この急速充電回路（27）は、充電回路（５）よりも早い
速度でコンデンサ（12）を充電する回路で、RSフリップ
フロップ（26）からハイレベル信号“1"が供給されると
き、短時間でコンデンサ（12）を所定電位V₁に戻させ
る。

その他の部分は第４図例の回路と同様に構成する。

次に、本例の回路の動作について第２図を参照して説
明すると、例えば第２図Ａに示す如く、端子（１）に供
給される複合同期信号として、水平同期信号としての所
定幅の同期パルスが得られるとする。なお、水平同期信
号としての同期パルスは、ハイレベル信号“1"に立ち上
がっている期間t₃が２μｓ〜５μｓの範囲内である。従
って、水平同期信号としてこのパルスは、期間t₂（２μ
ｓ）以上ハイレベル信号“1"であることがパルス幅検出
回路（21）で検出され、この期間t₂が経過した時点で第
２図Ｂに示す如き幅検出パルスを出力する。この幅検出
パルスのRSフリップフロップ（22）への供給で、このRS
フリップフロップ（22）の出力が第２図Ｃに示す如く
ハイレベル信号“1"からローレベル信号“0"に反転す
る。そして、水平同期信号としてのパルス信号がハイレ
ベル信号“1"に立ち上がっている期間t₃が経過し、ロー
レベル信号“0"に立ち下がると、エッジ検出回路（23）
でこの立ち下がりが検出され、第２図Ｄに示す如く一時
的にローレベル信号“0"になるパルス信号がエッジ検出
信号として出力される。このパルス信号は、インバータ
ゲート（24）により反転処理が行われているので、一時
的に立ち上がる信号がANDゲート（25）に供給される。

ここで、RSフリップフロップ（22）の出力（第２図
Ｃ）とインバータゲート（24）の出力とは、同時にハイ
レベル信号“1"になるタイミングがなく、ANDゲート（2
5）の論理積出力は、第２図Ｅに示す如くローレベル信
号“0"のまま変化しない。従って、急速充電回路（27）
は作動せず、コンデンサ（12）の充電電位は水平同期信
号としてのパルス信号がハイレベル信号“1"に立ち上が
った直後から所定レベルV₂まで低下し、第２図Ｇに示す
如く、この充電電位に基づいて従来と同様にバーストフ
ラグ信号がバーストフラグ作成回路（13）で作成され
る。

そして、端子（１）に供給される複合同期信号に、例
えば第３図Ａに示す如く、幅t₄が１μｓ程度のひげパル
スが発生したときには、このパルスの幅が２μｓ以下で
あるのでパルス幅検出回路（21）の出力はローレベル信
号“0"のまま変化せず、RSフリップフロップ（22）の
出力（第３図Ｃ）もハイレベル信号“1"のまま変化しな
い。この状態でひげパルスが立ち下がると、エッジ検出
回路（23）の出力が第３図Ｄに示す如く一時的にローレ
ベル信号“0"になる。この出力パルスは、インバータゲ
ート（24）により反転処理が行われているので、一時的
に立ち上がる信号がANDゲート（25）に供給される。

従って、このひげパルスが発生した時点でコンデンサ
（12）の放電が開始されているが、エッジ検出回路（2
3）の出力が一時的にローレベル信号“0"になったとき
には、ANDゲート（25）の論理積がハイレベル信号“1"
になり、急速充電回路（27）にこのハイレベル信号“1"
が供給されて作動し、コンデンサ（12）の電位が最大レ
ベルV₁に急速充電される。このため、コンデンサ（12）
の電位がバーストフラグ作成回路（13）を作動させるレ
ベルにならず、第３図Ｇに示す如く、バーストフラグ信
号出力端子（14）がローレベル信号“0"のまま変化しな
い。

そして、このように急速充電によりコンデンサ（12）
の電位が元に戻されることで、例えばこのひげパルスに
続いて水平同期パルスが供給されたとしても、この水平
同期パルスによりバーストフラグ信号が正常に作成され
る。

なお、本発明は上述実施例に限らず、その他種々の構
成が取り得ることは勿論である。

〔発明の効果〕

本発明によると、ひげパルスの如き誤った同期信号が
発生しても、急速充電によりコンデンサが元の電位に直
ちに戻されるので、誤ったタイミングでバーストフラグ
信号が作成されることがなく、安定したバーストフラグ
信号の作成が行われる。この場合、バーストフラグ信号
の作成タイミングは同期パルスの前縁に基づいたものな
ので、良好なバーストフラグ信号が得られる。

【図面の簡単な説明】

第１図は本発明のバーストフラグ回路の一実施例を示す
構成図、第２図及び第３図は一実施例の説明に供するタ
イミング図、第４図は従来のバーストフラグ回路の一例
を示す構成図、第５図，第６図及び第７図は第４図例の
説明に供するタイミング図である。（１）は複合同期信号入力端子、（２）はエッジ検出回
路、（４）は放電回路、（５）は充電回路、（12）はコ
ンデンサ、（13）はバーストフラグ作成回路、（21）は
パルス幅検出回路、（23）はエッジ検出回路、（27）は
急速充電回路である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−11086（ＪＰ，Ａ) 特開昭63−224493（ＪＰ，Ａ) 特開平１−139687（ＪＰ，Ａ) 特開昭62−173879（ＪＰ，Ａ) 実開昭63−111079（ＪＰ，Ｕ) 実開昭57−64935（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/455

Claims

(57)【特許請求の範囲】

【請求項１】入力同期信号の立ち上がりを検出すると所
定の時定数で電圧が低下し所定の電圧まで低下すると増
加を開始し所定の電圧に達するとその電圧を維持し上記
電圧が低下するところより上記所定の電圧に達するとそ
の電圧を維持するまでの間隔が0.5H以上1.0H以下であり
これらの動作を繰り返す第一の回路手段と、該第一の回路手段で電圧が低下し増加を開始するまでの
異なる２値の電圧を抜き取りバーストフラグ信号を形成
する第二の回路手段と、入力同期信号より短いパルス幅の信号が入力された時、
該パルス幅を検出し上記第一の回路手段にて電圧が低下
し所定の電圧まで低下する前に急速に電圧を増加させバ
ーストフラグ信号の発生を中止させる第三の回路手段と
を設けたことを特徴とするバーストフラグ回路。