JP3036494B2 - 固体撮像素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は固体撮像素子に関す
る。

【０００２】

【従来の技術】ＣＣＤを用いた固体撮像素子は、光電変
換によって得られた電荷を、絶縁膜越しの転送電極に電
圧を印加することで転送する機能を持った素子である。
ＩＬＣＣＤ（Ｉｎｔｅｒｌｉｎｅ ＣＣＤ）では、電荷
容量を確保することと微細化の問題より、単位画素は光
電変換を行うフォトダイオード１個と蓄積電荷を転送す
るための転送電極が２個の構成であることが多い。この
構成ではインタレース（飛び越し走査）読み出し動作に
は適しているが、全画素読み出し動作が不可能である。

【０００３】そこで、特開昭６１−２３８１８１号公報
（以後、従来例と略す）の固体撮像装置の信号読み出方
式においては、二相駆動を基本にして、見かけ上の電荷
の無い空き領域を拡大する、いわゆるＥ／Ｂ（Ｅｌｅｃ
ｔｒｏｄｅ Ｂｉｔ）方式で、フォトダイオ―ド１個に
対する電極２個構成での、全画素転送を可能にした駆動
方法が発明されている。

【０００４】図１５、図１６は、従来例の固体撮像素子
において光電変換によって得られた電荷を読み出してＣ
ＣＤを用いた垂直転送部で転送する動作の流れを示す模
式図であり、（ａ）は駆動回路と垂直転送部の模式的ブ
ロック図、（ｂ）〜（ｊ）は転送動作のの前半であり、
（ｋ）〜（ｓ）は転送動作の後半である。図１７は図１
５、図１６の各動作信号のタイミングチャートである。
図中符号５０１は電荷、５１１は垂直転送電極である。

【０００５】（ｂ）のｔ＝０において、図１７に示すよ
うにＣＣＤの全電極組にはすべて電荷転送時のＬｏｗ電
圧ＶＬが印加されている。

【０００６】（ｃ）のｔ＝ｔ１において、垂直ＣＣＤの
全電極組には読み出し時のＨｉｇｈ電圧ＶＨ２が印加さ
れ、電荷はホトダイオードＰＤから垂直ＣＣＤ（垂直電
荷転送レジスタ）に読み出される。

【０００７】（ｄ）のｔ＝ｔ２において、第１番目のφ
ｇ１は電荷転送時のＬｏｗ電圧ＶＬ、第２番目以降のφ
ｇｋ（ｋ＞２）は電荷転送時のＨｉｇｈ電圧ＶＭとな
る。

【０００８】第１番目のφｇ１が電荷転送時のＬｏｗ電
圧ＶＬになることによって垂直ＣＣＤから水平ＣＣＤ
（水平電荷転送レジスタ）ヘ転送された電荷は、水平駆
動信号φＨ（φＨ１，φＨ２の二相）によって出力アン
プに転送される。

【０００９】（ｅ）のｔ＝ｔ３において、第１番目のφ
ｇ１はＶＭ、第２番目のφｇ２はＶＬ、第３番目以降の
φｇｋ（ｋ＞３）はＶＭとなる。このため第２番目のφ
ｇ２にあった電荷が水平ＣＣＤ側に転送される。

【００１０】（ｆ）のｔ＝ｔ４において、第１番目のφ
ｇ１と第３番目のφｇ３はＶＬ、第２番目のφｇ２はＶ
Ｍ、第４番目以降のφｇｋ（ｋ＞４）はＶＭとなる。こ
のため第３番目のφｇ３にあった電荷が第２番目のφｇ
２の位置に転送される。垂直ＣＣＤから水平ＣＣＤヘ転
送された第２番目のφｇ２にあった電荷は、水平駆動信
号φＨ（φＨ１，φＨ２の二相）によって出力アンプに
転送される。

【００１１】（ｇ）のｔ＝ｔ５から（ｉ）のｔ＝ｔ７ま
では、ｔ＝ｔ２からｔ＝ｔ４までと同様にＶＬが印加さ
れる垂直転送電極４１１が１電極組づつ上流に移動しな
がら下流の電極組にＶＬとＶＭを交互に印加し、垂直Ｃ
ＣＤ上の電荷が次々と１電極組の空間を隔てて下流に転
送され、水平ＣＣＤに転送された先端の電荷が水平駆動
信号φＨ（φＨ１，φＨ２の二相）によって出力アンプ
に転送される。

【００１２】（ｊ）のｔ＝ｔ８以後において、ｋが奇数
番目のφｇｋはφｇｋ＝φＶ１であり、 ｋが偶数番目
のφｇｋはφｇｋ＝φＶ２である。従って、φＶｉ
（ｉ：１か２）がＶＬかＶＭかによって対応する電極に
はＶＬないしＶＭが印加され、各電極にはＶＬとＶＭが
交互に印加されるので、以降は通常の二相駆動と同様に
電荷が下流に転送され、水平ＣＣＤに転送された先端の
電荷が水平駆動信号φＨ（φＨ１，φＨ２の二相）によ
って出力アンプに転送される。

【００１３】ｔ＝ｔ１７以後においては、垂直ＣＣＤの
全電極組にはＶＬが印加されている。

【００１４】

【発明が解決しようとする課題】上述の従来例では２つ
の課題が生じる。第１の問題点は、全画素読み出し動作
を従来のインタレース動作と同じ期間で扱おうとすれ
ば、駆動周波数が従来の２倍となり消費電力も２倍と増
大してしまうことである。また、ＣＣＤには熱によって
生じる暗電流と呼ばれるノイズがあるため、消費電力が
上がると、このノイズが増大して撮像した画質を劣化さ
せてしまうことにもなる。

【００１５】第２の問題点は、全画素読み出し動作のみ
であるため、インタレース動作で電荷を転送して撮影の
前にビデオ出力で撮影状況を確認することができないこ
とである。

【００１６】本発明の目的は、垂直電荷転送に要する消
費電力が抑制され、全画素読み出し動作とインターレー
ス動作とを切り替えて転送可能な固体撮像素子を提供す
ることにある。

【００１７】

【課題を解決するための手段】本発明の固体撮像素子
は、光電変換で電荷を発生させ、発生した電荷を垂直電
荷転送レジスタで垂直に転送する光電変換電荷転送手段
と、その垂直電荷転送レジスタからの電荷を受け取って
転送する水平電荷転送レジスタと、その水平電荷転送レ
ジスタから転送された電荷を検出する電荷検出部と、検
出した電荷を増幅して出力する出力増幅器と、垂直電荷
転送レジスタに直交して、２種の垂直駆動パルスの相を
有する垂直転送電極と、垂直駆動パルスを発生する駆動
回路とを有する固体撮像装置において、駆動回路は、垂
直転送電極の各段に対応しかつ前段と後段のロジック回
路と接続する複数のロジック回路を有するインタフェー
ス回路を構成し、ロジック回路は、フリップフロップ
と、垂直転送電極に読み出し時の高電圧と転送時の高電
圧と転送時の低電圧とを選択して印加するための混成回
路と、第１のＮＯＲ回路と、第２のＮＯＲ回路と、第３
のＮＯＲ回路と、第１のＯＲ回路と、第２のＯＲ回路と
を有し、第１のＮＯＲ回路には前段のロジック回路のフ
リップフロップのＱバー出力と、フラッグ信号とが入力
し、第２のＮＯＲ回路にはフリップフロップのＱ出力と
フラッグ信号とが入力し、第３のＮＯＲ回路には外部垂
直駆動信号の反転出力とフリップフロップのＱバー出力
とが入力し、第１のＯＲ回路には第１のＮＯＲ回路の出
力と後段のロジック回路のフリップフロップのＱ出力と
が入力し、第２のＯＲ回路には第２のＮＯＲ回路の出力
と第３のＮＯＲ回路の出力とが入力し、フリップフロッ
プのＤＡＴＡには第１のＯＲ回路の出力が入力し、ＣＬ
Ｋには外部垂直駆動信号が入力し、Ｒには駆動開始信号
が入力し、ＰＲにはＶＤＤが入力し、Ｑの出力は前段の
ロジック回路にも出力され、Ｑバーの出力は後段のロジ
ック回路にも出力され、混成回路には第２のＯＲ回路の
出力と読み出し信号とが入力し、その混成回路の出力は
垂直転送電極に出力され、最終段のロジック回路に接続
して終端ロジック回路が形成され、その終端ロジック回
路は、フリップフロップと、インバータとを有し、その
インバータには最終段のロジック回路のフリップフロッ
プのＱバー出力が入力し、フリップフロップのＣＬＫに
はインバータの出力が入力し、ＤＡＴＡとＰＲにはＶＤ
Ｄが入力し、Ｒには駆動開始信号が入力し、Ｑの出力は
状態フラグに出力し、最終段のロジック回路の第１のＯ
Ｒ回路には“０”信号を出力し、第１段のロジック回路
の第１のＮＯＲ回路には外部から駆動開始信号の反転出
力が入力している。

【００１８】ロジック回路にはさらにＥｘ−ＯＲ回路
と、第３のＯＲ回路を有し、読み出し信号回路は奇数段
の垂直転送電極に読み出し用の高電圧を印加するための
第１の読み出し信号回路と偶数段の垂直転送電極に読み
出し用の高電圧を印加するための第２の読み出し信号回
路とに分かれ、Ｅｘ−ＯＲ回路には第１の読み出し信号
と第２の読み出し信号とが入力し、第３のＯＲ回路には
Ｅｘ−ＯＲ回路の出力と、第１のＯＲ回路の出力とが入
力し、フリップフロップのＤＡＴＡには第３のＯＲ回路
の出力が入力し、混成回路には奇数段の垂直転送電極に
接続するロジック回路にあっては第１の読み出し信号が
入力し、偶数段の垂直転送電極に接続するロジック回路
にあっては第２の読み出し信号が入力してもよい。

【００１９】また、固体撮像素子が、光電変換電荷転送
手段と、水平電荷転送レジスタと、垂直転送電極とが形
成された受光・電荷転送基板、ならびに電荷検出部と、
出力増幅器と、垂直および水平駆動パルスを発生する駆
動回路とが形成されたモジュール基板とで構成され、受
光・電荷転送基板とモジュール基板とが、それぞれに設
けられたボンディングパッドをボンディングワイヤで接
続することによって電気的に接続されてもよく、受光・
電荷転送基板とモジュール基板とが、それぞれに設けら
れたバンプを直接接続することによって電気的に接続さ
れてもよく、光電変換電荷転送手段と、水平電荷転送レ
ジスタと、垂直転送電極と、電荷検出部と、出力増幅器
と、垂直および水平駆動パルスを発生する駆動回路とが
同一基板上に形成されてもよい。

【００２０】本発明の固体撮像素子の駆動方法は、光電
変換部に蓄積された全画素の信号電荷を、一度にその光
電変換部から垂直電荷転送レジスタに読み出し、外部か
らの二相駆動信号を基に、垂直転送電極の各段に対応し
かつ前段と後段のロジック回路と接続する複数のロジッ
ク回路を有するインタフェース回路によって駆動信号を
発生させ、垂直電荷転送レジスタ内に順次１段分の空き
領域を発生させながら、水平転送レジスタに近接する信
号電荷から順次その水平転送レジスタの方向に転送し、
最終段の信号電荷が前の段に転送された後は、転送の役
割を終えた部位から順次駆動動作を停止する。

【００２１】また別の駆動法では、光電変換部に蓄積さ
れた画素の信号電荷をその光電変換部から垂直電荷転送
レジスタに読み出す信号を、寄数段と偶数段の二つに分
ける。奇数段と偶数段の二信号が同時に立ち上がるとき
は全画素読み出し動作を行うために、光電変換部に蓄積
された全画素の信号電荷を、一度にその光電変換部から
垂直電荷転送レジスタに読み出し、外部からの二相駆動
信号を基に、垂直転送電極の各段に対応しかつ前段と後
段のロジック回路と接続する複数のロジック回路を有す
るインタフェース回路によって駆動信号を発生させ、垂
直電荷転送レジスタ内に順次１段分の空き領域を発生さ
せながら、水平転送レジスタに近接する信号電荷から順
次その水平転送レジスタの方向に転送し、最終段の信号
電荷が前の段に転送された後は、転送の役割を終えた部
位から順次駆動動作を停止する。寄数段と偶数段の二信
号の立ち上がりがずれ、先ず奇数段の信号が立ち上がっ
たときにはインタレース動作を行うために、光電変換部
に蓄積された奇数段の画素の信号電荷を、一度にその光
電変換部から垂直電荷転送レジスタに読み出し、外部か
らの二相駆動信号を基に、垂直転送電極の各段に対応し
かつ前段と後段のロジック回路と接続する複数のロジッ
ク回路を有するインタフェース回路によって駆動信号を
発生させ、垂直電荷転送レジスタ内に１段分の空き領域
をもって読み込まれた信号電荷を、１段分の空き領域を
保持したまま順次水平転送レジスタの方向に転送し、最
終段の信号電荷が水平転送レジスタに転送された後、光
電変換部に蓄積された偶数段の画素の信号電荷を、一度
にその光電変換部から垂直電荷転送レジスタに読み出
し、外部からの二相駆動信号を基に垂直転送電極の各段
に対応しかつ前段と後段のロジック回路と接続する複数
のロジック回路を有するインタフェース回路によって駆
動信号を発生させ、垂直電荷転送レジスタ内に１段分の
空き領域をもって読み込まれ信号電荷を、１段分の空き
領域を保持したまま順次水平転送レジスタの方向に転送
し、最終段の信号電荷が前の段に転送された後は、転送
の役割を終えた部位から順次駆動動作を停止する。

【００２２】本発明の固体撮像素子は、電荷読み出しと
電荷の垂直転送に関して、外部からの信号は電荷転送駆
動用の二相信号と電荷読み出し時の信号および駆動開始
信号だけとし、その外部信号を基にロジック素子から構
成されるインタフェース回路が固体撮像素子の駆動信号
を生成する。

【００２３】インタフェース回路は、固体撮像素子の電
極２個１組毎にそれを駆動するロジック回路が１個接続
し、第ｋ番目（１，２，…，ｋ，…，ｎ）のロジツク回
路が前ないし後（第ｋ−１番目ないし第ｋ＋１番目）の
ロジック回路に信号を送ることにより、固体撮像素子の
電極２個１組ごとに異なった信号を送る構成とする。イ
ンタフェース回路は、垂直転送部の電荷転送を終了した
部位より逐次、駆動を停止させ、かつ、その転送部が電
荷蓄積しないピンニング状態にする。

【００２４】請求項２の固体撮像素子では、インタフェ
ース回路は、電荷をフォトダイオードから電荷転送部へ
読み出す信号が外部から来たときに、奇数行の読み出信
号と偶数行の読み出信号が同時に立ち上がるときには全
画素読み出し動作を行い、その二信号の立ち上がりがず
れているときは、インタレース動作を行う構成にする。

【００２５】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は本発明
の固体撮像素子の第１の実施の形態の構造を説明するた
めの模式的斜視図であり（ａ）は垂直転送電極端部とボ
ンディングパッド近傍の部分上面図、（ｂ）は受光・電
荷転送基板の上面図、（ｃ）は固体撮像素子の組み立て
状態を説明する模式的斜視図である。図中符号１１０は
受光・電荷転送基板、１１１は垂直転送電極、１１２は
ボンディングパッド、１２０はボード、１２１はモジュ
ール、１２２はインタフェース回路、１２３はボンディ
ングパッド、１２４はボンデイングワイヤ、１２５は外
部信号線、１２６は駆動開始信号線、１２７は読み出し
信号線である。

【００２６】図１を参照すると、受光・電荷転送基板１
１０の内部の垂直転送電極１１１はボンディングパッド
１１２に接続されている。受光・電荷転送基板１１０は
ボード１２０にマウントされ、モジュール１２１上のボ
ンディングパッド１２３と受光・電荷転送基板１１０上
のボンディングパッド１１２とをボンディング・ワイヤ
ー１２４で結線することで、インタフェース回路１２２
に接続されている。インタフェース回路１２２には、垂
直駆動用外部信号φＶ（φＶ１，φＶ２からなる）、水
平駆動用外部信号φＨ（φＨ１，φＨ２からなる）の乗
った外部信号線１２５と駆動開始信号（ ＳＩＧ ）線１
２６、読み出し信号（Ｖｔｇ）線１２７とが接続してい
る。

【００２７】駆動開始信号線１２６の上のに駆動開始信
号（ ＳＩＧ ）が立ち上がると、インタフェース回路１
２２は、外部信号線１２５の垂直駆動用外部信号φＶ
１、φＶ２と読み出し信号線１２７の上の読み出し信号
Ｖｔｇとを、接続している受光・電荷転送基板１１０内
部の垂直転送電極１１１に供給する。まず読み出し信号
Ｖｔｇが印加されるとホトダイオード（ＰＤ）からホト
ダイオードに蓄積された電荷が読み出される。次に垂直
駆動用外部信号φＶによって、インタフェース回路１２
２は、１段目の電荷から転送を開始させ、電荷の空き領
域を広げるように順次電荷を転送させて、垂直電荷転送
部の電荷の転送の終了した部位から逐次、垂直転送電極
１１１の駆動を停止させ、電荷が蓄積しないピンニング
状態とする。

【００２８】図２は、図１のインタフェース回路１２２
中の１つのＣＭＯＳロジック回路を示すブロック図であ
り、図中符号１２５は外部信号線、１２６は駆動開始信
号線、１２７は読み出し信号線、１２９は状態フラッグ
信号線、１３０はＣＭＯＳロジック回路、１３２、１３
３は論理回路ＯＲ、１３４、１３５、１３６は論理回路
ＮＯＲ、１４１は前段ｋ−１のＣＭＯＳロジック回路へ
のＱｋの出力信号線、１４２は前段ｋ−１のＣＭＯＳロ
ジック回路からのＱｋ−１バーの入力信号線、１４３は
次段ｋ＋１のＣＭＯＳロジック回路へのＱｋバーの出力
信号線、１４４は次段ｋ＋１のＣＭＯＳロジック回路か
らのＱｋ＋１の入力信号線、１５０は混成回路、１６５
は第ｋ番目電極への出力信号線、１７０はＤフリップフ
ロップである。

【００２９】図１のインタフェース回路１２２には、垂
直転送電極１１１の２極が組となったそれぞれの電荷転
送段に接続する複数のＣＭＯＳロジック回路１３０が連
続して形成されており、図２のＣＭＯＳロジック回路１
３０は、電荷転送ｎ段中の第ｋ段目（１，２，…，ｋ，
…，ｎ）の垂直駆動用外部信号φＶｉ（ｉ：１または
２）が印加される電極組に結びついた第ｋ番目のロジッ
ク回路を示す。φＶｉはｋが奇数なら、φＶ１、偶数な
らφＶ２である。

【００３０】Ｄフリップフロップ１７０のＲに接続した
駆動開始信号線１２６に信号ＳＩＧが駆動開始の“１”
を立てると、Ｄフリップフロップ１７０はリセットさ
れ、Ｄフリップフロップ１７０のＱｋは“０”すなわち
オフ状態に、 Ｄフリップフロップ１７０のＱｋバーは
“１”すなわちオン状態になる。ＣＭＯＳロジック回路
１３０は、ｋ−１段目のＣＭＯＳロジック回路からの入
力信号線１４２の信号（Ｑｋ−１バー）を論理回路ＮＯ
Ｒ１３４に、ｋ＋１段目のＣＭＯＳロジック回路からの
入力信号線１４４の信号（Ｑｋ＋１）を論理回路ＯＲ１
３２に受け、ｋ＋１段目のＣＭＯＳロジック回路へ出力
信号線１４３によって信号（Ｑｋバー）とｋ−１段目の
ＣＭＯＳロジック回路へ出力信号線１４１によって信号
（Ｑｋ）を送る。

【００３１】第ｋ段目のＣＭＯＳロジック回路１３０中
のＤフリップフロップ１７０のＣＬＫに接続した外部信
号線１２５の垂直駆動用外部信号φＶｉの立ち上がり時
のＱｋは、Ｑｋ−１とＱｋ＋１と状態フラグ回路１２９
の信号ＦＬＡＧの入力と論理回路ＯＲ１３２、ＮＯＲ１
３４の構成によって次のようになる。

【００３２】ＦＬＡＧが“０”の場合、Ｑｋ‐１が
“０”ならばＱｋは“０”となる。

【００３３】ＦＬＡＧが“０”の場合、Ｑｋ−１が
“１”ならばＱｋは“１”となる。

【００３４】ＦＬＡＧが“１”の場合、Ｑｋ＋１が
“０”ならばＱｋは“０”となる。

【００３５】ＦＬＡＧが“１”の場合、Ｑｋ＋１が”
１″ならばＱｋは“１”となる。

【００３６】状態遷移関数Ｑｋ（Ｑｋ−１，Ｑｋ＋１，
ＦＬＡＧ）の値は次のようになる。但し、Ｑｋ−１が
“０”かつＱｋ＋１が“１”となる状態はない。

【００３７】 Ｑｋ（０，０，０）＝０、Ｑｋ（１，０，０）＝１、Ｑｋ（１，１，０）＝１ Ｑｋ（０，０，１）＝０、Ｑｋ（１，０，１）＝０、Ｑｋ（１，１，１）＝１ 第ｋ段目のＣＭＯＳロジック回路１３０中の論理回路Ｏ
Ｒ１３３の出力信号φｇｋは、論理回路ＯＲ１３２、１
３３、論理回路ＮＯＲ１３４、１３５、１３６によって
次のようになる。

【００３８】ＦＬＡＧが“０”かつＱｋが“０”ならば
φｇｋは“１” ＦＬＡＧが“０”かつＱｋが“１”ならばφｇｋはφＶ
ｉ ＦＬＡＧが“１”かつＱｋが“０”ならばφｇｋは
“０” ＦＬＡＧが“１”かつＱｋが″１”ならばφｇｋはφＶ
ｉ 状態遷移関数φｇｋ（Ｑｋ，φＶｉ，ＦＬＡＧ）の値は
次のようになる。

【００３９】 φｇｋ（０，０，０）＝１、 φｇｋ（１，０，０）＝０ φｇｋ（０，１，０）＝１、 φｇｋ（１，１，０）＝１ φｇｋ（０，０，１）＝０、 φｇｋ（１，０，１）＝０ φｇｋ（０，１，１）＝０、 φｇｋ（１，１，１）＝１ 第１番目のＣＭＯＳロジック回路においては、第０番目
のロジック回路からの信号（Ｑ０バー）としてはＳＩＧ
バーを用いる。

【００４０】図３は、図２のＣＭＯＳロジック回路１３
０中の混成回路１５０を示すをブロック図である。図中
符号１２７は読み出し信号線、１５０は混成回路、１５
１、１５２、１５３は伝送ゲート、１５４、１５５、１
５６、１５７、１５８、１５９、１６２はインバータ、
１６０、１６１は論理回路ＮＡＮＤ、１６３は論理回路
ＯＲ１３３からの信号φｇｋの入力信号線、１６５は第
ｋ番目電極への出力信号線である。

【００４１】混成回路１５０には第ｋ番目電極組に印加
される電荷転送時のＨｉｇｈ電圧ＶＭ、電荷転送時のＬ
ｏｗ電圧ＶＬ、読み出し時のＨｉｇｈ電圧ＶＨ２の電源
が接続され、短絡しないようにそれぞれが伝送ゲート１
５１、１５２、１５３で分離されている。また混成回路
１５０には図２の論理回路ＯＲ１３３の出力信号φｇｋ
と読み出し信号線１２７の読み出し信号Ｖｔｇとが入力
される。この混成回路１５０において、インバータ１５
６、１５８、１５９、１６２によって、Ｖｔｇが“１”
なら電極には読み出し時のＨｉｇｈ電圧ＶＨ２が印加さ
れる。このとき論理素子ＮＡＮＤ１６０、１６１により
φｇｋが“１”でも“０”でも電荷転送時のＨｉｇｈ電
圧ＶＭも電荷転送時のＬｏｗ電圧も電極には印加されな
い。

【００４２】Ｖｔｇが“０”かつφｇｋが“１”なら電
極には電荷転送時のＨｉｇｈ電圧ＶＭが印加され、、Ｖ
ｔｇが“０”かつφｇｋが“０”なら電極には電荷転送
時のＬｏｗ電圧ＶＬが印加される。また、ＶＬ電圧では
ＣＣＤのチャネルはピンニングする。

【００４３】図４は、図２で用いたＤフリップフロップ
１７０のブロック図であり、図中符号１７１は論理回路
ＯＲ、１７２はインバータ、１７３は論理回路ＮＡＮＤ
である。

【００４４】図２でＤフリップフロップ１７０のＰＲＥ
ＳＥＴにはＶＤＤ“１”が常に印加されているために、
Ｄフリップフロップ１７０の回路は図４のように簡単化
できる。図４ではＯＲｌ７１、インバータ１７２、ＮＡ
ＮＤ１７３などの素子で構成されているが、本発明にお
いては、必ずしも図４の構成に限る必要はなく、ＣＭＯ
Ｓ特有の伝送ゲートを使った構成も可能で、遅延（Ｄｅ
ｌａｙ）フリップフロップの機能を代替できるものなら
様々な置換が可能であり、図４はその１例である。

【００４５】図５は、電極に接続する最終の第ｎ番目の
ロジック回路の後に来る終端ロジック回路１８０のブロ
ック図であり、図中符号１２６は駆動開始信号線、１２
９は状態フラッグ信号線、１８０は終端ロジック回路、
１８１はインバータ、１８２は第ｎ番目のロジック回路
への出力信号線、１８３は第ｎ番目のロジック回路から
のＱｎバーの入力信号線、１９０はＤフリップフロップ
である。

【００４６】図５において、最終の第ｎ番目のロジック
回路のＱｎバーが“０”と立ち下がると、Ｄフリップフ
ロップ１９０のＱｎ＋１は“０”から“１”となり、状
態フラッグ信号線１２９上の信号ＦＬＡＧは“０”から
“１”となる。このように電極に接続する最終の第ｎ番
目のロジック回路のＱｎバーが“１”から“０”と立ち
下がって初めて状態フラッグ信号線１２９上の信号ＦＬ
ＡＧは“０”から“１”となる。第ｎ番目のロジック回
路には信号Ｑｎ＋１として“０”が送られる。

【００４７】図６、図７は、本発明の図２のＣＭＯＳロ
ジック回路１３０を備えたインターフェース回路１２２
を用いて、光電変換によって得られた電荷を読み出して
ＣＣＤを用いた垂直転送部で転送する動作の流れを示す
模式図であり、（ａ）はインタフェース回路と垂直転送
部の模式的ブロック図、（ｂ）〜（ｊ）は転送動作のの
前半であり、（ｋ）〜（ｓ）は転送動作の後半である。
図８は図６、図７の各動作信号のタイミングチャートで
ある。図中符号１０１は電荷、１１１は垂直転送電極、
１２２はインタフェース回路、１３０はＣＭＯＳロジッ
ク回路、１８０は終端ロジック回路、１９１はインバー
タである。

【００４８】図６、図７では単純に全段数を８段として
いるが、段数はこれに限るものでない。図６、図７にお
ける駆動開始信号ＳＩＧ、外部信号φＶ１、φＶ２、読
み出し信号Ｖｔｇ等のタイミングチャートは、図８に示
すものである。

【００４９】（ｂ）のｔ＝０において、図８に示すよう
にＳＩＧ、φＶ１、φＶ２が“０”のため、Ｄフリップ
フロップはリセットされておらず、Ｑｋは“１”であ
り、ＦＬＡＧも“０”であり、φＶ１、φＶ２が“０”
のなので、上述の状態遷移関数よりＣＭＯＳロジック回
路１３０の全てにおいて内部の混成回路１５０の入力信
号φｇｋは“０”であり、読み出し信号Ｖｔｇも“０”
のため、垂直ＣＣＤの全電極組にはＬｏｗ電圧ＶＬが印
加されている。

【００５０】（ｃ）のｔ＝ｔ１において、駆動開始信号
ＳＩＧが“０”から“１”に立ち上がり、 全てのＣＭ
ＯＳロジック回路１３０のＤフリップフロップはリセッ
トされ、Ｑｋは“０”、Ｑｋバーは“１”となる。ただ
し第１番目のロジック回路１３０には前段からのＱ０バ
ーとしてＳＩＧバー即ち“０”が入力されるので第１番
目のロジック回路１３０中のＤフリップフロップ１７０
のＱ１バーは“０”であり、上述の説明のようにφｇ１
＝φＶ１である。１番目を除く第ｋ番目（ｋ＞１）のロ
ジック回路１３０中のＤフリップフロップ１７０のＱｋ
バーが“１”のため、１番目を除く信号φｇｋ（ｋ＞
１）は“１”である。φＶ１が“１”のため第１番目の
ロジック回路１３０中の信号φｇ１も“１”となる。こ
の時点で、読み出し信号Ｖｔｇが“１”に立ち上がるの
で、 全てのＣＭＯＳロジック回路１３０の混成回路か
ら垂直ＣＣＤの全電極組には読み出し時のＨｉｇｈ電圧
ＶＨ２が印加され、電荷がホトダイオードＰＤから垂直
ＣＣＤにすべて同時に読み出される。なお、ｔ＝ｔ２以
後は読み出し信号Ｖｔｇは“０”となる。

【００５１】（ｄ）のｔ＝ｔ２において、ｔ１で説明し
たように第１番目のｋ＝１のＱ１バーは“０”即ちＱ１
は“１”となり、ｋ＝２のロジック回路にはＱ１バー即
ち“０”が入力されるので上述の状態遷移関数Ｑｋから
Ｑ２＝１となる。ＦＬＡＧが“０”かつＱｋが“１”の
条件からφｇｋ＝φＶｉとなり、φｇ１＝φＶ１、φｇ
２＝φＶ２である。３番目以降の第ｋ番目（ｋ＞２）の
ロジック回路１３０中のＤフリップフロップ１７０のＱ
ｋバーがｔ＝ｔ１と変わらず“１”のため、信号φｇｋ
（ｋ＞２）は“１”である。従って、３番目以降の第ｋ
番目（ｋ＞２）の電極組に印加される電圧は、Ｈｉｇｈ
電圧ＶＭとなる。一方図８に示されるようにｔ＝ｔ２の
φＶ１は“０”なので、第１番目の電極組に印加される
電圧は、ＶＬとなる。φＶ２は“１”なので、第２番目
の電極組に印加される電圧は、ＶＭとなる。

【００５２】従って図６（ｄ）に示されるように第１番
目の電極組の電荷１０１は水平ＣＣＤヘ転送される。垂
直ＣＣＤから水平ＣＣＤヘ転送された電荷１０１は、水
平駆動信号φＨ（φＨ１，φＨ２の二相）によって出力
アンプに転送される。

【００５３】（ｅ）のｔ＝ｔ３において、第１番目と第
２番目のロジック回路１３０中のＤフリップフロップ１
７０のＱｋバーはｔ＝ｔ２と変わらず“０”であり、第
３番目のｋ＝３のロジック回路にはＱ２バー即ち“０”
が入力されるので上述の状態遷移関数ＱｋからＱ３は
“１”、Ｑ３バーは“０”となる。従ってφｇ１＝φｇ
３＝φＶ１、φｇ２＝φＶ２となる。第４番目以降の第
ｋ番目（ｋ＞３）のロジック回路１３０中のＤフリップ
フロップ１７０のＱｋバーはｔ＝ｔ２と変わらず“１”
のため、第４番目以降の信号φｇｋ（ｋ＞３）は“１”
である。従って、第４番目以降の第ｋ番目（ｋ＞３）の
電極組に印加される電圧はＶＭとなる。図８に示すよう
にｔ＝ｔ３でのφＶ１は“１”、φＶ２は“０”なの
で、第１、３番目の電極組に印加される電圧は、ＶＭと
なり、第２番目の電極組に印加される電圧は、ＶＬとな
る。従って図６（ｅ）に示されるように第２番目の電荷
が水平ＣＣＤの方向に転送される。

【００５４】（ｆ）のｔ＝ｔ４において、これまで説明
したと同様に第４番目のロジック回路１３０中のＤフリ
ップフロップ１７０のＱ４バーは“０”に変わり、４番
目までのＤフリップフロップ１７０のＱ４バーは“０”
となる。従ってφｇ１＝φｇ３＝φＶ１、φｇ２＝φｇ
４＝φＶ２となる。第５番目以降の第ｋ番目（ｋ＞４）
のロジック回路１３０中のＤフリップフロップ１７０の
Ｑｋバーはこれまでと変わらず“１”のため、信号φｇ
ｋ（ｋ＞４）は“１”である。従って、第ｋ番目（ｋ＞
４）の電極組に印加される電圧はＶＭとなる。図８に示
されるようにｔ＝ｔ４におけるφＶ１は“０”、φＶ２
は“１”なので、第１、３番目の電極組に印加される電
圧はＶＬとなり、第２、４番目の電極組に印加される電
圧は、ＶＭとなる。従って図６（ｆ）に示されるように
第３番目の電荷が元の第２番目の電荷の位置に転送され
る。一方第２番目の電荷は、垂直ＣＣＤから水平ＣＣＤ
へ転送され、水平駆動信号φＨ（φＨ１，φＨ２の二
相）によって出力アンプに転送される。

【００５５】（ｇ）のｔ＝ｔ５から（ｉ）のｔ＝ｔ７ま
では、ｔ＝ｔ２からｔ＝ｔ４までと同様にＶＬが印加さ
れる垂直転送電極４１１が１電極組づつ上流に移動しな
がら下流の電極組にＶＬとＶＭを交互に印加し、垂直Ｃ
ＣＤ上の電荷が次々と１電極組の空間を隔てて下流に転
送され、水平ＣＣＤに転送された先端の電荷が水平駆動
信号φＨ（φＨ１，φＨ２の二相）によって出力アンプ
に転送される。

【００５６】（ｊ）のｔ＝ｔ８において、全ロジック回
路１３０中のＤフリップフロップ１７０のＱｋバーは
“０”となるため、ｋが奇数の信号φｇｋは、φｇｋ＝
φＶ１となり、 ｋが偶数の信号φｇｋは、φｇｋ＝φ
Ｖ２となる。従って、φＶｉ（ｉ：１か２）が“０”か
“１”かによって対応する電極には交互にＶＬないしＶ
Ｍが印加される。このとき、Ｑ８バーも“０”と立ち下
がるので図５の終端ロジック回路１８０のＤフリップフ
ロップ１９０のＣＬＫには“１”が入力されＱが“０”
から“１”に立ち上がるので、Ｑと接続する状態フラッ
グＦＬＡＧが“１”となる。

【００５７】垂直ＣＣＤから水平ＣＣＤヘ転送された第
４番目の電荷は、水平駆動信号φＨ（φＨ１，φＨ２の
二相）によって出力アンプに転送される。

【００５８】（ｋ）のｔ＝ｔ９において、第１番目から
第７番目（ｋ≦７）のロジック回路１３０中のＤフリッ
ツプフロツプｌ７０のＱｋバーはＦＬＡＧが“１”に立
ち上がるが、Ｑｋ＋１が“１”なのでｔ＝ｔ８と変わら
ず“０”であり、ｋが奇数の信号φｇｋは、φｇｋ＝φ
Ｖ１となり、ｋが偶数の信号φｇｋは、φｇｋ＝φＶ２
となる。第８番目のロジック回路１３０中のＤフリップ
フロップ１７０のＱｋバーはｋ＋１である終端ロジック
回路１８０からの入力が“０”で、Ｑｋ−１が“０”の
ため状態遷移関数ＱｋからＱｋが“０”即ちＱｋバーが
“１”となるので状態遷移関数φｇｋから、信号φｇ８
は“０”となる。従って、第８番目の電極組に印加され
る電圧はＶＬとなる。

【００５９】（ｌ）のｔ＝ｔ１０において、第６番目以
前（ｋ≦６）のロジック回路１３０中のＤフリップフロ
ップ１７０のＱｋバーはｔ＝ｔ９で説明したと同様に
“０”であり、第６番目以前（ｋ≦６）のｋが奇数の信
号φｇｋは、φｇｋ＝φＶ１となり、ｋが偶数の信号φ
ｇｋは、φｇｋ＝φＶ２となる。図８からｔ＝ｔ１０で
のφＶ１は“０”、φＶ２は“１”なのでｋが奇数の信
号φｇｋは“０”となり、ｋが偶数の信号φｇｋは
“１”となる。第７番目のロジック回路１３０中のＤフ
リップフロップ１７０のＱｋバーは第８番目のロジック
回路１３０からの入力Ｑｋ＋１がｔ＝ｔ９で説明したよ
うに“０”で、Ｑｋ−１が“０”のため状態遷移関数Ｑ
ｋからＱｋが“０”即ちＱｋバーが“１”となるので状
態遷移関数φｇｋから、信号φｇ７は“０”となる。第
８番目の信号φｇ８は変わらず“０”なので、第７番目
と第８番目の電極組に印加される電圧はＶＬとなる。ま
た、垂直ＣＣＤから水平ＣＣＤヘ転送された第５番目の
電荷は、水平駆動信号φＨ（φＨ１，φＨ２の二相）に
よって出力アンプに転送される。

【００６０】（ｍ）のｔ＝ｔ１１から（ｑ）のｔ＝ｔ１
５までは、ｔ＝ｔ９からｔ＝ｔ１０までと同様に後ろか
ら一つづつＱｋが“０”即ちＱｋバーが“１”となっ
て、信号φｇｋは“０”となり、電極組にＶＬを印加
し、その前では交互に信号φｇｋは“０”と“１”とを
繰り返し、下流の電極組にＶＬとＶＭを交互に印加し、
垂直ＣＣＤ上の電荷が次々と１電極組の空間を隔てて下
流に転送され、水平ＣＣＤに転送された先端の電荷が水
平駆動信号φＨ（φＨ１，φＨ２の二相）によって出力
アンプに転送される。

【００６１】（ｒ）のｔ＝ｔ１６において、全ロジック
回路１３０中のＤフリップフロップ１７０のＱｋバーが
“１”となり、信号φｇｋは“０”となる。従って、全
ての電極組に印加される電圧はＶＬとなる。

【００６２】垂直ＣＣＤから水平ＣＣＤヘ転送された電
荷は、水平駆動信号φＨ（φＨ１，φＨ２の二相）によ
って出力アンプに転送される。

【００６３】ｔ＝ｔ１７以後においては、図８に示すよ
うにＳＩＧ、φＶ１，φＶ２が“０”となるので、ロジ
ック回路１３０の全てにおいて内部の信号φｇｋは
“０”、Ｖｔｇも“０”のため、垂直ＣＣＤの全電極組
にはＶＬが印加されている。ＦＬＡＧは“０”となる。

【００６４】このように、一度に全画素の信号電荷を読
み出して、信号電荷を混合すること無く転送し、なおか
つ転送を終了したＣＣＤに対応する垂直転送電極にはＶ
Ｌの印加状態を保持することによって転送を終了したＣ
ＣＤをピンニング状態にして駆動を停止することができ
る。

【００６５】次に本発明の第２の実施の形態について図
面を参照して説明する。図９は、第２の実施の形態の固
体撮像素子のインタフェース回路中の１つのＣＭＯＳロ
ジック回路を示すブロック図であり、図中符号１２５は
外部信号線、１２６は駆動開始信号線、１２９は状態フ
ラッグ信号線、２２７は第１の読み出し信号線、２２８
は第２の読み出し信号線、２３０はＣＭＯＳロジック回
路、２３１は論理回路Ｅｘ−ＯＲ、２３２、２３３、２
３９は論理回路ＯＲ、２３４、２３５、２３６は論理回
路ＮＯＲ、２４１は前段ｋ−１のＣＭＯＳロジック回路
へのＱｋの出力信号線、２４２は前段ｋ−１のＣＭＯＳ
ロジック回路からのＱｋ−１バーの入力信号線、２４３
は次段ｋ＋１のＣＭＯＳロジック回路へのＱｋバーの出
力信号線、２４４は次段ｋ＋１のＣＭＯＳロジック回路
からのＱｋ＋１の入力信号線、２５０は混成回路、２６
５は第ｋ番目電極への出力信号線、２７０はＤフリップ
フロップである。

【００６６】図９は、本発明の第２の実施の形態である
図１のインタフェース回路１２２中の１つのＣＭＯＳロ
ジック回路を示すブロック図である。ＣＭＯＳロジック
回路２３０は、電荷転送ｎ段中の第ｋ段目（１，２，
…，ｋ，…，ｎ）の外部信号φＶｉが印加される電極組
に結びついた第ｋ番目のロジック回路である。外部信号
φＶｉはｋが奇数ならφＶ１、偶数ならφＶ２であり、
φＶ１とφＶ２とが交互に電極組に供給される。読み出
し信号線は２回線あり、読み出し信号線２２８の読み出
し信号Ｖｔｇ（３−ｉ）はφＶｉがφＶ１ならＶｔｇ
２、φＶｉがφＶ２ならＶｔｇ１となる意味である。即
ちφＶ１の供給されるロジック回路２３０の混成回路２
５０にはＶｔｇ１が供給され、φＶ２の供給されるロジ
ック回路２３０の混成回路２５０にはＶｔｇ２が供給さ
れる。

【００６７】回路図９において、Ｅｘ−ＯＲ（Ｅｘｃｌ
ｕｓｉｖｅ ＯＲ）２３１によって、読み出し信号Ｖｔ
ｇ１とＶｔｇ２が同相であればそれぞれが“０”であっ
ても“１”であっても出力は“０”となり、ＯＲ２３９
からの出力はＮＯＲ２３２の出力と同一となるので、図
２と全く同一の回路になる。Ｖｔｇ１とＶｔｇ２が異な
る状態になるとき、例えばＶｔｇ１が“１”でＶｔｇ２
が“０”ならＥｘ−ＯＲ２３１の出力は“１”となり、
ＯＲ２３９の出力はＮＯＲ２３２の出力に関わりなく
“１”となるので、ロジック回路２３０中のＤフリップ
フロップ２４０のＤＡＴＡヘの信号は“１”となる。

【００６８】第２の実施の形態では各電極組に同一の相
の読み出し信号を与えることと、電極組に交互に異なる
読み出し信号をタイミングをずらして与えることができ
るが、前者は前述のように第１の実施の形態と同じ動作
の流れとなるので説明を省略し、後者の電極組に交互に
異なる読み出し信号をタイミングをずらして与える場合
の動作の流れについて説明する。

【００６９】図１０、図１１は、本発明の図９のＣＭＯ
Ｓロジック回路２３０を備えたインターフェース回路１
２２を用いて、電極組に交互に異なる読み出し信号タイ
ミングをずらして供給し、光電変換によって得られた電
荷を読み出してＣＣＤを用いた垂直転送部で転送する動
作の流れを示す模式図であり、（ａ）はインタフェース
回路と垂直転送部の模式的ブロック図、（ｂ）〜（ｊ）
は転送動作のの前半であり、（ｋ）〜（ｓ）は転送動作
の後半である。図１２は図１０、図１１の各動作信号の
タイミングチャートである。図中符号２０１は電荷、２
１１は垂直転送電極、２２２はインタフェース回路、２
９１はインバータ、２３０はＣＭＯＳロジック回路、２
８０は終端ロジック回路である。

【００７０】図１０、図１１では単純に全段数を８段と
しているが、段数はこれに限るものでない。図１０、図
１１におけるＳＩＣ、φＶ１、φＶ２、Ｖｔｇ１、Ｖｔ
ｇ２等のタイミングチャートは、図１２に示すものであ
る。

【００７１】（ｂ）のｔ＝０において、図１２に示すよ
うにＳＩＧ、φＶ１、φＶ２が“０”のため、Ｄフリッ
プフロップはリセットされておらず、Ｑｋは“１”であ
り、ＦＬＡＧも“０”であり、φＶ１、φＶ２が“０”
のなので、上述の状態遷移関数よりＣＭＯＳロジック回
路２３０の全てにおいて内部の混成回路２５０の入力信
号φｇｋは“０”であり、読み出し信号Ｖｔｇも“０”
のため、垂直ＣＣＤの全電極組にはＬｏｗ電圧ＶＬが印
加されている。

【００７２】（ｃ）のｔ＝ｔ１において、 駆動開始信
号ＳＩＧが“０”から“１”に立ち上がり、 全てのＣ
ＭＯＳロジック回路２３０のＤフリップフロップ２７０
はリセットされ、Ｑｋは“０”、Ｑｋバーは“１”とな
るが、Ｅｘ−ＯＲ２３１に第１の読み出し信号線２２７
と第２の読み出し信号線２２８から異なる信号、即ち
“０”と“１”が入力するので上述のようにＤフリップ
フロップ２７０のＤＡＴＡには“１”が入力し、 Ｑｋ
は“１”、Ｑｋバーは“０”となり、上述の説明のよう
にφｇｋ＝φＶｉである。図１２に示されるようにφＶ
１は“１”、φＶ２は“０”なので、奇数のφｇｋは
“１”、偶数のφｇｋは“０”となる。図１２に示され
るようにｔ＝ｔ１では第１の読み出し信号Ｖｔｇ１が
“１”、第２の読み出し信号Ｖｔｇ２が“０”であり、
この時点で、第１の読み出し信号Ｖｔｇ１が“１”に立
ち上がるので、Ｖｔｇ１が混成回路２５０に供給される
奇数番目のロジック回路２３０の混成回路２５０から奇
数番目の電極組に読み出し時のＨｉｇｈ電圧ＶＨ２が印
加され、電荷は奇数番目のホトダイオードＰＤから垂直
ＣＣＤに同時に読み出される。φＶ２、φｔｇ２は
“０”と変わらず、偶数番目の電極組（ｋ：偶数）には
ＶＬが印加される。このとき、Ｑ８バーも“０”と立ち
下がるので終端ロジック回路２８０のＤフリップフロッ
プのＣＬＫには“１”が入力されＱが“０”から“１”
に立ち上がるので、Ｑと接続する状態フラッグＦＬＡＧ
が“１”となる。なお、ｔ＝ｔ２以後は第１の読み出し
信号Ｖｔｇ１は“０”となる。

【００７３】（ｄ）のｔ＝ｔ２において、第１番目から
第７番目（ｋ≦７）のロジック回路２３０中のＤフリッ
ツプフロツプ２７０のＱｋバーはＦＬＡＧが“１”に立
ち上がるが、Ｑｋ＋１が“１”なのでｔ＝ｔ８と変わら
ず“０”であり、ｋが奇数の信号φｇｋは、φｇｋ＝φ
Ｖ１となり、ｋが偶数の信号φｇｋは、φｇｋ＝φＶ２
となる。図１２に示すようにｔ＝ｔ２ではφＶ１は
“０”、φＶ２は“１”なので、奇数番目の電極組
（ｋ：奇数）にはＶＬが印加され偶数番目の電極組
（ｋ：偶数）にはＶＭが印加される。第８番目のロジッ
ク回路２３０中のＤフリップフロップ１７０のＱｋバー
はｋ＋１である終端ロジック回路２８０からの入力が
“０”で、Ｑｋ−１が“０”のため状態遷移関数Ｑｋか
らＱｋが“０”即ちＱｋバーが“１”となるので状態遷
移関数φｇｋから、信号φｇ８は“０”となる。従っ
て、第８番目の電極組に印加される電圧はＶＬとなる。

【００７４】（ｅ）のｔ＝ｔ３において、第６番目以前
（ｋ≦６）のロジック回路２３０中のＤフリップフロッ
プ２７０のＱｋバーはｔ＝ｔ２で説明したと同様に
“０”であり、第６番目以前（ｋ≦６）のｋが奇数の信
号φｇｋは、φｇｋ＝φＶ１となり、ｋが偶数の信号φ
ｇｋは、φｇｋ＝φＶ２となる。図１２からｔ＝ｔ３で
のφＶ１は“０”、φＶ２は“１”なのでｋが奇数の信
号φｇｋは“０”となり、ｋが偶数の信号φｇｋは
“１”となり、奇数番目の電極組（ｋ：奇数）にはＶＭ
が印加され偶数番目の電極組（ｋ：偶数）にはＶＬが印
加される。第７番目のロジック回路２３０中のＤフリッ
プフロップ２７０のＱｋバーは第８番目のロジック回路
２３０からの入力Ｑｋ＋１がｔ＝ｔ２で説明したように
“０”で、Ｑｋ−１が“０”のため状態遷移関数Ｑｋか
らＱｋが“０”即ちＱｋバーが“１”となるので状態遷
移関数φｇｋから、信号φｇ７は“０”となる。第８番
目の信号φｇ８は変わらず“０”なので、第７番目と第
８番目の電極組に印加される電圧はＶＬとなる。

【００７５】（ｆ）のｔ＝ｔ４から（ｉ）のｔ＝ｔ７ま
では、ｔ＝ｔ２からｔ＝ｔ３までと同様に後ろから一つ
づつＱｋが“０”即ちＱｋバーが“１”となって、信号
φｇｋは“０”となり、電極組にＶＬを印加し、その前
では交互に信号φｇｋは“０”と“１”とを繰り返し、
下流の電極組にＶＬとＶＭを交互に印加し、垂直ＣＣＤ
上の電荷が次々と１電極組の空間を隔て下流に転送さ
れ、水平ＣＣＤに転送された先端の電荷が水平駆動信号
φＨ（φＨ１，φＨ２の二相）によって出力アンプに転
送される。

【００７６】（ｊ）のｔ＝ｔ８において、 図１２に示
されるようにｔ＝ｔ８ではＶｔｇ１が“０”、Ｖｔｇ２
が“１”であり、この時点で、読み出し信号Ｖｔｇ２が
“１”に立ち上がるので、Ｖｔｇ２が混成回路２５０に
供給される偶数番目のロジック回路２３０の混成回路２
５０から偶数番目の電極組に読み出し時のＨｉｇｈ電圧
ＶＨ２が印加され、電荷は偶数番目のホトダイオードＰ
Ｄから垂直ＣＣＤに同時に読み出される。 ｋ＝１から
ｋ＝８の全てのＱｋが“０”即ちＱｋバーが“１”とな
って、信号φｇｋは“０”となっており、φＶ１は
“０”となるので、奇数番目の電極組（ｋ：奇数）には
ＶＬが印加される。なおｔ＝ｔ９以降、Ｖｔｇ２が
“０”になる。

【００７７】（ｋ）のｔ＝ｔ９において、第１番目から
第７番目（ｋ≦７）のロジック回路２３０中のＤフリッ
ツプフロツプ２７０のＱｋバーはＦＬＡＧが“１”、Ｑ
ｋ＋１が“１”なのでｔ＝ｔ８と変わらず“０”であ
り、ｋが奇数の信号φｇｋは、φｇｋ＝φＶ１となり、
ｋが偶数の信号φｇｋは、φｇｋ＝φＶ２となる。図１
２からｔ＝ｔ９のφＶ１は“１”であり、φＶ２は
“０”なので、奇数番目の電極組（ｋ：奇数）にはＶＭ
が印加され偶数番目の電極組（ｋ：偶数）にはＶＬが印
加される。第８番目のロジック回路２３０中のＤフリッ
プフロップ１７０のＱｋバーはｋ＋１である終端ロジッ
ク回路２８０からの入力が“０”で、Ｑｋ−１が“０”
のため状態遷移関数ＱｋからＱｋが“０”即ちＱｋバー
が“１”となるので状態遷移関数φｇｋから、信号φｇ
８は“０”となる。従って、第８番目の電極組に印加さ
れる電圧はＶＬとなる。

【００７８】（ｌ）のｔ＝ｔ１０において、第６番目以
前（ｋ≦６）のロジック回路２３０中のＤフリップフロ
ップ２７０のＱｋバーはｔ＝ｔ９で説明したと同様に
“０”であり、第６番目以前（ｋ≦６）のｋが奇数の信
号φｇｋは、φｇｋ＝φＶ１となり、ｋが偶数の信号φ
ｇｋは、φｇｋ＝φＶ２となる。図１２からｔ＝ｔ１０
のφＶ１は“０”であり、φＶ２は“１”なので、奇数
番目の電極組（ｋ：奇数）にはＶＬが印加され偶数番目
の電極組（ｋ：偶数）にはＶＭが印加される。第７番目
のロジック回路２３０中のＤフリップフロップ２７０の
Ｑｋバーは第８番目のロジック回路２３０からの入力Ｑ
ｋ＋１がｔ＝ｔ９で説明したように“０”で、Ｑｋ−１
が“０”のため状態遷移関数ＱｋからＱｋが“０”即ち
Ｑｋバーが“１”となるので状態遷移関数φｇｋから、
信号φｇ７は“０”となる。第８番目の信号φｇ８は変
わらず“０”なので、第７番目と第８番目の電極組に印
加される電圧はＶＬとなる。

【００７９】（ｍ）のｔ＝ｔ１１から（ｒ）のｔ＝ｔ１
６までは、ｔ＝ｔ９からｔ＝ｔ１０３までと同様に後ろ
から一つづつＱｋが“０”即ちＱｋバーが“１”となっ
て、信号φｇｋは“０”となり、電極組にＶＬを印加
し、その前では交互に信号φｇｋは“０”と“１”とを
繰り返し、下流の電極組にＶＬとＶＭを交互に印加し、
垂直ＣＣＤ上の電荷が次々と１電極組の空間を隔て下流
に転送され、水平ＣＣＤに転送された先端の電荷が水平
駆動信号φＨ（φＨ１，φＨ２の二相）によって出力ア
ンプに転送される。

【００８０】ｔ＝ｔ１７以後においては、図１２に示す
ようにＳＩＧ、φＶ１、φＶ２が“０”のとなるので、
ロジック回路２３０の全てにおいて内部の信号φｇｋは
“０”、Ｖｔｇ１、Ｖｔｇ２も“０”のため、垂直ＣＣ
Ｄの全電極組にはＶＬが印加されている。

【００８１】このように、読み出し信号ＶｔｇをＶｔｇ
１とＶｔｇ２に分け、Ｖｔｇ１とＶｔｇ２が同時に立ち
上がるときには全画素電荷を混合することなく転送する
ことを可能とし、Ｖｔｇ１とＶｔｇ２の立ち上がりがず
れるときはインタレース方式による電荷転送を可能にす
ることができる。なおかつ第１の実施の形態と同様に転
送を終了したＣＣＤをピンニング状態にして駆動を停止
することができる。

【００８２】次に、本発明の第３の実施の形態について
図面を参照して説明する。図１３は本発明の固体撮像素
子の第３の実施の形態の構造を説明するための模式的斜
視図であり（ａ）は垂直転送電極端部とバンプ近傍の部
分上面図、（ｂ）は受光・電荷転送基板の上面図、
（ｃ）は固体撮像素子の組み立て状態を説明する模式的
斜視図である。図中符号３１０は受光・電荷転送基板、
３１１は垂直転送電極、３１２はバンプ、３２０はボー
ド、３２１はモジュール、３２２はインタフェース回
路、３２３はバンプ、３２５は外部信号線、３２６は駆
動開始信号線、３２７は読み出し信号線である。

【００８３】図１３を参照すると、受光・電荷転送基板
３１０の内部の垂直転送電極３１１はバンプ３１２に結
線されている。受光・電荷転送基板３１０はボード３２
０のバンプ３２３とバンプ同士で直接接続することで、
インタフェース回路３２２に結線されている。インタフ
ェース回路３２２には、垂直駆動用外部信号φＶ（φＶ
１，φＶ２からなる），水平駆動用外部信号φＨ（φＨ
１，φＨ２からなる）の乗った外部信号線３２５と駆動
開始信号ＳＩＧの駆動開始信号線３２６、読み出し信号
Ｖｔｇの読み出し信号線３２７とが入力している。駆動
開始信号線３２６の上の駆動開始信号ＳＩＧが立ち上が
ると、インタフェース回路３２２は、外部信号線３２５
の垂直駆動用外部信号φＶ１，φＶ２と読み出し信号線
３２７の上の読み出し信号Ｖｔｇとを受光・電荷転送基
板３１０内部で結線している垂直転送電極３１１に供給
する。まず読み出し信号Ｖｔｇが印加されホトダイオー
ドＰＤから電荷が読み出される。次に垂直駆動用外部信
号φＶによって、インタフェース回路３２２は、１段目
の電荷から転送を開始し、電荷の空き領域を広げるよう
に順次電荷を転送する。ＣＭＯＳロジック回路の構成や
電荷転送後の駆動停止の詳細については、第１の実施の
形態と同一である。

【００８４】第１の実施の形態ではボンディングパッド
とボンディングワイヤとで接続されていた受光・電荷転
送基板とボードとを第２の実施の形態ではバンプ同士で
直接接続している。

【００８５】次に、本発明の第４の実施の形態について
図面を参照して説明する。図１４は本発明の固体撮像素
子の第４の実施の形態の構造を説明するための模式的斜
視図であり、図中符号４１０は受光・電荷転送基板、４
２０はボード、４２１はチップ、４２２はインタフェー
ス回路、４２５は外部信号線、４２６は駆動開始信号
線、４２７は読み出し信号線である。

【００８６】図１４を参照すると、受光・電荷転送部４
１０の内部の垂直転送電極は、同一チップ４２１内部に
あるインタフェース回路４２２に基板内で直接接続され
ている。インタフェース回路４２２には、垂直駆動用外
部信号φＶ（φＶ１，φＶ２からなる）、水平駆動用外
部信号φＨ（φＨ１，φＨ２からなる）の乗った外部信
号線４２５と駆動開始信号ＳＩＧの駆動開始信号線４２
６と読み出し信号Ｖｔｇの読み出し信号線４２７とが入
力している。駆動開始信号線４２６の上の駆動開始信号
ＳＩＧが立ち上がると、インタフェース回路４２２は、
外部信号線４２５の垂直駆動用外部信号φＶ１，φＶ２
と読み出し信号線４２７の上の読み出し信号Ｖｔｇとを
受光・電荷転送部４１０内部で結線している垂直転送電
極に供給する。まず読み出し信号Ｖｔｇが印加されホト
ダイオードＰＤから電荷が読み出される。次に垂直駆動
用外部信号φＶによって、インタフェース回路４２２
は、１段目の電荷から転送を開始し、電荷の空き領域を
広げるように順次電荷を転送する。ＣＭＯＳロジック回
路の構成や電荷転送後の駆動停止の詳細については、第
１の実施の形態と同一である。

【００８７】第１の実施の形態では、受光・電荷転送基
板とボードとインターフェース回路の形成されたボンデ
ィングパッドとはボンディングワイヤで接続されていた
が、第３の実施の形態では同一基板上に形成されてい
る。

【００８８】

【発明の効果】以上説明したように本発明の固体撮像素
子の第１の効果は、本発明の請求項１のロジック回路を
用いることによって、電荷転送を終えた電極組の１段ご
とに給電を停止を行うことができるので、垂直電荷転送
に要する電力は従来の約半分になり消費電力を抑えるこ
とができることである。また、駆動を終えたところの電
極組にはＶＬが印加されるために、ＣＣＤは非動作時は
常にピンニングしてＣＣＤに生じる暗電流を抑制し画質
を落とさずにすむ。

【００８９】第２の効果は、本発明の請求項２に記載の
ロジック回路を使えば、消費電力を抑え、暗電流を抑制
しながら、容易に全画素読出し動作とインターレス動作
とを切り替える用途に使用できることである。

【図面の簡単な説明】

【図１】本発明の固体撮像素子の第１の実施の形態の構
造を説明するための模式的斜視図である。（ａ）は垂直
転送電極端部とボンディングパッド近傍の部分上面図で
ある。（ｂ）は受光・電荷転送基板の上面図である。
（ｃ）は固体撮像素子の組み立て状態を説明する模式的
斜視図である。

【図２】図１のインタフェース回路１２２中の１つのＣ
ＭＯＳロジック回路を示すブロック図である。

【図３】図２のＣＭＯＳロジック回路１３０中の混成回
路１５０を示すをブロック図である。

【図４】図２で用いたＤフリップフロップ１７０のブロ
ック図である。

【図５】電極に接続する最終の第ｎ番目のロジック回路
の後に来る終端ロジック回路１８０のブロック図であ
る。

【図６】本発明の図２のＣＭＯＳロジック回路１３０を
備えたインターフェース回路１２２を用いて、光電変換
によって得られた電荷を読み出してＣＣＤを用いた垂直
転送部で転送する動作の流れを示す模式図である。
（ａ）はインタフェース回路と垂直転送部の模式的ブロ
ック図である。（ｂ）〜（ｊ）は転送動作のの前半であ
る。

【図７】本発明の図２のＣＭＯＳロジック回路１３０を
備えたインターフェース回路１２２を用いて、光電変換
によって得られた電荷を読み出してＣＣＤを用いた垂直
転送部で転送する動作の流れを示す模式図である。
（ｋ）〜（ｓ）は転送動作の後半である。

【図８】図６、図７の各動作信号のタイミングチャート
である。

【図９】第２の実施の形態の固体撮像素子のインタフェ
ース回路中の１つのＣＭＯＳロジック回路を示すブロッ
ク図である。

【図１０】本発明の図９のＣＭＯＳロジック回路２３０
を備えたインターフェース回路１２２を用いて、電極組
に交互に異なる読み出し信号をタイミングをずらして供
給し、光電変換によって得られた電荷を読み出してＣＣ
Ｄを用いた垂直転送部で転送する動作の流れを示す模式
図である。（ａ）はインタフェース回路と垂直転送部の
模式的ブロック図である。（ｂ）〜（ｊ）は転送動作の
の前半である。

【図１１】本発明の図９のＣＭＯＳロジック回路２３０
を備えたインターフェース回路１２２を用いて、電極組
に交互に異なる読み出し信号をタイミングをずらして供
給し、光電変換によって得られた電荷を読み出してＣＣ
Ｄを用いた垂直転送部で転送する動作の流れを示す模式
図である。（ｋ）〜（ｓ）は転送動作の後半である。

【図１２】図１０、図１１の各動作信号のタイミングチ
ャートである。

【図１３】本発明の固体撮像素子の第３の実施の形態の
構造を説明するための模式的斜視図である。（ａ）は垂
直転送電極端部とバンプ近傍の部分上面図である。
（ｂ）は受光・電荷転送基板の上面図である。（ｃ）は
固体撮像素子の組み立て状態を説明する模式的斜視図で
ある。

【図１４】本発明の固体撮像素子の第４の実施の形態の
構造を説明するための模式的斜視図である。

【図１５】従来例の固体撮像素子において光電変換によ
って得られた電荷を読み出してＣＣＤを用いた垂直転送
部で転送する動作の流れを示す模式図である。（ａ）は
駆動回路と垂直転送部の模式的ブロック図である。
（ｂ）〜（ｊ）は転送動作のの前半である。

【図１６】従来例の固体撮像素子において光電変換によ
って得られた電荷を読み出してＣＣＤを用いた垂直転送
部で転送する動作の流れを示す模式図である。（ｋ）〜
（ｓ）は転送動作の後半である。

【図１７】図１５、図１６の各動作信号のタイミングチ
ャートである。

【符号の説明】

１０１、２０１、５０１ 電荷 １１０、３１０、４１０ 受光・電荷転送基板 １１１、２１１、３１１、５１１ 垂直転送電極 １１２ ボンディングパッド １２０、３２０ ボード １２１、３２１ モジュール １２２、２２２、３２２、４２２ インタフェース回
路 １２３ ボンディングパッド １２４ ボンデイングワイヤ １２５、３２５、４２５ 外部信号線 １２６、３２６、４２６ 駆動開始信号線 １２７、３２７、４２７ 読み出し信号線 １２９ 状態フラッグ信号線 １３０、２３０、２３０ ＣＭＯＳロジック回路 １３２、１３３、２３２、２３３、２３９ 論理回路
ＯＲ １３４、１３５、１３６、２３４、２３５、２３６
論理回路ＮＯＲ １４１、２４１ 前段ｋ−１のＣＭＯＳロジック回路
へのＱｋの出力信号線 １４２、２４２ 前段ｋ−１のＣＭＯＳロジック回路
からのＱｋ−１バーの入力信号線 １４３、２４３ 次段ｋ＋１のＣＭＯＳロジック回路
へのＱｋバーの出力信号線 １４４、２４４ 次段ｋ＋１のＣＭＯＳロジック回路
からのＱｋ＋１の入力信号線 １５０、２５０ 混成回路 １５１、１５２、１５３ 伝送ゲート １５４、１５５、１５６、１５７、１５８、１５９、１
６２ インバータ １６０、１６１ 論理回路ＮＡＮＤ １６３ 論理回路ＯＲ１３３からの信号φｇｋの入力
信号線、 １６５、２６５ 第ｋ番目電極への出力信号線 １７０、２７０ Ｄフリップフロップ １７１ 論理回路ＯＲ １７２ インバータ １７３ 論理回路ＮＡＮＤ １８０、２８０ 終端ロジック回路 １８１ インバータ １８２ 第ｎ番目のロジック回路への出力信号線 １８３ 第ｎ番目のロジック回路からのＱｎバーの入
力信号線 １９０ Ｄフリップフロップ １９１、２９１ インバータ ２２７ 第１の読み出し信号線 ２２８ 第２の読み出し信号線 ２３１ 論理回路Ｅｘ−ＯＲ ３１２、３２３ バンプ ４２１ チップ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 光電変換で電荷を発生させ、発生した電
   荷を垂直電荷転送レジスタで垂直に転送する光電変換電
   荷転送手段と、該垂直電荷転送レジスタからの電荷を受
   け取って転送する水平電荷転送レジスタと、該水平電荷
   転送レジスタから転送された電荷を検出する電荷検出部
   と、検出した電荷を増幅して出力する出力増幅器と、前
   記垂直電荷転送レジスタに直交して、２種の垂直駆動パ
   ルスの相を有する垂直転送電極と、前記垂直駆動パルス
   を発生する駆動回路とを有する固体撮像装置において、 前記駆動回路は、前記垂直転送電極の各段に対応しかつ
   前段と後段のロジック回路と接続する複数のロジック回
   路を有するインタフェース回路を構成し、 前記ロジック回路は、フリップフロップと、前記垂直転
   送電極に読み出し時の高電圧と転送時の高電圧と転送時
   の低電圧とを選択して印加するための混成回路と、第１
   のＮＯＲ回路と、第２のＮＯＲ回路と、第３のＮＯＲ回
   路と、第１のＯＲ回路と、第２のＯＲ回路とを有し、前
   記第１のＮＯＲ回路には前段のロジック回路のフリップ
   フロップのＱバー出力と、フラッグ信号とが入力し、前
   記第２のＮＯＲ回路には前記フリップフロップのＱ出力
   とフラッグ信号とが入力し、前記第３のＮＯＲ回路には
   外部垂直駆動信号の反転出力と前記フリップフロップの
   Ｑバー出力とが入力し、前記第１のＯＲ回路には前記第
   １のＮＯＲ回路の出力と後段のロジック回路のフリップ
   フロップのＱ出力とが入力し、前記第２のＯＲ回路には
   前記第２のＮＯＲ回路の出力と前記第３のＮＯＲ回路の
   出力とが入力し、前記フリップフロップのＤＡＴＡには
   前記第１のＯＲ回路の出力が入力し、ＣＬＫには外部垂
   直駆動信号が入力し、Ｒには駆動開始信号が入力し、Ｐ
   ＲにはＶＤＤが入力し、Ｑの出力は前段のロジック回路
   にも出力され、Ｑバーの出力は後段のロジック回路にも
   出力され、前記混成回路には前記第２のＯＲ回路の出力
   と読み出し信号とが入力し、該混成回路の出力は前記垂
   直転送電極に出力され、 最終段のロジック回路に接続して終端ロジック回路が形
   成され、該終端ロジック回路は、フリップフロップと、
   インバータとを有し、該インバータには最終段のロジッ
   ク回路のフリップフロップのＱバー出力が入力し、前記
   フリップフロップのＣＬＫには前記インバータの出力が
   入力し、ＤＡＴＡとＰＲにはＶＤＤが入力し、Ｒには駆
   動開始信号が入力し、Ｑの出力は状態フラグに出力し、
   最終段のロジック回路の第１のＯＲ回路には“０”信号
   を出力し、 第１段のロジック回路の第１のＮＯＲ回路には外部から
   駆動開始信号の反転出力が入力している、ことを特徴と
   する固体撮像素子。
2. 【請求項２】 前記ロジック回路にはさらにＥｘ−ＯＲ
   回路と、第３のＯＲ回路とを有し、読み出し信号回路は
   奇数段の垂直転送電極に読み出し用の高電圧を印加する
   ための第１の読み出し信号回路と偶数段の垂直転送電極
   に読み出し用の高電圧を印加するための第２の読み出し
   信号回路とに分かれ、 前記Ｅｘ−ＯＲ回路には前記第１の読み出し信号と前記
   第２の読み出し信号とが入力し、前記第３のＯＲ回路に
   は前記Ｅｘ−ＯＲ回路の出力と、前記第１のＯＲ回路の
   出力とが入力し、前記フリップフロップのＤＡＴＡには
   前記第３のＯＲ回路の出力が入力し、前記混成回路には
   奇数段の垂直転送電極に接続するロジック回路にあって
   は前記第１の読み出し信号が入力し、偶数段の垂直転送
   電極に接続するロジック回路にあっては前記第２の読み
   出し信号が入力する、請求項１に記載の固体撮像素子。
3. 【請求項３】 前記固体撮像素子が、前記光電変換電荷
   転送手段と、前記水平電荷転送レジスタと、前記垂直転
   送電極とが形成された受光・電荷転送基板、ならびに前
   記電荷検出部と、前記出力増幅器と、垂直および水平駆
   動パルスを発生する駆動回路とが形成されたモジュール
   基板とで構成され、前記受光・電荷転送基板と前記モジ
   ュール基板とが、それぞれに設けられたボンディングパ
   ッドをボンディングワイヤで接続することによって電気
   的に接続される、請求項１または請求項２に記載の固体
   撮像素子。
4. 【請求項４】 前記固体撮像素子が、前記光電変換電荷
   転送手段と、前記水平電荷転送レジスタと、前記垂直転
   送電極とが形成された受光・電荷転送基板、ならびに前
   記電荷検出部と、前記出力増幅器と、垂直および水平駆
   動パルスを発生する駆動回路とが形成されたモジュール
   基板とで構成され、前記受光・電荷転送基板と前記モジ
   ュール基板とが、それぞれに設けられたバンプを直接接
   続することによって電気的に接続される、請求項１また
   は請求項２に記載の固体撮像素子。
5. 【請求項５】 前記光電変換電荷転送手段と、前記水平
   電荷転送レジスタと、前記垂直転送電極と、前記電荷検
   出部と、前記出力増幅器と、垂直および水平駆動パルス
   を発生する駆動回路とが同一基板上に形成された、請求
   項１または請求項２に記載の固体撮像素子。