JP3024346B2 - 圧縮器のｄｃ制御用回路 - Google Patents
圧縮器のｄｃ制御用回路Info
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- JP3024346B2 JP3024346B2 JP4046412A JP4641292A JP3024346B2 JP 3024346 B2 JP3024346 B2 JP 3024346B2 JP 4046412 A JP4046412 A JP 4046412A JP 4641292 A JP4641292 A JP 4641292A JP 3024346 B2 JP3024346 B2 JP 3024346B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/06—Volume compression or expansion in amplifiers having semiconductor devices
- H03G7/08—Volume compression or expansion in amplifiers having semiconductor devices incorporating negative feedback
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は圧伸器、例えば圧縮器の
ＤＣバイアス制御を行う回路に関する。
ＤＣバイアス制御を行う回路に関する。
【０００２】
【従来の技術】圧伸は、ノイズのある送信媒体を信号が
通過するシステムにおいて、Ｓ／Ｎ比の改善を行うため
に広く使用されている技術である。動的範囲が限定され
ているチャネルを通って大きな動的範囲を有する信号を
送信しようとする場合に、圧伸を使用する。圧伸のプロ
セスは、これにより大きな動的範囲を有するデータを先
ず「圧縮し」て高い電圧の信号を減衰し、低い電圧の信
号を増幅する方法である。このように圧縮された動的範
囲に制限のある信号は、次に通常チャネルを通って送信
される。受信すると、このデータは「伸張され」、これ
により高い電圧の信号を増幅すると共に低い電圧の信号
を減衰する。
通過するシステムにおいて、Ｓ／Ｎ比の改善を行うため
に広く使用されている技術である。動的範囲が限定され
ているチャネルを通って大きな動的範囲を有する信号を
送信しようとする場合に、圧伸を使用する。圧伸のプロ
セスは、これにより大きな動的範囲を有するデータを先
ず「圧縮し」て高い電圧の信号を減衰し、低い電圧の信
号を増幅する方法である。このように圧縮された動的範
囲に制限のある信号は、次に通常チャネルを通って送信
される。受信すると、このデータは「伸張され」、これ
により高い電圧の信号を増幅すると共に低い電圧の信号
を減衰する。
【０００３】圧伸器の基本的なビルディング・ブロック
は、オペアンプ、整流および平均化回路、および可変ゲ
イン段である。オペアンプは一般的に負のフィードバッ
ク・モードで接続され、これにより整流および平均化回
路と可変ゲイン段は、圧縮器用のフィードバック・ルー
プ内に構成されるか、または伸張器用のオペアンプの反
転入力に接続される。
は、オペアンプ、整流および平均化回路、および可変ゲ
イン段である。オペアンプは一般的に負のフィードバッ
ク・モードで接続され、これにより整流および平均化回
路と可変ゲイン段は、圧縮器用のフィードバック・ルー
プ内に構成されるか、または伸張器用のオペアンプの反
転入力に接続される。
【０００４】整流および平均化回路は、伸張器の入力信
号の整流または圧縮器の出力信号の整流を実行し、次に
整流された信号を平均化してＤＣ信号を得るが、このＤ
Ｃ信号は、それぞれ伸張器または圧縮器の入力信号また
は出力信号の平均水準に比例する。このＤＣ信号は次に
可変ゲイン段に供給され、この可変ゲイン段によって圧
伸器のゲイン全体が決定される。更に、圧縮器と伸張器
のゲインは一般的に相補関係にあり、ここで圧縮器の出
力は入力信号の平方根の関数であり、一方伸張器の出力
は入力信号の二乗の関数である。
号の整流または圧縮器の出力信号の整流を実行し、次に
整流された信号を平均化してＤＣ信号を得るが、このＤ
Ｃ信号は、それぞれ伸張器または圧縮器の入力信号また
は出力信号の平均水準に比例する。このＤＣ信号は次に
可変ゲイン段に供給され、この可変ゲイン段によって圧
伸器のゲイン全体が決定される。更に、圧縮器と伸張器
のゲインは一般的に相補関係にあり、ここで圧縮器の出
力は入力信号の平方根の関数であり、一方伸張器の出力
は入力信号の二乗の関数である。
【０００５】
【発明が解決しようとする課題】圧縮器に対して、可変
抵抗をフィードバック経路内で使用し、この可変抵抗
は、入力信号が存在しない場合には、一般的に無限大で
ある。その結果、入力信号が存在しない場合に圧縮器を
適切にバイアスするためには別のＤＣフィードバック経
路が必要である。
抵抗をフィードバック経路内で使用し、この可変抵抗
は、入力信号が存在しない場合には、一般的に無限大で
ある。その結果、入力信号が存在しない場合に圧縮器を
適切にバイアスするためには別のＤＣフィードバック経
路が必要である。
【０００６】入力信号が存在しない場合に圧縮器をバイ
アスする１つのアプローチは、ＩＥＥＥ ＪＳＳＣ 第
ｓｃ−１１巻の「モノリシック・アナログ圧伸器」とい
う表題のクレーグＣ．トッドの論文に記載されている。
特に、この主題の圧伸器は外部抵抗と外部コンデンサに
よって構成される別のＤＣフィードバック経路を有して
いる。しかし、これらの３つの追加部品を必要とする以
外に２本の別のピンがまた必要であり、これらのピン
は、８ピンの集積回路または全てのピンによって制限さ
れる用途には適当でない可能性がある。
アスする１つのアプローチは、ＩＥＥＥ ＪＳＳＣ 第
ｓｃ−１１巻の「モノリシック・アナログ圧伸器」とい
う表題のクレーグＣ．トッドの論文に記載されている。
特に、この主題の圧伸器は外部抵抗と外部コンデンサに
よって構成される別のＤＣフィードバック経路を有して
いる。しかし、これらの３つの追加部品を必要とする以
外に２本の別のピンがまた必要であり、これらのピン
は、８ピンの集積回路または全てのピンによって制限さ
れる用途には適当でない可能性がある。
【０００７】したがって、入力信号が存在しない場合に
圧縮器のＤＣバイアス制御を行い、しかも必要な外部部
品とピンの数を最小にする回路に対する必要性が存在し
ている。
圧縮器のＤＣバイアス制御を行い、しかも必要な外部部
品とピンの数を最小にする回路に対する必要性が存在し
ている。
【０００８】
【課題を解決するための手段】簡単に説明すれば、、入
力に加えられた入力信号に応答して出力に出力信号を発
生する回路が提供され、前記回路は、第１および第２入
力と出力を有するオペアンプ回路であって、前記第１入
力はバイアス電圧を受け取るように結合され、前記第２
入力は前記回路の前記入力に結合され、前記オペアンプ
回路の前記出力は前記回路の出力に結合される前記オペ
アンプ回路、前記出力信号に応答して整流および平均化
回路の出力にＤＣ信号を発生し、前記回路の前記出力に
結合された入力を有する前記整流および平均化回路、前
記整流および平均化回路の前記ＤＣ信号に応答して可変
ゲイン回路のゲインを調整する前記可変ゲイン回路であ
って、前記回路の前記出力に結合された入力と前記オペ
アンプ回路の前記第２入力に結合された出力を有する可
変ゲイン回路、および前記整流および平均化回路と前記
可変ゲイン回路に結合され、前記入力信号が実質的にゼ
ロに等しい場合、前記可変ゲイン回路にＤＣバイアス電
流を供給するバイアス回路にょって構成され本発明の利
点は、圧縮器に対する入力信号が実質的にゼロに等しい
場合、圧縮器回路に対してＤＣバイアス電流を供給する
ことである。本発明の利点は、また外部の構成部品を最
小にして、圧縮器回路の出力からこの圧縮器回路の入力
に対してＤＣフィードバック経路を設けることである。
力に加えられた入力信号に応答して出力に出力信号を発
生する回路が提供され、前記回路は、第１および第２入
力と出力を有するオペアンプ回路であって、前記第１入
力はバイアス電圧を受け取るように結合され、前記第２
入力は前記回路の前記入力に結合され、前記オペアンプ
回路の前記出力は前記回路の出力に結合される前記オペ
アンプ回路、前記出力信号に応答して整流および平均化
回路の出力にＤＣ信号を発生し、前記回路の前記出力に
結合された入力を有する前記整流および平均化回路、前
記整流および平均化回路の前記ＤＣ信号に応答して可変
ゲイン回路のゲインを調整する前記可変ゲイン回路であ
って、前記回路の前記出力に結合された入力と前記オペ
アンプ回路の前記第２入力に結合された出力を有する可
変ゲイン回路、および前記整流および平均化回路と前記
可変ゲイン回路に結合され、前記入力信号が実質的にゼ
ロに等しい場合、前記可変ゲイン回路にＤＣバイアス電
流を供給するバイアス回路にょって構成され本発明の利
点は、圧縮器に対する入力信号が実質的にゼロに等しい
場合、圧縮器回路に対してＤＣバイアス電流を供給する
ことである。本発明の利点は、また外部の構成部品を最
小にして、圧縮器回路の出力からこの圧縮器回路の入力
に対してＤＣフィードバック経路を設けることである。
【０００９】本発明の上記およびその他の特徴と利点
は、添付図面と組み合わせて下記の詳細な説明からより
よく理解することができる。
は、添付図面と組み合わせて下記の詳細な説明からより
よく理解することができる。
【００１０】
【実施例】図１は圧縮器回路１０を示す詳細な概略図で
あり、この圧縮器回路１０は、整流および平均化回路１
２，可変ゲイン段１３，オペアンプ１４，抵抗１１（Ｒ
IN），１５（Ｒ１），１６（Ｒ２），バイアス回路１７
によって構成される。
あり、この圧縮器回路１０は、整流および平均化回路１
２，可変ゲイン段１３，オペアンプ１４，抵抗１１（Ｒ
IN），１５（Ｒ１），１６（Ｒ２），バイアス回路１７
によって構成される。
【００１１】整流および平均化回路１２はネガテイブ・
フィードバック・モードで構成されたオペアンプ２８を
有し、このオペアンプ２８はバイアス電圧ＶBに結合さ
れた非反転入力と抵抗１５（Ｒ１）を介して回路のノー
ド１９に結合された反転入力を有し、ここで回路のノー
ド１９は整流および平均化回路１２の入力である。オペ
アンプ２８の反転入力は、またトランジスタ２０のエミ
ッタ，トランジスタ２１のベース，およびダイオード２
２のアノードに結合される。オペアンプ２８の出力は、
トランジスタ２０のベース，トランジスタ２１のエミッ
タ，およびダイオード２２のカソードに結合される。ダ
イオード２２は、理解できるようにそのベースとコレク
タを共に短絡させたトランジスタによって形成すること
ができる。トランジスタ２０のコレクタは、トランジス
タ２１のコレクタとダイオード結合トランジスタ２３の
ベースとコレクタに結合される。トランジスタ２３，２
４のエミッタは第１供給電圧端子に結合され、これに対
して電位ＶCCが供給される。トランジスタ２４は、また
トランジスタ２３のベースに結合されたベースとコンデ
ンサ２５を介してアースの基準電位に戻るエミッタを有
している。トランジスタ２３，２４はカレント・ミラー
を形成し、このカレント・ミラーは、トランジスタ２３
のコレクタの入力とトランジスタ２４のコレクタの出力
を有している。トランジスタ２４のコレクタは、抵抗２
６を介して回路のノード３１に更に結合される。オペア
ンプ２７は、バイアス電圧ＶB に結合された非反転端
子、およびトランジスタ３３のベースに結合された出力
を有する。オペアンプ２７の反転端子は回路のノード３
１とトランジスタ３３のエミッタに結合される。トラン
ジスタ３３のコレクタは、トランジスタ３４のベースと
コレクタに結合される。トランジスタ３４，３５のエミ
ッタはアース基準電位に戻される。トランジスタ３５の
ベースはトランジスタ３４のベースに結合され、トラン
ジスタ３５のコレクタは回路のノード１８に結合され、
ここで回路のノード１８は、整流および平均化回路１２
の出力である。トランジスタ３４，３５はカレント・ミ
ラーを形成し、このカレント・ミラーは、電流ＩG ／４
を受け取るためのトランジスタ３４のコレクタにおける
入力と整流電流ＩRECを供給するためのトランジスタ３
５のコレクタにおける出力を有する。更に、コンデンサ
２５と抵抗２６は平均化回路によって構成され、この平
均化回路は、トランジスタ２４のコレクタの出力に現れ
るＡＣ信号を平均化すると共に入力電圧ＶINと比例する
ＩG ／４のＤＣ平均電流信号を発生させる。
フィードバック・モードで構成されたオペアンプ２８を
有し、このオペアンプ２８はバイアス電圧ＶBに結合さ
れた非反転入力と抵抗１５（Ｒ１）を介して回路のノー
ド１９に結合された反転入力を有し、ここで回路のノー
ド１９は整流および平均化回路１２の入力である。オペ
アンプ２８の反転入力は、またトランジスタ２０のエミ
ッタ，トランジスタ２１のベース，およびダイオード２
２のアノードに結合される。オペアンプ２８の出力は、
トランジスタ２０のベース，トランジスタ２１のエミッ
タ，およびダイオード２２のカソードに結合される。ダ
イオード２２は、理解できるようにそのベースとコレク
タを共に短絡させたトランジスタによって形成すること
ができる。トランジスタ２０のコレクタは、トランジス
タ２１のコレクタとダイオード結合トランジスタ２３の
ベースとコレクタに結合される。トランジスタ２３，２
４のエミッタは第１供給電圧端子に結合され、これに対
して電位ＶCCが供給される。トランジスタ２４は、また
トランジスタ２３のベースに結合されたベースとコンデ
ンサ２５を介してアースの基準電位に戻るエミッタを有
している。トランジスタ２３，２４はカレント・ミラー
を形成し、このカレント・ミラーは、トランジスタ２３
のコレクタの入力とトランジスタ２４のコレクタの出力
を有している。トランジスタ２４のコレクタは、抵抗２
６を介して回路のノード３１に更に結合される。オペア
ンプ２７は、バイアス電圧ＶB に結合された非反転端
子、およびトランジスタ３３のベースに結合された出力
を有する。オペアンプ２７の反転端子は回路のノード３
１とトランジスタ３３のエミッタに結合される。トラン
ジスタ３３のコレクタは、トランジスタ３４のベースと
コレクタに結合される。トランジスタ３４，３５のエミ
ッタはアース基準電位に戻される。トランジスタ３５の
ベースはトランジスタ３４のベースに結合され、トラン
ジスタ３５のコレクタは回路のノード１８に結合され、
ここで回路のノード１８は、整流および平均化回路１２
の出力である。トランジスタ３４，３５はカレント・ミ
ラーを形成し、このカレント・ミラーは、電流ＩG ／４
を受け取るためのトランジスタ３４のコレクタにおける
入力と整流電流ＩRECを供給するためのトランジスタ３
５のコレクタにおける出力を有する。更に、コンデンサ
２５と抵抗２６は平均化回路によって構成され、この平
均化回路は、トランジスタ２４のコレクタの出力に現れ
るＡＣ信号を平均化すると共に入力電圧ＶINと比例する
ＩG ／４のＤＣ平均電流信号を発生させる。
【００１２】可変ゲイン段１３は、バイアス電圧ＶB に
結合された非反転入力とトランジスタ４２，４４のベー
スに結合された出力を有するオペアンプ４０を有する。
オペアンプ４０の反転入力は、電流ソース４６を介して
動作電位Ｖccに結合される。オペアンプ４０の反転入力
は、トランジスタ４８のベースとコレクタおよび抵抗１
６（Ｒ２）を介して回路のノード１９にまた結合され
る。トランジスタ４２，４８のエミッタは電流ソース５
０を介してアース基準電位に戻される。トランジスタ４
２は動作電位ＶCCに結合されたコレクタを有する。トラ
ンジスタ４４は、トランジスタ５２のコレクタとオペア
ンプ１４の反転入力に結合されたコレクタを有する。ト
ランジスタ５２のベースは、トランジスタ５４のベース
とコレクタに結合されると共にトランジスタ５６のコレ
クタに結合される。トランジスタ５２，５４のエミッタ
は動作電位Ｖccに結合され、トランジスタ５６のベース
はバイアス電圧ＶB に結合される。トランジスタ４４，
５６のエミッタは回路のノード１８に結合される。
結合された非反転入力とトランジスタ４２，４４のベー
スに結合された出力を有するオペアンプ４０を有する。
オペアンプ４０の反転入力は、電流ソース４６を介して
動作電位Ｖccに結合される。オペアンプ４０の反転入力
は、トランジスタ４８のベースとコレクタおよび抵抗１
６（Ｒ２）を介して回路のノード１９にまた結合され
る。トランジスタ４２，４８のエミッタは電流ソース５
０を介してアース基準電位に戻される。トランジスタ４
２は動作電位ＶCCに結合されたコレクタを有する。トラ
ンジスタ４４は、トランジスタ５２のコレクタとオペア
ンプ１４の反転入力に結合されたコレクタを有する。ト
ランジスタ５２のベースは、トランジスタ５４のベース
とコレクタに結合されると共にトランジスタ５６のコレ
クタに結合される。トランジスタ５２，５４のエミッタ
は動作電位Ｖccに結合され、トランジスタ５６のベース
はバイアス電圧ＶB に結合される。トランジスタ４４，
５６のエミッタは回路のノード１８に結合される。
【００１３】バイアス回路１７は電流ソース６０を有
し、この電流ソース６０は、電流ＩDCを供給すると共に
動作電位ＶCCとトランジスタ６２のベースとコレクタの
間に結合される。トランジスタ６２のベースは、トラン
ジスタ６４，６６のベースにまた結合される。トランジ
スタ６２，６４，６６のエミッタは全てアース基準電位
に戻される。トランジスタ６４のコレクタは回路のノー
ド１８に結合され、一方トランジスタ６６のコレクタは
整流および平均化回路１２のトランジスタ３４，３５の
ベースに結合される。
し、この電流ソース６０は、電流ＩDCを供給すると共に
動作電位ＶCCとトランジスタ６２のベースとコレクタの
間に結合される。トランジスタ６２のベースは、トラン
ジスタ６４，６６のベースにまた結合される。トランジ
スタ６２，６４，６６のエミッタは全てアース基準電位
に戻される。トランジスタ６４のコレクタは回路のノー
ド１８に結合され、一方トランジスタ６６のコレクタは
整流および平均化回路１２のトランジスタ３４，３５の
ベースに結合される。
【００１４】更に、圧縮器回路１０はオペアンプ１４の
反転入力と入力電圧信号ＶINが供給される入力端子７２
の間に結合された抵抗１１（ＲIN）を有する。更に、オ
ペアンプ１４の出力は、回路のノード１９と電圧信号Ｖ
OUT が発生する出力端子７４にフィードバックされる。
反転入力と入力電圧信号ＶINが供給される入力端子７２
の間に結合された抵抗１１（ＲIN）を有する。更に、オ
ペアンプ１４の出力は、回路のノード１９と電圧信号Ｖ
OUT が発生する出力端子７４にフィードバックされる。
【００１５】動作上、圧縮器回路１０は可変ゲイン増幅
器であり、この可変ゲイン増幅器は、理解できるよう
に、電圧入力信号ＶINが減少すると、増加するゲインを
発生する。例えば、１００ｄＢの動的範囲を有してる。
すなわち０ｄＢＶないし−１００ｄＢＶまでの範囲を有
している入力信号は２：１の圧縮を受け、これによって
入力の振幅が２ｄＢ変化する毎に、出力の振幅は１ｄＢ
の変化を受けるように圧縮され、その結果、出力信号は
５０ｄＢの動的範囲すなわち−１０ｄＢＶないし−６０
ｄＢＶを有するに過ぎない。要約すれば、入力信号の水
準が増加すると、圧縮器回路１０のゲイン全体が減少
し、これにより入力の動的範囲の信号をより小さな動的
範囲の出力信号に圧縮する。
器であり、この可変ゲイン増幅器は、理解できるよう
に、電圧入力信号ＶINが減少すると、増加するゲインを
発生する。例えば、１００ｄＢの動的範囲を有してる。
すなわち０ｄＢＶないし−１００ｄＢＶまでの範囲を有
している入力信号は２：１の圧縮を受け、これによって
入力の振幅が２ｄＢ変化する毎に、出力の振幅は１ｄＢ
の変化を受けるように圧縮され、その結果、出力信号は
５０ｄＢの動的範囲すなわち−１０ｄＢＶないし−６０
ｄＢＶを有するに過ぎない。要約すれば、入力信号の水
準が増加すると、圧縮器回路１０のゲイン全体が減少
し、これにより入力の動的範囲の信号をより小さな動的
範囲の出力信号に圧縮する。
【００１６】整流および平均化回路１２の動作は、１９
９１年４月３０日に付与された「全波整流器／平均化回
路」という名称の米国特許第５，０１２，１３９号で十
分説明されており、この米国特許はここに参照として含
まれている。簡単に説明すれば、整流および平均化回路
１２はその入力（回路のノード１９）で電圧信号を受
け、ＤＣ電流、ＩREC を発生し、このＤＣ電流を使用し
て可変ゲイン段１３のゲインを設定する。トランジスタ
３４，３５によって構成されるカレント・ミラーは、例
えば、出力電流（ＩREC ）が入力電流（ＩG ／４）の４
倍であるような、４の電流利得を発生するように設計さ
れる。
９１年４月３０日に付与された「全波整流器／平均化回
路」という名称の米国特許第５，０１２，１３９号で十
分説明されており、この米国特許はここに参照として含
まれている。簡単に説明すれば、整流および平均化回路
１２はその入力（回路のノード１９）で電圧信号を受
け、ＤＣ電流、ＩREC を発生し、このＤＣ電流を使用し
て可変ゲイン段１３のゲインを設定する。トランジスタ
３４，３５によって構成されるカレント・ミラーは、例
えば、出力電流（ＩREC ）が入力電流（ＩG ／４）の４
倍であるような、４の電流利得を発生するように設計さ
れる。
【００１７】可変ゲイン段１３は、抵抗Ｒ２を介してト
ランジスタ４８のベースで信号ＶOUT を受け取る。定常
状態の条件では、トランジスタ４２，４８は実質的にＩ
REF／２に等しい電流を導通するが、この理由は、電流
ソース５０の電流ＩREF がトランジスタ４２，４８を介
して分周されているからである。更に、電流ソース４６
は、電流ＩREF ／２に実質的に等しい電流Ｉ1 を発生す
る。更に、トランジスタ４４，５６はＩG ／２と実質的
に等しい電流を導通するが、ここで電流ＩG は整流およ
び平均化回路１２によって発生される。電圧ＶOUT が増
加するにしたがって、トランジスタ４８はトランジスタ
４２よりも多くの電流を導通し、オペアンプ４０はトラ
ンジスタ４２，４４のベースの電圧の減少に応答してト
ランジスタ４８のベースの電圧の増加を補償する。その
結果、トランジスタ５６のベースの電圧は増加し、これ
によってトランジスタ５６を通る電流を増加させる。ト
ランジスタ５６のこの増加したコレクタ電流は、トラン
ジスタ５４，５２を介して実質的に反射され、オペアン
プ１４の反転入力に供給される。
ランジスタ４８のベースで信号ＶOUT を受け取る。定常
状態の条件では、トランジスタ４２，４８は実質的にＩ
REF／２に等しい電流を導通するが、この理由は、電流
ソース５０の電流ＩREF がトランジスタ４２，４８を介
して分周されているからである。更に、電流ソース４６
は、電流ＩREF ／２に実質的に等しい電流Ｉ1 を発生す
る。更に、トランジスタ４４，５６はＩG ／２と実質的
に等しい電流を導通するが、ここで電流ＩG は整流およ
び平均化回路１２によって発生される。電圧ＶOUT が増
加するにしたがって、トランジスタ４８はトランジスタ
４２よりも多くの電流を導通し、オペアンプ４０はトラ
ンジスタ４２，４４のベースの電圧の減少に応答してト
ランジスタ４８のベースの電圧の増加を補償する。その
結果、トランジスタ５６のベースの電圧は増加し、これ
によってトランジスタ５６を通る電流を増加させる。ト
ランジスタ５６のこの増加したコレクタ電流は、トラン
ジスタ５４，５２を介して実質的に反射され、オペアン
プ１４の反転入力に供給される。
【００１８】電圧ＶINが実質的にゼロに等しいと、すな
わち、入力信号が存在しないと、オペアンプ１４の出力
からこのオペアンプ１４の反転入力に対してＤＣフィー
ドバック経路が存在しない。その結果、電流ＩG ／４は
実質的にゼロに等しく、トランジスタ３４は非動作状態
にある。更に、トランジスタ３５に対して反射するべき
入力電流が存在せず、したがって、トランジスタ３５も
また非動作状態にある。したがって、代表的な圧縮器の
場合、電流ＩG とＩREC は実質的にゼロに等しく、した
がって、可変ゲイン段１３はもはやバイアスされない。
しかし、本発明はバイアス回路１７によって構成され、
このバイアス回路１７は電流ミラー回路を有し、この電
流ミラー回路は、トランジスタ６２のコレクタに電流ソ
ース６０からの電流ＩDCを受ける入力を有すると共にト
ランジスタ６４のコレクタに可変ゲイン段１３に対して
電流ＩDCを供給する第１出力を有している。更に、この
カレント・ミラー回路は、トランジスタ６６のコレクタ
に電流ＩDC／４を発生する第２出力を有し、ここでトラ
ンジスタ６６，６２の間の電流利得は、例えば、４であ
る。バイアス回路１７は可変ゲイン段１３に一定のバイ
アス電流、ＩDCを供給し、その結果、入力信号が存在し
ないと、電流ＩDCによって可変ゲイン段１３がバイアス
される。したがって、入力信号が存在しないと、電流Ｉ
G は電流ＩDCと実質的に等しく、したがって、可変ゲイ
ン段１３に対して適切なバイアスを供給する。電流ＩDC
／４はトランジスタ３５のベースから引き出され、これ
により、トランジスタ３５が非動作状態になり電流ＩDC
が全て可変ゲイン段１３をバイアスすることが保証され
る。
わち、入力信号が存在しないと、オペアンプ１４の出力
からこのオペアンプ１４の反転入力に対してＤＣフィー
ドバック経路が存在しない。その結果、電流ＩG ／４は
実質的にゼロに等しく、トランジスタ３４は非動作状態
にある。更に、トランジスタ３５に対して反射するべき
入力電流が存在せず、したがって、トランジスタ３５も
また非動作状態にある。したがって、代表的な圧縮器の
場合、電流ＩG とＩREC は実質的にゼロに等しく、した
がって、可変ゲイン段１３はもはやバイアスされない。
しかし、本発明はバイアス回路１７によって構成され、
このバイアス回路１７は電流ミラー回路を有し、この電
流ミラー回路は、トランジスタ６２のコレクタに電流ソ
ース６０からの電流ＩDCを受ける入力を有すると共にト
ランジスタ６４のコレクタに可変ゲイン段１３に対して
電流ＩDCを供給する第１出力を有している。更に、この
カレント・ミラー回路は、トランジスタ６６のコレクタ
に電流ＩDC／４を発生する第２出力を有し、ここでトラ
ンジスタ６６，６２の間の電流利得は、例えば、４であ
る。バイアス回路１７は可変ゲイン段１３に一定のバイ
アス電流、ＩDCを供給し、その結果、入力信号が存在し
ないと、電流ＩDCによって可変ゲイン段１３がバイアス
される。したがって、入力信号が存在しないと、電流Ｉ
G は電流ＩDCと実質的に等しく、したがって、可変ゲイ
ン段１３に対して適切なバイアスを供給する。電流ＩDC
／４はトランジスタ３５のベースから引き出され、これ
により、トランジスタ３５が非動作状態になり電流ＩDC
が全て可変ゲイン段１３をバイアスすることが保証され
る。
【００１９】一方、電圧ＶINがゼロと等しくないと、す
なわち、入力信号が存在すると、電流ＩDCは電流ＩG に
対してエラー電流を供給しないことを認識しなければな
らない。これは、回路のノード１８における電流をまず
合計することにょって示すことができる。
なわち、入力信号が存在すると、電流ＩDCは電流ＩG に
対してエラー電流を供給しないことを認識しなければな
らない。これは、回路のノード１８における電流をまず
合計することにょって示すことができる。
【００２０】 ＩG ＝ＩDC＋ＩREC （１） 更に、例えば、トランジスタ３４に流れ込む電流の４倍
である電流ＩREC は下記のように表現することができ
る。
である電流ＩREC は下記のように表現することができ
る。
【００２１】 ＩREC ＝４ｘ（ＩG ／４−ＩDC／４）＝ＩG −ＩDC （２） 等式２のＩREC を等式１に代入すると、ＩG ＝ＩG を得
る。したがって、入力信号が存在すると、バイアス電流
ＩDCは電流ＩG の値に影響を及ぼさない。直感的に、電
流ＩDC／４はトランジスタ３４のコレクタから引き出さ
れ、電流ＩDCはトランジスタ３５のコレクタから引き出
されるので、カレント・ミラー（トランジスタ３４，３
５およびトランジスタ６２，６６）が適切な電流利得を
有すると、電流ＩDCは電流ＩG から相殺される。４のカ
レント・ミラーの利得を上の説明で使用したが、この４
に制約されることを意図するものではない。しかし、ト
ランジスタ３４，３５の間の電流利得はトランジスタ６
６，６２（または６４）の間の電流利得と実質的に等し
くなければならず、その結果、エラー電流は電流ＩGに
加えられないことを認識しなければならない。
る。したがって、入力信号が存在すると、バイアス電流
ＩDCは電流ＩG の値に影響を及ぼさない。直感的に、電
流ＩDC／４はトランジスタ３４のコレクタから引き出さ
れ、電流ＩDCはトランジスタ３５のコレクタから引き出
されるので、カレント・ミラー（トランジスタ３４，３
５およびトランジスタ６２，６６）が適切な電流利得を
有すると、電流ＩDCは電流ＩG から相殺される。４のカ
レント・ミラーの利得を上の説明で使用したが、この４
に制約されることを意図するものではない。しかし、ト
ランジスタ３４，３５の間の電流利得はトランジスタ６
６，６２（または６４）の間の電流利得と実質的に等し
くなければならず、その結果、エラー電流は電流ＩGに
加えられないことを認識しなければならない。
【００２２】
【発明の効果】要約すれば、バイアス回路１７は電流Ｉ
DCを発生し、その結果、入力信号が存在しないと、電流
ＩDCは可変ゲイン段１３をバイアスし、これによってオ
ペアンプ１４の出力からこのオペアンプ１４の反転入力
にＤＣフィードバック経路を設ける。しかし、入力信号
が存在すると、電流ＩDCは可変ゲイン段１３のバイアス
に影響を与えない。
DCを発生し、その結果、入力信号が存在しないと、電流
ＩDCは可変ゲイン段１３をバイアスし、これによってオ
ペアンプ１４の出力からこのオペアンプ１４の反転入力
にＤＣフィードバック経路を設ける。しかし、入力信号
が存在すると、電流ＩDCは可変ゲイン段１３のバイアス
に影響を与えない。
【００２３】必要な外部構成部品とピンの数を最小にし
ながら、入力信号が存在しない場合に圧縮器のＤＣバイ
アス制御を行う新規な回路が提供されていることを理解
しなければならない。更に、この新規な回路は、入力信
号が存在する場合には、可変ゲイン段１３のバイアスに
影響を与えない。
ながら、入力信号が存在しない場合に圧縮器のＤＣバイ
アス制御を行う新規な回路が提供されていることを理解
しなければならない。更に、この新規な回路は、入力信
号が存在する場合には、可変ゲイン段１３のバイアスに
影響を与えない。
【図１】本発明による圧縮器回路を示す詳細な概略図で
ある。
ある。
１０ 圧縮器回路 １２ 整流および平均化回路 １３ 可変ゲイン回路 １４ オペアンプ回路 １７ バイアス回路 ７２ 入力 ７４ 出力
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−49356（ＪＰ，Ａ) 特公 昭58−31044（ＪＰ，Ｂ２) 米国特許4882761（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 11/00 H03F 3/343 H03G 7/00
Claims (3)
- 【請求項１】 入力（７２）に印加される入力信号に応
答して出力（７４）に出力信号をもたらす回路（１０）
であって； 第１入力、第２入力および出力を有するオペアンプ回路
（１４）であり、第１入力はバイアス電圧（ＶＢ）を受
けるように結合され、第２入力は本回路（１０）の入力
に結合され、該オペアンプ回路の出力は本回路（１０）
の出力に結合されるところの、オペアンプ回路（１
４）；整流・平均化回路（１２）であり、 前記出力信号に応答
して該整流・平均化回路の出力にＤＣ信号をもたらし、
本回路（１０）の出力に結合された入力を有する整流・
平均化回路（１２）； 前記整流・平均化回路の前記ＤＣ信号に応答する調整ゲ
インを有し、本回路の出力に結合された入力と、前記オ
ペアンプ回路の第２入力に結合された出力とを有する可
変ゲイン回路（１３）；ならびに前記整流・平均化回路
および前記可変ゲイン回路に結合され、前記入力信号が
実質的にゼロに等しい場合には前記可変ゲイン回路にＤ
Ｃバイアス電流を供給し、これにより前記可変ゲイン回
路の出力から前記オペアンプ回路の第２入力へのＤＣフ
ィードバック経路をもたらすバイアス回路（１７）であ
り、ゼロでない入力信号が存在する場合には前記ＤＣバ
イアス電流は差し引かれ殆ど影響を及ぼさないところ
の、前記バイアス回路（１７）； によって構成されることを特徴とする回路。 - 【請求項２】 前記バイアス回路が； 第１端子および第２端子を有する電流ソース（６０）で
あり、前記第１端子が第１電源端子に結合されるところ
の、電流ソース（６０）； コレクタ、ベース、エミッタを有する第１トランジスタ
（６２）であり、前記コレクタおよび前記ベースは前記
電流ソースの第２端子に結合され、前記エミッタは第２
電源端子に結合されるところの、第１トランジスタ（６
２）； コレクタ、ベース、エミッタを有する第２トランジスタ
（６４）であり、前記コレクタは前記可変ゲイン回路に
結合され、前記ベースは前記第１トランジスタのベース
に結合され、前記エミッタは前記第２電源端子に結合さ
れるところの、第２トランジスタ（６４）；ならびにコ
レクタ、ベース、エミッタを有する第３トランジスタ
（６６）であり、前記コレクタは前記整流・平均化回路
に結合され、前記ベースは前記第１トランジスタのベー
スに結合され、前記エミッタは前記第２電源端子に結合
されるところの、第３トランジスタ（６６）； によって構成されることを特徴とする請求項１記載の回
路。 - 【請求項３】 前記オペアンプ回路の第２入力と本回路
の入力との間に結合された入力抵抗（１１）；本 回路の出力と前記整流・平均化回路の入力との間に結
合された第１抵抗（１５）；ならびに 本回路の出力と前
記可変ゲイン回路の入力との間に結合された第２抵抗
（１６）； を更に有することを特徴とする請求項２記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US650150 | 1984-09-13 | ||
| US07/650,150 US5079517A (en) | 1991-02-04 | 1991-02-04 | Circuit for DC control of a compressor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04336707A JPH04336707A (ja) | 1992-11-24 |
| JP3024346B2 true JP3024346B2 (ja) | 2000-03-21 |
Family
ID=24607692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046412A Expired - Fee Related JP3024346B2 (ja) | 1991-02-04 | 1992-02-03 | 圧縮器のｄｃ制御用回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5079517A (ja) |
| EP (1) | EP0498197B1 (ja) |
| JP (1) | JP3024346B2 (ja) |
| KR (1) | KR100202214B1 (ja) |
| DE (1) | DE69225011T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245299A (en) * | 1992-06-15 | 1993-09-14 | Motorola, Inc. | Compandor with DC-coupled compressor |
| KR950003285B1 (ko) * | 1993-03-25 | 1995-04-07 | 삼성전자 주식회사 | 압축기 |
| US5319704A (en) * | 1993-06-17 | 1994-06-07 | Exar Corporation | Control circuit for voltage controlled attenuator for speakerphones |
| US5838807A (en) * | 1995-10-19 | 1998-11-17 | Mitel Semiconductor, Inc. | Trimmable variable compression amplifier for hearing aid |
| US5808511A (en) * | 1996-08-09 | 1998-09-15 | Trw Inc. | Active feedback pre-distortion linearization |
| KR19990018189A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 폴디드 캐스 코드 연산 증폭기 회로 |
| US6784748B1 (en) * | 2000-02-24 | 2004-08-31 | Skyworks Solutions, Inc. | Power amplifying system with supply and bias enhancements |
| KR100813464B1 (ko) | 2006-11-24 | 2008-03-13 | (주)에프씨아이 | 저 전력 가변이득증폭기 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3919654A (en) * | 1974-08-14 | 1975-11-11 | Bell Telephone Labor Inc | Syllabic compandor |
| FR2618622B1 (fr) * | 1987-07-21 | 1994-05-20 | Thomson Semiconducteurs | Circuit compresseur de signal, en particulier pour appareil telephonique |
| US4882761A (en) * | 1988-02-23 | 1989-11-21 | Resound Corporation | Low voltage programmable compressor |
-
1991
- 1991-02-04 US US07/650,150 patent/US5079517A/en not_active Expired - Lifetime
-
1992
- 1992-01-20 EP EP92100828A patent/EP0498197B1/en not_active Expired - Lifetime
- 1992-01-20 DE DE69225011T patent/DE69225011T2/de not_active Expired - Fee Related
- 1992-01-30 KR KR1019920001380A patent/KR100202214B1/ko not_active IP Right Cessation
- 1992-02-03 JP JP4046412A patent/JP3024346B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04336707A (ja) | 1992-11-24 |
| EP0498197A2 (en) | 1992-08-12 |
| EP0498197A3 (en) | 1993-06-09 |
| DE69225011T2 (de) | 1998-10-08 |
| DE69225011D1 (de) | 1998-05-14 |
| KR100202214B1 (ko) | 1999-06-15 |
| EP0498197B1 (en) | 1998-04-08 |
| US5079517A (en) | 1992-01-07 |
| KR920017380A (ko) | 1992-09-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
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