JP3019332B2 - ブライトコントロール回路 - Google Patents
ブライトコントロール回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CRTディスプレイやテレビジョン受像機等
のブライトコントロールを簡易に行うブライトコントロ
ール回路に関するものである。
のブライトコントロールを簡易に行うブライトコントロ
ール回路に関するものである。
［発明の概要］ 本発明は、CRTディスプレイやテレビジョン受像機等
のブライトコントロール回路において、 映像出力のドライブ段とCRTのカソード間を容量結合
とし、ドライブ段の前段においてブランキング期間の直
流レベルをフィードバックコントロールで安定に変化さ
せて、ドライブ段へ入力するペデスタルレベルを変化さ
せることなく、見かけ上カソードでのペデスタルレベル
を変化させることで、ブライトコントロールを行うこと
により、 映像出力のドライブ段の動作点を変化させず、かつ映
像のホワイトバランス等を変化させず、ブライトコント
ロールを簡易にかつ安価に行えるようにしたものであ
る。
のブライトコントロール回路において、 映像出力のドライブ段とCRTのカソード間を容量結合
とし、ドライブ段の前段においてブランキング期間の直
流レベルをフィードバックコントロールで安定に変化さ
せて、ドライブ段へ入力するペデスタルレベルを変化さ
せることなく、見かけ上カソードでのペデスタルレベル
を変化させることで、ブライトコントロールを行うこと
により、 映像出力のドライブ段の動作点を変化させず、かつ映
像のホワイトバランス等を変化させず、ブライトコント
ロールを簡易にかつ安価に行えるようにしたものであ
る。
［従来の技術］ 従来より、テレビジョン受像機やCRT（陰極線管）デ
ィスプレイ等では画像のブライトコントロール機能が付
加されている。ブライトコントロールを行うということ
は、CRTのカソードで見てペデスタルレベル（黒レベ
ル）をコントロールすることである。
ィスプレイ等では画像のブライトコントロール機能が付
加されている。ブライトコントロールを行うということ
は、CRTのカソードで見てペデスタルレベル（黒レベ
ル）をコントロールすることである。
第５図（ａ），（ｂ），（ｃ）は従来のブライトコン
トロール方式の説明図であり、それぞれ次のようにして
ブライトをコントロールしている。
トロール方式の説明図であり、それぞれ次のようにして
ブライトをコントロールしている。
（ａ）は、映像出力回路のプリドライバ101と映像出
力回路のドライバ102とCRT103のカソード103aを直結し
て動作させるタイプであり、プリドライバ101において
ペデスタルレベルをコントロールすることにより、カソ
ード103aでのペデスタルレベルを変化させてブライトを
コントロールする。
力回路のドライバ102とCRT103のカソード103aを直結し
て動作させるタイプであり、プリドライバ101において
ペデスタルレベルをコントロールすることにより、カソ
ード103aでのペデスタルレベルを変化させてブライトを
コントロールする。
（ｂ）は、プリドライバ101とドライバ102は直結する
が、ドライバ102とCRT103のカソード103a間は容量Ｃ結
合とし、カソード103aで最高電圧（ピーク）クランプを
行い、このクランプ電圧を変えることでブライトをコン
トロールする。
が、ドライバ102とCRT103のカソード103a間は容量Ｃ結
合とし、カソード103aで最高電圧（ピーク）クランプを
行い、このクランプ電圧を変えることでブライトをコン
トロールする。
（ｃ）は（ｂ）と同様にプリドライバ101とドライバ1
02を直結し、ドライバ102とCRT103のカソード103aを容
量Ｃ結合として、カソード103aで最高電圧クランプを行
うが、クランプ電圧は固定のままにして、（ａ）と同様
にプリドライバ101でペデスタルレベルをコントロール
することにより、ブライトをコントロールする。
02を直結し、ドライバ102とCRT103のカソード103aを容
量Ｃ結合として、カソード103aで最高電圧クランプを行
うが、クランプ電圧は固定のままにして、（ａ）と同様
にプリドライバ101でペデスタルレベルをコントロール
することにより、ブライトをコントロールする。
なお、第６図は、従来のブランキング回路の回路図で
あって、本発明に関連する従来技術を説明するためのも
のである。この従来例は、本出願人が先に特開昭62−11
6082号公報において開示したものである。108は入力信
号S101を入力端子T101へ送出する信号源であり、BL101,
BL102はブランキングパルス、Q104,Q105およびQ106,Q
107は差動増幅構成のpnpトランジスタ、Q108,Q109は差
動増幅構成のnpnトランジスタ、109は基準電源、110,11
1,112は電流源、L101は電源ライン、L102はアースライ
ンである。ブランキングパルスBL101は、ブランキング
期間において入力信号S101より低い電圧となりブランキ
ング期間以外の期間において入力信号S101より高い電圧
となる。また、ブランキングパルスBL102は、ブランキ
ング期間において基準電源109の電圧より高い電圧とな
り、ブランキング期間以外の期間において０〔Ｖ〕とな
る。
あって、本発明に関連する従来技術を説明するためのも
のである。この従来例は、本出願人が先に特開昭62−11
6082号公報において開示したものである。108は入力信
号S101を入力端子T101へ送出する信号源であり、BL101,
BL102はブランキングパルス、Q104,Q105およびQ106,Q
107は差動増幅構成のpnpトランジスタ、Q108,Q109は差
動増幅構成のnpnトランジスタ、109は基準電源、110,11
1,112は電流源、L101は電源ライン、L102はアースライ
ンである。ブランキングパルスBL101は、ブランキング
期間において入力信号S101より低い電圧となりブランキ
ング期間以外の期間において入力信号S101より高い電圧
となる。また、ブランキングパルスBL102は、ブランキ
ング期間において基準電源109の電圧より高い電圧とな
り、ブランキング期間以外の期間において０〔Ｖ〕とな
る。
以上の構成によって、入力信号S101は、トランジスタ
Q104,Q105によりブランキング期間のみ十分低い電圧に
クランプされる。一方、トランジスタQ109のベース電圧
は、トランジスタQ106,107によってブランキング期間の
み基準電源109に基づく電圧となり、ブランキング期間
以外の期間は十分に低い電圧となる。このようにして、
トランジスタQ108,109のエミッタ同士の接続点に設けた
出力端子T102に、ブランキング期間においてはトランジ
スタQ109がオンして基準電源109に基づくトランジスタ
のベース電圧で定まる所定電圧を、ブランキング期間以
外の期間においてはトランジスタQ108がオンして入力信
号S1に基づく電圧を出力している。
Q104,Q105によりブランキング期間のみ十分低い電圧に
クランプされる。一方、トランジスタQ109のベース電圧
は、トランジスタQ106,107によってブランキング期間の
み基準電源109に基づく電圧となり、ブランキング期間
以外の期間は十分に低い電圧となる。このようにして、
トランジスタQ108,109のエミッタ同士の接続点に設けた
出力端子T102に、ブランキング期間においてはトランジ
スタQ109がオンして基準電源109に基づくトランジスタ
のベース電圧で定まる所定電圧を、ブランキング期間以
外の期間においてはトランジスタQ108がオンして入力信
号S1に基づく電圧を出力している。
［発明が解決しようとする課題］ しかしながら、上記第５図に示す従来の技術における
（ａ），（ｃ）のブライトコントロール方式では、ドラ
イバ102とDC（直流）直結されているプリドライバ101に
おいてベデスタルレベルを変化させるため、ドライバ10
2のDC動作点が動いてしまう問題点がある。これは、ド
ライバ102において、プリドライバ101と直結で使うため
にその動作点をペデスタルレベルに設定してるためであ
り、ペデスタルレベルが動くと、ドライバ102を構成す
る素子の最適な動作点よりずれたところで動作すること
となる。従って、周波数特性が100MHzクラスと言うよう
な高解像度のディスプレイでは、周波数特性が悪くなる
などの問題が発生する。
（ａ），（ｃ）のブライトコントロール方式では、ドラ
イバ102とDC（直流）直結されているプリドライバ101に
おいてベデスタルレベルを変化させるため、ドライバ10
2のDC動作点が動いてしまう問題点がある。これは、ド
ライバ102において、プリドライバ101と直結で使うため
にその動作点をペデスタルレベルに設定してるためであ
り、ペデスタルレベルが動くと、ドライバ102を構成す
る素子の最適な動作点よりずれたところで動作すること
となる。従って、周波数特性が100MHzクラスと言うよう
な高解像度のディスプレイでは、周波数特性が悪くなる
などの問題が発生する。
また、（ｂ）のブライトコントロール方式では、カソ
ード103aのクランプ電圧を変化させてブライトコントロ
ールするので、カットオフ点がずれることになり、ホワ
イトバランス等の調整が狂ってしまう問題点がある。
ード103aのクランプ電圧を変化させてブライトコントロ
ールするので、カットオフ点がずれることになり、ホワ
イトバランス等の調整が狂ってしまう問題点がある。
なお、（ａ），（ｃ）のブライトコントロール方式で
はこのようなホワイトバランス等が狂う問題が生ずるこ
とはなく、（ｂ）のブライトコントロール方式では
（ａ），（ｃ）のブライトコントロール方式での上記問
題が生ずることはない。
はこのようなホワイトバランス等が狂う問題が生ずるこ
とはなく、（ｂ）のブライトコントロール方式では
（ａ），（ｃ）のブライトコントロール方式での上記問
題が生ずることはない。
本発明は、上記問題点を解決するために創案されたも
ので、映像出力のドライブ段の動作点を変化させずかつ
映像のホワイトバランス等を変化させずに、ブライトコ
ントロールを簡易かつ安価に行えるようにしたブライト
コントロール回路を提供することを目的とする。
ので、映像出力のドライブ段の動作点を変化させずかつ
映像のホワイトバランス等を変化させずに、ブライトコ
ントロールを簡易かつ安価に行えるようにしたブライト
コントロール回路を提供することを目的とする。
［課題を解決するための手段］ 上記の目的を達成するための本発明のブライトコント
ロール回路の構成は、 映像信号のペデスタルレベルをコントロールするプリ
ドライブ段と、該プリドライブ段からの映像信号をCRT
のカソードへの映像出力とするドライブ段と、を備える
ブライトコントロール回路において、 上記ドライブ段と上記CRTのカソードとの間を容量結
合として該カソードに入力される映像出力のブランキン
グ期間の電圧を所定の電圧にクランプし、 上記プリドライブ段に、該ドライブ段へ映像信号を出
力するバッファアンプと、該映像信号のブランキング期
間の直流レベルをブライトコントロールのために該映像
信号のフィードバックによるコントロールで変化させる
手段とを、設けたことを特徴とする。
ロール回路の構成は、 映像信号のペデスタルレベルをコントロールするプリ
ドライブ段と、該プリドライブ段からの映像信号をCRT
のカソードへの映像出力とするドライブ段と、を備える
ブライトコントロール回路において、 上記ドライブ段と上記CRTのカソードとの間を容量結
合として該カソードに入力される映像出力のブランキン
グ期間の電圧を所定の電圧にクランプし、 上記プリドライブ段に、該ドライブ段へ映像信号を出
力するバッファアンプと、該映像信号のブランキング期
間の直流レベルをブライトコントロールのために該映像
信号のフィードバックによるコントロールで変化させる
手段とを、設けたことを特徴とする。
［作用］ 本発明は、映像出力のドライブ段とCRTのカソード間
を容量結合とし、ドライブ段の前段においてブランキン
グ期間の直流レベルをフィードバックコントロールで安
定に変化させて、ドライブ段へ入力するペデスタルレベ
ルを変化させることなく、見かけ上カソードでのペデス
タルレベルを変化させることにより、ブライトコントロ
ールを行う。これによって、カソードのクランプ電圧は
固定として、ホワイトバランス等の変化を無くし、ドラ
イブ段への入力のペデスタルレベルを固定として、ドラ
イブ段の動作点の変動を無くす。
を容量結合とし、ドライブ段の前段においてブランキン
グ期間の直流レベルをフィードバックコントロールで安
定に変化させて、ドライブ段へ入力するペデスタルレベ
ルを変化させることなく、見かけ上カソードでのペデス
タルレベルを変化させることにより、ブライトコントロ
ールを行う。これによって、カソードのクランプ電圧は
固定として、ホワイトバランス等の変化を無くし、ドラ
イブ段への入力のペデスタルレベルを固定として、ドラ
イブ段の動作点の変動を無くす。
［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明のブライトコントロール回路の一実施
例を示す回路構成図、第２図は本発明を適用した映像出
力回路全体のブロック図である。まず、全体を説明す
る。第２図において、１はプリドライバ、２は映像出力
回路のドライブ手段であり反転アンプで構成したドライ
バ、３はCRT（陰極線管）であり、3aはそのCRT3のカソ
ード、C1は容量素子である。プリドライバ１とドライバ
２とはDC直結とし、ドライバ２とカソード3aは容量素子
C1により容量結合とする。本実施例では、カソード3aに
おいて固定の最高電圧クランプを行い、プリドライバ１
はペデスタルレベルの設定を行うペデスタルコントロー
ル回路と、ブランキングレベルを変化させる手段を有す
るブライトコントロール回路とを設ける。T4はブランキ
ングレベルコントロール端子、T6はペデスタルレベルコ
ントロール端子である。
例を示す回路構成図、第２図は本発明を適用した映像出
力回路全体のブロック図である。まず、全体を説明す
る。第２図において、１はプリドライバ、２は映像出力
回路のドライブ手段であり反転アンプで構成したドライ
バ、３はCRT（陰極線管）であり、3aはそのCRT3のカソ
ード、C1は容量素子である。プリドライバ１とドライバ
２とはDC直結とし、ドライバ２とカソード3aは容量素子
C1により容量結合とする。本実施例では、カソード3aに
おいて固定の最高電圧クランプを行い、プリドライバ１
はペデスタルレベルの設定を行うペデスタルコントロー
ル回路と、ブランキングレベルを変化させる手段を有す
るブライトコントロール回路とを設ける。T4はブランキ
ングレベルコントロール端子、T6はペデスタルレベルコ
ントロール端子である。
次に、そのブライトコントロール回路を説明する。第
１図は第２図におけるプリドライバ１の一部分を示して
おり、ペデスタルレベルを設定するペデスタルコントロ
ール回路部分は省略してある。ペデスタルレベルが設定
された入力信号S1は、図示しないローインピーダンスな
バッファアンプを介して入力端子T1へ接続される。BL1
はブランキング期間を示すブランキングパルスであり、
Q1はそのブランキングパルスBL1によりスイッチング回
路11を介してブランキング期間にオンに制御されるnpn
トランジスタである。12はブランキング期間のブランキ
ングレベルをコントロールすることによりブライトをコ
ントロールするブランキングレベルコントロールアンプ
であり、13はアウトプットバッファアンプである。入力
端子T1は、抵抗R1を介してトランジスタQ1のコレクタ
と、アウトプットバッファアンプ13の入力（トランジス
タQ3のベース）とに接続する。
１図は第２図におけるプリドライバ１の一部分を示して
おり、ペデスタルレベルを設定するペデスタルコントロ
ール回路部分は省略してある。ペデスタルレベルが設定
された入力信号S1は、図示しないローインピーダンスな
バッファアンプを介して入力端子T1へ接続される。BL1
はブランキング期間を示すブランキングパルスであり、
Q1はそのブランキングパルスBL1によりスイッチング回
路11を介してブランキング期間にオンに制御されるnpn
トランジスタである。12はブランキング期間のブランキ
ングレベルをコントロールすることによりブライトをコ
ントロールするブランキングレベルコントロールアンプ
であり、13はアウトプットバッファアンプである。入力
端子T1は、抵抗R1を介してトランジスタQ1のコレクタ
と、アウトプットバッファアンプ13の入力（トランジス
タQ3のベース）とに接続する。
ブランキングレベルコントロールアンプ12において、
12aはコントロール電圧源、12bはブランキングパルスBL
1でオンに制御されそのときの出力端子T2のブランキン
グレベルと端子T4に与えられるコントロール電圧源12a
のコントロール電圧との偏差を出力するオペアンプ、12
cはバッファアンプ、Q2はバッファアンプ12cの出力で駆
動されブランキングレベルを制御するpnpトランジスタ
である。オペアンプ12bの反転入力端子（−）は出力端
子T2に接続し、その非反転入力端子（＋）はコントロー
ル電圧源12aの＋側に接続する。オペアンプ12b力は、バ
ッファアンプ12cを介してトランジスタQ2のベースに接
続するとともに、応答遅れをカバーするために一端を電
源ラインに接続した50pF程度のコンデンサC2を接続す
る。トランジスタQ2のコレクタはアースラインに接続
し、そのエミッタは前述のトランジスタQ1のエミッタに
接続する。以上により、ブランキング期間になると、ア
ウトプットバッファアンプ13において、端子T2→オペア
ンプ12b→バッファアンプ12c→トランジスタQ2→トラン
ジスタQ1→トランジスタQ3のフィードバックループが形
成され、端子T4に与えられるコントロール電圧に等しく
なるように、アウトプットバッファアンプ13の出力にお
けるブランキングレベルがコントロールされる。このと
き、コンデンサC2はオペアンプ12bの出力をホールドし
てフィードバックの遅れをカバーし、高速応答の要求に
応える。
12aはコントロール電圧源、12bはブランキングパルスBL
1でオンに制御されそのときの出力端子T2のブランキン
グレベルと端子T4に与えられるコントロール電圧源12a
のコントロール電圧との偏差を出力するオペアンプ、12
cはバッファアンプ、Q2はバッファアンプ12cの出力で駆
動されブランキングレベルを制御するpnpトランジスタ
である。オペアンプ12bの反転入力端子（−）は出力端
子T2に接続し、その非反転入力端子（＋）はコントロー
ル電圧源12aの＋側に接続する。オペアンプ12b力は、バ
ッファアンプ12cを介してトランジスタQ2のベースに接
続するとともに、応答遅れをカバーするために一端を電
源ラインに接続した50pF程度のコンデンサC2を接続す
る。トランジスタQ2のコレクタはアースラインに接続
し、そのエミッタは前述のトランジスタQ1のエミッタに
接続する。以上により、ブランキング期間になると、ア
ウトプットバッファアンプ13において、端子T2→オペア
ンプ12b→バッファアンプ12c→トランジスタQ2→トラン
ジスタQ1→トランジスタQ3のフィードバックループが形
成され、端子T4に与えられるコントロール電圧に等しく
なるように、アウトプットバッファアンプ13の出力にお
けるブランキングレベルがコントロールされる。このと
き、コンデンサC2はオペアンプ12bの出力をホールドし
てフィードバックの遅れをカバーし、高速応答の要求に
応える。
アウトプットバッファアンプ13は、npnトランジスタQ
3,Q4,Q5と、pnpトランジスタQ6と、抵抗R2,R3と、電流
源I1,I2とでプッシュプルアンプ構成とする。トランジ
スタQ3,Q5の各コレクタは電源ラインに接続し、トラン
ジスタQ3のベースには一端を入力端子T1に接続した前述
の抵抗R1の他端を接続し、トランジスタQ3のエミッタは
トランジスタQ5のベースおよびトランジスタQ4のコレク
タに接続するとともに、直列接続の抵抗R2,R3,電流源I1
を介してアースラインへ接続する。トランジスタQ4のベ
ースは抵抗R2,R3同士の接続点に接続し、そのエミッタ
は抵抗R3と電流源I1の接続点およびトランジスタQ6のベ
ースに接続する。トランジスタQ6のコレクタはアースラ
インに接続し、そのエミッタは前述の出力端子T2に接続
する。電流源I2は、この出力端子T2とアースライン間に
接続する。
3,Q4,Q5と、pnpトランジスタQ6と、抵抗R2,R3と、電流
源I1,I2とでプッシュプルアンプ構成とする。トランジ
スタQ3,Q5の各コレクタは電源ラインに接続し、トラン
ジスタQ3のベースには一端を入力端子T1に接続した前述
の抵抗R1の他端を接続し、トランジスタQ3のエミッタは
トランジスタQ5のベースおよびトランジスタQ4のコレク
タに接続するとともに、直列接続の抵抗R2,R3,電流源I1
を介してアースラインへ接続する。トランジスタQ4のベ
ースは抵抗R2,R3同士の接続点に接続し、そのエミッタ
は抵抗R3と電流源I1の接続点およびトランジスタQ6のベ
ースに接続する。トランジスタQ6のコレクタはアースラ
インに接続し、そのエミッタは前述の出力端子T2に接続
する。電流源I2は、この出力端子T2とアースライン間に
接続する。
第３図は、第１図の実施例と具体的な回路例を示す回
路図であり、IC（集積回路）化したものである。T3はブ
ランキングパルスBL1の入力端子、T4はコントロール電
圧源12aの入力端子、T5はアウトバイアス端子である。
第３図において、第１図に対応する部分には第１図と同
一符号を付してある。pnpトランジスタQ7,Q8,Q9,Q10,Q
11から成る回路は、トランジスタQ1のスイッチング回路
11を形成している。トランジスタQ12,Q13,Q14,Q15,Q16
から成る回路はバッファアンプ12cを形成し、Q17からQ
31までのトランジスタから構成される回路はオペアンプ
12bを形成する。また、トランジスタQ32,Q33,Q34,Q35か
ら成る回路は電流源I1を形成し、トランジスタQ32,Q33,
Q34,Q36から成る回路は電流源I2を形成する。上記にお
いて、ブランキングパルス入力端子T3はトランジスタQ7
およびトランジスタQ17のベースに接続し、コントロー
ル電圧源のコントロール電圧の入力端子T4はオペアンプ
12bの非反転入力側のトランジスタQ26のベースへ、アウ
トバイアス端子はトランジスタQ32のベースへ接続す
る。オペアンプ12bの反転入力側はトランジスタQ27のベ
ースであり、このベースは抵抗R4を介して出力端子T2に
接続する。オペアンプ12bの出力側はトランジスタQ18の
コレクタ側であり、コンデンサC2を接続してバッファア
ンプ12cの入力側であるトランジスタQ13のベースに接続
する。バッファアンプ12cの出力側は、トランジスタQ14
のエミッタ側であり、トランジスタQ2のベースへ接続す
る。また、抵抗R3の電流源I1へ接続点はトランジスタQ
35のコレクタであり、端子T2の電流源I2への接続点はト
ランジスタQ36のコレクタである。入力端子T1,出力端子
T2およびトランジスタQ1〜Q6の接続は、第１図の説明で
述べた通りである。
路図であり、IC（集積回路）化したものである。T3はブ
ランキングパルスBL1の入力端子、T4はコントロール電
圧源12aの入力端子、T5はアウトバイアス端子である。
第３図において、第１図に対応する部分には第１図と同
一符号を付してある。pnpトランジスタQ7,Q8,Q9,Q10,Q
11から成る回路は、トランジスタQ1のスイッチング回路
11を形成している。トランジスタQ12,Q13,Q14,Q15,Q16
から成る回路はバッファアンプ12cを形成し、Q17からQ
31までのトランジスタから構成される回路はオペアンプ
12bを形成する。また、トランジスタQ32,Q33,Q34,Q35か
ら成る回路は電流源I1を形成し、トランジスタQ32,Q33,
Q34,Q36から成る回路は電流源I2を形成する。上記にお
いて、ブランキングパルス入力端子T3はトランジスタQ7
およびトランジスタQ17のベースに接続し、コントロー
ル電圧源のコントロール電圧の入力端子T4はオペアンプ
12bの非反転入力側のトランジスタQ26のベースへ、アウ
トバイアス端子はトランジスタQ32のベースへ接続す
る。オペアンプ12bの反転入力側はトランジスタQ27のベ
ースであり、このベースは抵抗R4を介して出力端子T2に
接続する。オペアンプ12bの出力側はトランジスタQ18の
コレクタ側であり、コンデンサC2を接続してバッファア
ンプ12cの入力側であるトランジスタQ13のベースに接続
する。バッファアンプ12cの出力側は、トランジスタQ14
のエミッタ側であり、トランジスタQ2のベースへ接続す
る。また、抵抗R3の電流源I1へ接続点はトランジスタQ
35のコレクタであり、端子T2の電流源I2への接続点はト
ランジスタQ36のコレクタである。入力端子T1,出力端子
T2およびトランジスタQ1〜Q6の接続は、第１図の説明で
述べた通りである。
以上のように構成した実施例の動作および作用を第１
図から第３図まで参照しながら述べる。
図から第３図まで参照しながら述べる。
第４図は本実施例の動作および作用を説明するための
波形図である。波形（ａ）はプリドライバ１の出力波形
であり、波形（ｂ）はCRT3のカソード3aのところで観測
される波形である。まず、プリドライバ１のペデスタル
コントロール機能でドライバ２の最適動作点にDC電圧を
選ぶ。一方、カソード3aは、ドライバ２の最高電圧VDに
クランプされている。ここで、本実施例では、プリドラ
イバ１のブライトコントロール回路において、ブランキ
ングレベルコントロール端子T4に与えるコントロール電
圧源12aのコントロール電圧を変化させることにより、
波形（ａ）に波線で示すようにブランキング期間TBLKの
直流レベル（ブランキングレベル）を変化させる。しか
し、これがドライバ２で反転され容量結合でカソード3a
に印加されると、カソード3aでクランプされる結果、見
かけ上ペデスタルレベル（黒レベル）が波形（ｂ）の破
線で示すように動くことになる。前述したように、ブラ
イトコントロールを行うということは、CRT3のカソード
3aで見てペデスタルレベルをコントロールすることであ
るから、本実施例は上記によりブライトをコントロール
することができる。
波形図である。波形（ａ）はプリドライバ１の出力波形
であり、波形（ｂ）はCRT3のカソード3aのところで観測
される波形である。まず、プリドライバ１のペデスタル
コントロール機能でドライバ２の最適動作点にDC電圧を
選ぶ。一方、カソード3aは、ドライバ２の最高電圧VDに
クランプされている。ここで、本実施例では、プリドラ
イバ１のブライトコントロール回路において、ブランキ
ングレベルコントロール端子T4に与えるコントロール電
圧源12aのコントロール電圧を変化させることにより、
波形（ａ）に波線で示すようにブランキング期間TBLKの
直流レベル（ブランキングレベル）を変化させる。しか
し、これがドライバ２で反転され容量結合でカソード3a
に印加されると、カソード3aでクランプされる結果、見
かけ上ペデスタルレベル（黒レベル）が波形（ｂ）の破
線で示すように動くことになる。前述したように、ブラ
イトコントロールを行うということは、CRT3のカソード
3aで見てペデスタルレベルをコントロールすることであ
るから、本実施例は上記によりブライトをコントロール
することができる。
以下のブライトコントロールにおいて、CRT3のカソー
ド3aのクランプ電圧はカットオフ調節のみで動かし、通
常は固定のままで良いので、ホワイトバランス等の調節
が変化することはない。また、プリドライバ１の出力、
即ちドライバ２の入力で見るとペデスタルレベルは動い
ていないので、プリドライバ１に直結でもドライバ２の
最適動作点は動いていない。従って、ブライトコントロ
ールによって周波数特性が変化することもない。これに
より、従来の不具合が解消され、その対策のためのコス
トが低減できるとともに、従来のブランキング回路のブ
ランキングレベルをコントロールできるように変更する
ので、簡単な回路で安価にブライトコントロールを実施
することができる。
ド3aのクランプ電圧はカットオフ調節のみで動かし、通
常は固定のままで良いので、ホワイトバランス等の調節
が変化することはない。また、プリドライバ１の出力、
即ちドライバ２の入力で見るとペデスタルレベルは動い
ていないので、プリドライバ１に直結でもドライバ２の
最適動作点は動いていない。従って、ブライトコントロ
ールによって周波数特性が変化することもない。これに
より、従来の不具合が解消され、その対策のためのコス
トが低減できるとともに、従来のブランキング回路のブ
ランキングレベルをコントロールできるように変更する
ので、簡単な回路で安価にブライトコントロールを実施
することができる。
なお、本発明はその主旨に沿って種々に応用され、種
々の実施態様を取り得ることは当然である。
々の実施態様を取り得ることは当然である。
［発明の効果］ 以上の説明で明らかなように、本発明のブライトコン
トロール回路によれば、ブライトコントロールにおい
て、カソードのクランプ電圧が固定のままでよいので、
ホワイトバランス等が変化せずその対策が不要になると
ともに、ドライブ段のDC動作点が変化しないので、最適
な動作点を設定することができ、広帯域なディスプレイ
等に適用する場合に、動作点の補償等の必要がなくな
り、セットの高性能化とローコスト化が両立できる利点
がある。
トロール回路によれば、ブライトコントロールにおい
て、カソードのクランプ電圧が固定のままでよいので、
ホワイトバランス等が変化せずその対策が不要になると
ともに、ドライブ段のDC動作点が変化しないので、最適
な動作点を設定することができ、広帯域なディスプレイ
等に適用する場合に、動作点の補償等の必要がなくな
り、セットの高性能化とローコスト化が両立できる利点
がある。
第１図は本発明の一実施例を示すブライトコントロール
回路の回路構成図、第２図は本発明を適用した映像出力
回路のブロック図、第３図は第１図の実施例の具体的な
回路図、第４図は本実施例の動作および作用を説明する
ための波形図、第５図（ａ），（ｂ），（ｃ）は従来の
ブライトコントロール方式の説明図、第６図は従来例の
ブランキング回路の回路図である。 １……プリドライバ、２……ドライバ、３……CRT、3a
……カソード、11……スイッチング回路、12……ブラン
キングレベルコントロール回路、12a……コントロール
電圧源、12b……オペアンプ、12c……バッファアンプ、
Q1,Q2……トランジスタ、C1……容量素子。
回路の回路構成図、第２図は本発明を適用した映像出力
回路のブロック図、第３図は第１図の実施例の具体的な
回路図、第４図は本実施例の動作および作用を説明する
ための波形図、第５図（ａ），（ｂ），（ｃ）は従来の
ブライトコントロール方式の説明図、第６図は従来例の
ブランキング回路の回路図である。 １……プリドライバ、２……ドライバ、３……CRT、3a
……カソード、11……スイッチング回路、12……ブラン
キングレベルコントロール回路、12a……コントロール
電圧源、12b……オペアンプ、12c……バッファアンプ、
Q1,Q2……トランジスタ、C1……容量素子。
Claims (1)
- 【請求項１】映像信号のペデスタルレベルをコントロー
ルするプリドライブ段と、該プリドライブ段からの映像
信号をCRTのカソードへの映像出力とするドライブ段
と、を備えるブライトコントロール回路において、 上記ドライブ段と上記CRTのカソードとの間を容量結合
として該カソードに入力される映像出力のブランキング
期間の電圧を所定の電圧にクランプし、 上記プリドライブ段に、該ドライブ段へ映像信号を出力
するバッファアンプと、該映像信号のブランキング期間
の直流レベルをブライトコントロールのために該映像信
号のフィードバックによるコントロールで変化させる手
段とを、設けたことを特徴とするブライトコントロール
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228607A JP3019332B2 (ja) | 1989-09-04 | 1989-09-04 | ブライトコントロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228607A JP3019332B2 (ja) | 1989-09-04 | 1989-09-04 | ブライトコントロール回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391374A JPH0391374A (ja) | 1991-04-16 |
| JP3019332B2 true JP3019332B2 (ja) | 2000-03-13 |
Family
ID=16879001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228607A Expired - Fee Related JP3019332B2 (ja) | 1989-09-04 | 1989-09-04 | ブライトコントロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019332B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7043684B1 (ja) | 2020-04-30 | 2022-03-29 | 株式会社日立ハイテク | プラズマ処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3254717B2 (ja) * | 1992-02-18 | 2002-02-12 | ソニー株式会社 | 映像表示装置 |
-
1989
- 1989-09-04 JP JP1228607A patent/JP3019332B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7043684B1 (ja) | 2020-04-30 | 2022-03-29 | 株式会社日立ハイテク | プラズマ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0391374A (ja) | 1991-04-16 |
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|---|---|---|---|
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