JPH0746431A - ブランキング回路 - Google Patents
ブランキング回路Info
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- JPH0746431A JPH0746431A JP16442393A JP16442393A JPH0746431A JP H0746431 A JPH0746431 A JP H0746431A JP 16442393 A JP16442393 A JP 16442393A JP 16442393 A JP16442393 A JP 16442393A JP H0746431 A JPH0746431 A JP H0746431A
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Abstract
(57)【要約】
【目的】 ＣＲＴの第１グリッドＧ１にブランキングパ
ルスを印加する際、そのパルスの立ち上り、立ち下りを
急峻にし、表示画質を向上すること。 【構成】 映像信号は映像信号処理回路２１から出力さ
れ、ＣＲＴ駆動回路２２で増幅されてＣＲＴ２３のカソ
ードＫに与えられる。ブランキングパルス発生回路２４
は小振幅のブランキングパルスを発生する。このパルス
をアナログスイッチ２５に入力し、第１の電源Ｂ１又は
第２の電源Ｂ２の電圧をボルテージフォロア回路で切り
換える。この出力をブランキングパルスとし、ＣＲＴ２
３の第１グリッドＧ１に与える。こうするとアナログス
イッチ２５の出力インピーダンスが低く、オーバーシュ
ートやアンダーシュートはなくなるため画質向上が図れ
る。
ルスを印加する際、そのパルスの立ち上り、立ち下りを
急峻にし、表示画質を向上すること。 【構成】 映像信号は映像信号処理回路２１から出力さ
れ、ＣＲＴ駆動回路２２で増幅されてＣＲＴ２３のカソ
ードＫに与えられる。ブランキングパルス発生回路２４
は小振幅のブランキングパルスを発生する。このパルス
をアナログスイッチ２５に入力し、第１の電源Ｂ１又は
第２の電源Ｂ２の電圧をボルテージフォロア回路で切り
換える。この出力をブランキングパルスとし、ＣＲＴ２
３の第１グリッドＧ１に与える。こうするとアナログス
イッチ２５の出力インピーダンスが低く、オーバーシュ
ートやアンダーシュートはなくなるため画質向上が図れ
る。
Description
【０００１】
【産業上の利用分野】本発明はテレビジョン受像機のブ
ランキング回路に関するものである。
ランキング回路に関するものである。
【０００２】
【従来の技術】従来、ＣＲＴのブランキングについて
は、映像信号処理回路あるいはＣＲＴ駆動回路でブラン
キングパルスを挿入して、ブランキング期間にＣＲＴの
カソード入力をカットオフレベルにする方法が一般的で
あった。しかし近年、映像信号のブランキング期間に基
準パルスを重畳して、例えばオートホワイトバランスを
行う回路が実用化されている（ＮＨＫテレビ技術教科書
（上），Ｐ．２６３−２６４，平成元年４月）。
は、映像信号処理回路あるいはＣＲＴ駆動回路でブラン
キングパルスを挿入して、ブランキング期間にＣＲＴの
カソード入力をカットオフレベルにする方法が一般的で
あった。しかし近年、映像信号のブランキング期間に基
準パルスを重畳して、例えばオートホワイトバランスを
行う回路が実用化されている（ＮＨＫテレビ技術教科書
（上），Ｐ．２６３−２６４，平成元年４月）。
【０００３】このような回路ではブランキング期間のカ
ソード電流を検出するため、ＣＲＴのカソード入力をカ
ットオフにすることができない。そのためにＣＲＴのカ
ソードに代わって、第１グリッド（以下、Ｇ１と記す）
に負方向のパルスを加える方式を用いる。この方式（以
下、Ｇ１ブランキングと記す）ではＧ１に加えるパルス
の波高値はＣＲＴのカットオフレベル以上の波高値が必
要であり、例えば１００Ｖppのパルスを使用している。
ソード電流を検出するため、ＣＲＴのカソード入力をカ
ットオフにすることができない。そのためにＣＲＴのカ
ソードに代わって、第１グリッド（以下、Ｇ１と記す）
に負方向のパルスを加える方式を用いる。この方式（以
下、Ｇ１ブランキングと記す）ではＧ１に加えるパルス
の波高値はＣＲＴのカットオフレベル以上の波高値が必
要であり、例えば１００Ｖppのパルスを使用している。
【０００４】Ｇ１にブランキングパルスを発生する従来
のブランキング発生回路の一例を図５に示す。図５にお
いて、入力端子１は小振幅のブランキングパルスの入力
端子であり、ＮＰＮのトランジスタ２のベースに与えら
れる。トランジスタ２は入力パルスを電圧増幅するトラ
ンジタであり、そのエミッタと接地端との間には抵抗３
と、抵抗４及びコンデンサ５の直列接続体とが並列に接
続される。抵抗４及びコンデンサ５は出力パルスの高周
波特性を改善するものである。又トランジスタ２のコレ
クタは、ＮＰＮのトランジスタ６，順方向のダイオード
７，８，抵抗９，抵抗１０及びコイル１１の並列接続体
を夫々直列に介して電源ＶＢ２に接続される。
のブランキング発生回路の一例を図５に示す。図５にお
いて、入力端子１は小振幅のブランキングパルスの入力
端子であり、ＮＰＮのトランジスタ２のベースに与えら
れる。トランジスタ２は入力パルスを電圧増幅するトラ
ンジタであり、そのエミッタと接地端との間には抵抗３
と、抵抗４及びコンデンサ５の直列接続体とが並列に接
続される。抵抗４及びコンデンサ５は出力パルスの高周
波特性を改善するものである。又トランジスタ２のコレ
クタは、ＮＰＮのトランジスタ６，順方向のダイオード
７，８，抵抗９，抵抗１０及びコイル１１の並列接続体
を夫々直列に介して電源ＶＢ２に接続される。
【０００５】トランジスタ６は、トランジスタ２と共に
入力パルスを増幅するもので、そのベースはバイアス電
源ＶＢ１に接続される。例えば電源ＶＢ１，ＶＢ２の電
圧は夫々１２Ｖ，１５０Ｖであり、入力端子１のパルス
の振幅は５ＶPPである。抵抗１０及びコイル１１は増幅
パルスの高周波特性を改善するタンク回路である。
入力パルスを増幅するもので、そのベースはバイアス電
源ＶＢ１に接続される。例えば電源ＶＢ１，ＶＢ２の電
圧は夫々１２Ｖ，１５０Ｖであり、入力端子１のパルス
の振幅は５ＶPPである。抵抗１０及びコイル１１は増幅
パルスの高周波特性を改善するタンク回路である。
【０００６】次にＮＰＮのトランジスタ１２，ＰＮＰの
トランジスタ１３は、トランジスタ２，６で電圧増幅さ
れたパルスを電力増幅するスイッチング用のトランジス
タである。トランジスタ１２，１３のベースは夫々ダイ
オード８のアノード，ダイオード７のカソードに接続さ
れ、夫々のエミッタは抵抗１４，１５の直列接続体に接
続される。出力端子１６は抵抗１４，１５の共通接続端
に接続され、電力増幅されたブランキングパルスを出力
する端子である。尚、ダイオード７，８及び抵抗１４，
１５はトランジスタ１２，１３のバイアスを補償するた
めに接続されている。
トランジスタ１３は、トランジスタ２，６で電圧増幅さ
れたパルスを電力増幅するスイッチング用のトランジス
タである。トランジスタ１２，１３のベースは夫々ダイ
オード８のアノード，ダイオード７のカソードに接続さ
れ、夫々のエミッタは抵抗１４，１５の直列接続体に接
続される。出力端子１６は抵抗１４，１５の共通接続端
に接続され、電力増幅されたブランキングパルスを出力
する端子である。尚、ダイオード７，８及び抵抗１４，
１５はトランジスタ１２，１３のバイアスを補償するた
めに接続されている。
【０００７】このように構成された従来のブランキング
回路の動作について、以下図６を用いて説明する。図６
はブランキング回路の入力パルスと出力パルスを示す波
形図である。図５の入力端子１に図６（ａ）で示す５Ｖ
PPのブランキングパルスが入力されると、トランジスタ
６には１２Ｖのバイアス電圧ＶＢ１が印加されているの
で、トランジスタ６は能動状態となり、トランジスタ２
と共に入力パルスを電圧増幅する。この場合、トランジ
スタ２の直流利得は抵抗３と抵抗９の抵抗値で決まる
が、パルスのエッジ部分の波形を補償するため、抵抗１
０及びコイル１１のタンク回路と、抵抗４とコンデンサ
５のバイパス回路で信号の高周波成分を補正する。
回路の動作について、以下図６を用いて説明する。図６
はブランキング回路の入力パルスと出力パルスを示す波
形図である。図５の入力端子１に図６（ａ）で示す５Ｖ
PPのブランキングパルスが入力されると、トランジスタ
６には１２Ｖのバイアス電圧ＶＢ１が印加されているの
で、トランジスタ６は能動状態となり、トランジスタ２
と共に入力パルスを電圧増幅する。この場合、トランジ
スタ２の直流利得は抵抗３と抵抗９の抵抗値で決まる
が、パルスのエッジ部分の波形を補償するため、抵抗１
０及びコイル１１のタンク回路と、抵抗４とコンデンサ
５のバイパス回路で信号の高周波成分を補正する。
【０００８】次に、電圧増幅されたパルスは相補接続さ
れたトランジスタ１２，１３に与えられ、電力増幅され
る。この出力パルスは出力端子１６を介してＣＲＴのＧ
１に与えられる。ＣＲＴのＧ１は容量性負荷であるため
に、トランジスタ１２，１３を夫々ＮＰＮ型，ＰＮＰ型
とすることにより、スイッチング速度を上げている。こ
のようにして、例えば１００Ｖppの極性の反転されたブ
ランキングパルスが生成され、Ｇ１に印加されて垂直又
は水平走査の帰線期間にブランキングが行われる。
れたトランジスタ１２，１３に与えられ、電力増幅され
る。この出力パルスは出力端子１６を介してＣＲＴのＧ
１に与えられる。ＣＲＴのＧ１は容量性負荷であるため
に、トランジスタ１２，１３を夫々ＮＰＮ型，ＰＮＰ型
とすることにより、スイッチング速度を上げている。こ
のようにして、例えば１００Ｖppの極性の反転されたブ
ランキングパルスが生成され、Ｇ１に印加されて垂直又
は水平走査の帰線期間にブランキングが行われる。
【０００９】テレビジョン受像機によっては、カソード
やＧ１に印加する信号レベルは異なり、図５に示す回路
の後に図示しないレベルシフト回路を接続し、この回路
を通してＧ１にブランキングパルスを印加する場合もあ
る。又レベルシフト回路を用いずに、電源ＶＢ２，ＶＢ
１，グラウンドレベルの電圧値を夫々シフトし、例えば
電源ＶＢ２を０Ｖとし、電源ＶＢ１を−１３８Ｖ，グラ
ウンドレベルを−１５０Ｖとして出力パルスのレベルを
変えることもできる。
やＧ１に印加する信号レベルは異なり、図５に示す回路
の後に図示しないレベルシフト回路を接続し、この回路
を通してＧ１にブランキングパルスを印加する場合もあ
る。又レベルシフト回路を用いずに、電源ＶＢ２，ＶＢ
１，グラウンドレベルの電圧値を夫々シフトし、例えば
電源ＶＢ２を０Ｖとし、電源ＶＢ１を−１３８Ｖ，グラ
ウンドレベルを−１５０Ｖとして出力パルスのレベルを
変えることもできる。
【００１０】
【発明が解決しようとする課題】このように従来のブラ
ンキング回路は、小振幅のパルスをＡ級またはＢ級の増
幅器で大振幅に増幅して、ＣＲＴのＧ１にブランキング
パルスを印加するものであった。しかしながらバイポー
ラトランジスタを用いたパルス増幅器では、トランジス
タのホール蓄積効果によって出力パルスの立ち上り、立
ち下り部に遅延および波形なまりや波形歪みが生じる。
ンキング回路は、小振幅のパルスをＡ級またはＢ級の増
幅器で大振幅に増幅して、ＣＲＴのＧ１にブランキング
パルスを印加するものであった。しかしながらバイポー
ラトランジスタを用いたパルス増幅器では、トランジス
タのホール蓄積効果によって出力パルスの立ち上り、立
ち下り部に遅延および波形なまりや波形歪みが生じる。
【００１１】即ち、図６（ａ）に示す小振幅のパルスを
増幅すると、Ｇ１と接続された出力端子１６の波形は図
６（ｂ）又は（ｃ）に示すような波形のパルスとなる。
図６（ｂ）に示すように、パルスの立ち上り又は立ち下
り特性が悪い場合には、Ｔ1の期間は出力レベルが規定
の電圧Ｖ1 に達していない。この結果、水平走査の周期
でＣＲＴの画面を見ると、水平走査の最初の部分がＧ１
の電圧レベルが低いため、表示画面の左端部において輝
度が低下するという問題を生じていた。
増幅すると、Ｇ１と接続された出力端子１６の波形は図
６（ｂ）又は（ｃ）に示すような波形のパルスとなる。
図６（ｂ）に示すように、パルスの立ち上り又は立ち下
り特性が悪い場合には、Ｔ1の期間は出力レベルが規定
の電圧Ｖ1 に達していない。この結果、水平走査の周期
でＣＲＴの画面を見ると、水平走査の最初の部分がＧ１
の電圧レベルが低いため、表示画面の左端部において輝
度が低下するという問題を生じていた。
【００１２】次に図５のタンク回路（抵抗１０，コイル
１１）及びバイパス回路（抵抗４，コンデンサ５）回路
を調整して高周波利得を上げると、立ち上り、立ち下り
特性は改善される。しかしこの反面、図６（ｃ）に示す
ように、出力パルスのエッジでオーバーシュート及びア
ンダーシュートが発生する。図６（ｃ）のＴ2 の期間
は、ＣＲＴの水平走査の期間でみると、表示画面の左端
部に縦じまが現われるという問題を生じていた。
１１）及びバイパス回路（抵抗４，コンデンサ５）回路
を調整して高周波利得を上げると、立ち上り、立ち下り
特性は改善される。しかしこの反面、図６（ｃ）に示す
ように、出力パルスのエッジでオーバーシュート及びア
ンダーシュートが発生する。図６（ｃ）のＴ2 の期間
は、ＣＲＴの水平走査の期間でみると、表示画面の左端
部に縦じまが現われるという問題を生じていた。
【００１３】このように従来のバイポーラトランジスタ
増幅器を用いたブランキングパルス発生回路では、ブラ
ンキングパルスの立ち上り、立ち下り特性がそのままＣ
ＲＴの表示画面に影響し、画質の劣化をもたらすことと
なる。しかもこの立ち上り、立ち下り特性は、使用部品
のばらつきや温度によっても変動するため、均一で優れ
た出力特性を得るのは困難である。
増幅器を用いたブランキングパルス発生回路では、ブラ
ンキングパルスの立ち上り、立ち下り特性がそのままＣ
ＲＴの表示画面に影響し、画質の劣化をもたらすことと
なる。しかもこの立ち上り、立ち下り特性は、使用部品
のばらつきや温度によっても変動するため、均一で優れ
た出力特性を得るのは困難である。
【００１４】本発明はこのような従来の問題点に鑑みて
なされたものであって、ＣＲＴに与えるブランキングパ
ルスの立ち上り、立ち下り特性を改善して、画像の画質
向上を図ることのできるテレビジョン受像機のブランキ
ング回路を提供することを目的とする。
なされたものであって、ＣＲＴに与えるブランキングパ
ルスの立ち上り、立ち下り特性を改善して、画像の画質
向上を図ることのできるテレビジョン受像機のブランキ
ング回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】第１の発明は、垂直又は
水平帰線期間のブランキングパルスを出力するブランキ
ングパルス発生回路と、陰極線管をカットオフしない第
１の電源及び陰極線管をカットオフするレベル以下の第
２の電源と、ブランキングパルス発生回路のブランキン
グパルスが入力され、そのパルスのＨ又はＬレベルに応
じて、夫々第１の電源又は第２の電源の電圧を選択して
出力し、その信号を陰極線管のグリッドに与えるアナロ
グスイッチとを具備する構成である。
水平帰線期間のブランキングパルスを出力するブランキ
ングパルス発生回路と、陰極線管をカットオフしない第
１の電源及び陰極線管をカットオフするレベル以下の第
２の電源と、ブランキングパルス発生回路のブランキン
グパルスが入力され、そのパルスのＨ又はＬレベルに応
じて、夫々第１の電源又は第２の電源の電圧を選択して
出力し、その信号を陰極線管のグリッドに与えるアナロ
グスイッチとを具備する構成である。
【００１６】第２の発明は、垂直又は水平帰線期間のブ
ランキングパルスを出力するブランキングパルス発生回
路と、陰極線管をカットオフしない第１の電源及び陰極
線管をカットオフするレベル以下の第２の電源と、ブラ
ンキングパルス発生回路のブランキングパルスが入力さ
れ、そのパルスのＨ又はＬレベルに応じて、夫々第１の
電源又は第２の電源の電圧を選択して出力し、その信号
を陰極線管のカソードに与えるアナログスイッチとを具
備する構成である。
ランキングパルスを出力するブランキングパルス発生回
路と、陰極線管をカットオフしない第１の電源及び陰極
線管をカットオフするレベル以下の第２の電源と、ブラ
ンキングパルス発生回路のブランキングパルスが入力さ
れ、そのパルスのＨ又はＬレベルに応じて、夫々第１の
電源又は第２の電源の電圧を選択して出力し、その信号
を陰極線管のカソードに与えるアナログスイッチとを具
備する構成である。
【００１７】
【作用】このような特徴を有する本発明によれば、ブラ
ンキングパルス発生回路は垂直又は水平帰線期間のブラ
ンキングパルスを小信号レベルで出力し、アナログスイ
ッチに与える。アナログスイッチは小信号のブランキン
グパルスを入力すると、そのパルスのＨ又はＬレベルに
応じて、夫々第１の電源又は第２電源の電圧を選択す
る。こうすると第１及び第２の電源電圧が出力ブランキ
ングパルスとなり、低インピーダンスのパルスが陰極線
管に与えられる。又そのパルスはエッジ部が急峻な波形
となる。
ンキングパルス発生回路は垂直又は水平帰線期間のブラ
ンキングパルスを小信号レベルで出力し、アナログスイ
ッチに与える。アナログスイッチは小信号のブランキン
グパルスを入力すると、そのパルスのＨ又はＬレベルに
応じて、夫々第１の電源又は第２電源の電圧を選択す
る。こうすると第１及び第２の電源電圧が出力ブランキ
ングパルスとなり、低インピーダンスのパルスが陰極線
管に与えられる。又そのパルスはエッジ部が急峻な波形
となる。
【００１８】
【実施例】以下本発明の一実施例におけるテレビジョン
受像機のブランキング回路について図面を参照しつつ説
明する。図１は本実施例におけるブランキング回路の全
体構成を示すブロック図である。
受像機のブランキング回路について図面を参照しつつ説
明する。図１は本実施例におけるブランキング回路の全
体構成を示すブロック図である。
【００１９】図１において、映像信号処理回路２１は、
映像信号の輝度及びコントラストを制御する回路であ
り、その出力はＣＲＴ駆動回路２２に与えられる。ＣＲ
Ｔ駆動回路２２は、Ｒ，Ｇ，Ｂの各輝度信号を所定の振
幅に増幅する回路であり、その出力はＣＲＴ２３のカソ
ードＫに与えられる。
映像信号の輝度及びコントラストを制御する回路であ
り、その出力はＣＲＴ駆動回路２２に与えられる。ＣＲ
Ｔ駆動回路２２は、Ｒ，Ｇ，Ｂの各輝度信号を所定の振
幅に増幅する回路であり、その出力はＣＲＴ２３のカソ
ードＫに与えられる。
【００２０】次にブランキングパルス発生回路２４は、
垂直帰線期間及び水平帰線期間における小振幅（例えば
５ＶPP）のブランキングパルスを発生する回路である。
アナログスイッチ２５は、電源Ｂ１又は電源Ｂ２の電圧
を選択するスイッチであり、その切換制御信号はブラン
キングパルス発生回路２４によって与えられる。即ちア
ナログスイッチ２５は、入力されたパルスがＬレベルの
ときに第１の電源Ｂ１を選択し、パルスがＨレベルのと
きに第２の電源Ｂ２を選択する回路である。電源Ｂ１は
ＣＲＴ２３をカットオフしない電圧を有し、第２の電源
Ｂ２はＣＲＴ２３をカットオフする低いレベルの電圧源
である。アナログスイッチ２５には、後述する電源Ｂ１
又はＢ２を断続するための一対のスイッチ回路３０Ａ，
３０Ｂが設けられ、交互にオンオフするよう構成され
る。アナログスイッチ２５の出力はＣＲＴ２３のグリッ
ドＧ１に与えられる。
垂直帰線期間及び水平帰線期間における小振幅（例えば
５ＶPP）のブランキングパルスを発生する回路である。
アナログスイッチ２５は、電源Ｂ１又は電源Ｂ２の電圧
を選択するスイッチであり、その切換制御信号はブラン
キングパルス発生回路２４によって与えられる。即ちア
ナログスイッチ２５は、入力されたパルスがＬレベルの
ときに第１の電源Ｂ１を選択し、パルスがＨレベルのと
きに第２の電源Ｂ２を選択する回路である。電源Ｂ１は
ＣＲＴ２３をカットオフしない電圧を有し、第２の電源
Ｂ２はＣＲＴ２３をカットオフする低いレベルの電圧源
である。アナログスイッチ２５には、後述する電源Ｂ１
又はＢ２を断続するための一対のスイッチ回路３０Ａ，
３０Ｂが設けられ、交互にオンオフするよう構成され
る。アナログスイッチ２５の出力はＣＲＴ２３のグリッ
ドＧ１に与えられる。
【００２１】図２はアナログスイッチ２５のオペアンプ
回路によって構成されたスイッチ回路の一例を示す回路
図である。図２において、第１の端子３１、第２の端子
３２はそれぞれ第１の電源Ｂ１、第２の電源Ｂ２の入力
端子であり、第３の端子３３はブランキングパルス発生
回路２４で発生されたブランキングパルスの入力端子で
ある。ボルテージフォロア接続されたオペアンプ３０
Ａ、３０Ｂは外部からの制御信号で出力を出したり高イ
ンピーダンスになったりするように構成され、出力は共
通に出力端子３４に接続されている。
回路によって構成されたスイッチ回路の一例を示す回路
図である。図２において、第１の端子３１、第２の端子
３２はそれぞれ第１の電源Ｂ１、第２の電源Ｂ２の入力
端子であり、第３の端子３３はブランキングパルス発生
回路２４で発生されたブランキングパルスの入力端子で
ある。ボルテージフォロア接続されたオペアンプ３０
Ａ、３０Ｂは外部からの制御信号で出力を出したり高イ
ンピーダンスになったりするように構成され、出力は共
通に出力端子３４に接続されている。
【００２２】一方、ブランキングパルスが入力される第
３の端子３３はスイッチ回路３０を開閉するための切換
信号の入力端子であり、オペアンプ３０Ｂに接続される
とともにインバータ３５を介してオペアンプ３０Ａに接
続されている。
３の端子３３はスイッチ回路３０を開閉するための切換
信号の入力端子であり、オペアンプ３０Ｂに接続される
とともにインバータ３５を介してオペアンプ３０Ａに接
続されている。
【００２３】ここで、第３の端子３３に図１のブランキ
ングパルス発生回路２４からＨレベル、即ち電圧ＶDDが
入力されるとオペアンプ３０Ｂが導通する。又インバー
タ３５の出力レベルはＬ、即ちＶSSとなるため、オペア
ンプ３０Ａの出力は高インピーダンスとなる。従って出
力端子３４はＢ２のレベルとなる。又第３の端子３３に
Ｌレベル、即ちＶSSが入力されるとオペアンプ３０Ｂは
高インピーダンス出力となり、インバータ３５の出力が
Ｈ、即ちＶDDとなるためオペアンプ３０Ａは導通とな
る。従ってこのときの出力レベルはＢ１となる。
ングパルス発生回路２４からＨレベル、即ち電圧ＶDDが
入力されるとオペアンプ３０Ｂが導通する。又インバー
タ３５の出力レベルはＬ、即ちＶSSとなるため、オペア
ンプ３０Ａの出力は高インピーダンスとなる。従って出
力端子３４はＢ２のレベルとなる。又第３の端子３３に
Ｌレベル、即ちＶSSが入力されるとオペアンプ３０Ｂは
高インピーダンス出力となり、インバータ３５の出力が
Ｈ、即ちＶDDとなるためオペアンプ３０Ａは導通とな
る。従ってこのときの出力レベルはＢ１となる。
【００２４】図３はアナログスイッチ３０Ａ、３０Ｂを
トランジスタ回路によって構成した場合の一例を示す回
路図である。図３において、第１の端子３１、第２の端
子３２はそれぞれ第１の電源Ｂ１、第２の電源Ｂ２の入
力端子であり、第３の端子３６はブランキングパルス発
生回路２４で発生されたブランキングパルスの入力端子
である。ＰＮＰのトランジスタ４１、４２はそれぞれの
エミッタが共通に接続されて、そこに定電流源３８から
電流が供給されている。
トランジスタ回路によって構成した場合の一例を示す回
路図である。図３において、第１の端子３１、第２の端
子３２はそれぞれ第１の電源Ｂ１、第２の電源Ｂ２の入
力端子であり、第３の端子３６はブランキングパルス発
生回路２４で発生されたブランキングパルスの入力端子
である。ＰＮＰのトランジスタ４１、４２はそれぞれの
エミッタが共通に接続されて、そこに定電流源３８から
電流が供給されている。
【００２５】ＰＮＰのトランジスタ４３、４４はそれぞ
れのエミッタがトランジスタ４１のコレクタに接続さ
れ、ＰＮＰのトランジスタ４５、４６もそれぞれのエミ
ッタがトランジスタ４２のコレクタに接続されている。
トランジスタ４３、４５のコレクタはＮＰＮのトランジ
スタ４７のコレクタおよびベースとＮＰＮのトランジス
タ４８のベースに接続され、トランジスタ４４、４６の
コレクタはトランジスタ４８のコレクタおよびＰＮＰの
トランジスタ４９のベースに接続されている。トランジ
スタ４７、４８のエミッタは電源Ｂ４に接続されてい
る。
れのエミッタがトランジスタ４１のコレクタに接続さ
れ、ＰＮＰのトランジスタ４５、４６もそれぞれのエミ
ッタがトランジスタ４２のコレクタに接続されている。
トランジスタ４３、４５のコレクタはＮＰＮのトランジ
スタ４７のコレクタおよびベースとＮＰＮのトランジス
タ４８のベースに接続され、トランジスタ４４、４６の
コレクタはトランジスタ４８のコレクタおよびＰＮＰの
トランジスタ４９のベースに接続されている。トランジ
スタ４７、４８のエミッタは電源Ｂ４に接続されてい
る。
【００２６】トランジスタ４３、４５、４１のベースは
それぞれ入力端子３１、３２、３６に接続され、トラン
ジスタ４２のベースには第５の電源Ｂ５から直流バイア
スが与えられ、トランジスタ４４、４６のベースはトラ
ンジスタ４９のエミッタと出力端子３４に接続されてい
る。トランジスタ４９のコレクタは電源Ｂ４に接続され
ている。トランジスタ４７、４８はカレントミラー回路
を構成し、差動増幅回路を構成するトランジスタ４３、
４４および差動増幅回路を構成するトランジスタ４５、
４６の能動負荷となる。トランジスタ４３、４４、４
７、４８、４９、定電流源３８、５０によりボルテージ
フォロア回路が構成され、同様にトランジスタ４５、４
６、４７、４８、４９、定電流源３８、５０によりボル
テージフォロア回路が構成される。
それぞれ入力端子３１、３２、３６に接続され、トラン
ジスタ４２のベースには第５の電源Ｂ５から直流バイア
スが与えられ、トランジスタ４４、４６のベースはトラ
ンジスタ４９のエミッタと出力端子３４に接続されてい
る。トランジスタ４９のコレクタは電源Ｂ４に接続され
ている。トランジスタ４７、４８はカレントミラー回路
を構成し、差動増幅回路を構成するトランジスタ４３、
４４および差動増幅回路を構成するトランジスタ４５、
４６の能動負荷となる。トランジスタ４３、４４、４
７、４８、４９、定電流源３８、５０によりボルテージ
フォロア回路が構成され、同様にトランジスタ４５、４
６、４７、４８、４９、定電流源３８、５０によりボル
テージフォロア回路が構成される。
【００２７】入力端子３６がＨレベルのとき、トランジ
スタ４１はオフとなり、トランジスタ４２はオンとな
る。この時、トランジスタ４５、４６、４７、４８、４
９、定電流源３８、５０により構成されるボルテージフ
ォロア回路が動作し、入力端子３２に与えられた電圧Ｂ
２が出力端子３４に伝達される。入力端子３７がＬレベ
ルのとき、トランジスタ４１はオンし、トランジスタ４
２はオフとなる。この時トランジスタ４３、４４、４
７、４８、４９、定電流源３８、５０により構成される
ボルテージフォロア回路が動作し、入力端子３１に与え
られた電圧Ｂ１が出力端子３４に伝達される。
スタ４１はオフとなり、トランジスタ４２はオンとな
る。この時、トランジスタ４５、４６、４７、４８、４
９、定電流源３８、５０により構成されるボルテージフ
ォロア回路が動作し、入力端子３２に与えられた電圧Ｂ
２が出力端子３４に伝達される。入力端子３７がＬレベ
ルのとき、トランジスタ４１はオンし、トランジスタ４
２はオフとなる。この時トランジスタ４３、４４、４
７、４８、４９、定電流源３８、５０により構成される
ボルテージフォロア回路が動作し、入力端子３１に与え
られた電圧Ｂ１が出力端子３４に伝達される。
【００２８】このように構成された本実施例におけるブ
ランキング回路の動作について図１〜図４を用いて説明
する。図４は本実施例のブランキング回路の入出力パル
スを示す信号波形図である。図１において、映像信号処
理回路２１はコントラスト、輝度などを制御した映像信
号をＣＲＴ駆動回路２２に与える。ＣＲＴ駆動回路２２
は、入力された映像信号をＣＲＴ表示に必要な振幅に増
幅し、ＣＲＴ２３のカソードＫに印加する。ブランキン
グパルス発生回路２４は偏向回路（図示せず）の水平パ
ルス、垂直パルスなどを用いて、図４（ａ）に示す小振
幅のブランキングパルスを生成し、その出力をアナログ
スイッチ２５に与える。
ランキング回路の動作について図１〜図４を用いて説明
する。図４は本実施例のブランキング回路の入出力パル
スを示す信号波形図である。図１において、映像信号処
理回路２１はコントラスト、輝度などを制御した映像信
号をＣＲＴ駆動回路２２に与える。ＣＲＴ駆動回路２２
は、入力された映像信号をＣＲＴ表示に必要な振幅に増
幅し、ＣＲＴ２３のカソードＫに印加する。ブランキン
グパルス発生回路２４は偏向回路（図示せず）の水平パ
ルス、垂直パルスなどを用いて、図４（ａ）に示す小振
幅のブランキングパルスを生成し、その出力をアナログ
スイッチ２５に与える。
【００２９】ブランキングパルス発生回路２４からＨレ
ベルの信号が与えられると、アナログスイッチ２５の一
対のスイッチ回路３０Ａ，３０Ｂは夫々導通及び非導通
となる。従ってスイッチ回路３０Ａ，３０Ｂに夫々接続
された電源Ｂ１及びＢ２の電圧が切換られ、大振幅のブ
ランキングパルスが生成される。ブランキングパルスの
出力インピーダンスはＧ１の入力インピーダンスに比べ
きわめて小さくすることができ、十分な駆動能力が実現
される。
ベルの信号が与えられると、アナログスイッチ２５の一
対のスイッチ回路３０Ａ，３０Ｂは夫々導通及び非導通
となる。従ってスイッチ回路３０Ａ，３０Ｂに夫々接続
された電源Ｂ１及びＢ２の電圧が切換られ、大振幅のブ
ランキングパルスが生成される。ブランキングパルスの
出力インピーダンスはＧ１の入力インピーダンスに比べ
きわめて小さくすることができ、十分な駆動能力が実現
される。
【００３０】このようにしてアナログスイッチ２５の出
力端から図４（ｂ）に示すようなブランキングパルスが
出力され、ＣＲＴ２３のグリッドＧ１に出力される。こ
こでは図６（ｂ）（ｃ）の例に示すような出力波形のな
まりや、オーバーシュート及びアンダーシュートなどは
発生していない。このためアナログスイッチ２５の出力
パルスの立ち上り、立ち下りはきわめて急峻となり、Ｃ
ＲＴ２３の表示画面において左端部の輝度が低下した
り、縦じまが発生することもなく、全画面にわたって安
定した画像表示を行うことができる。
力端から図４（ｂ）に示すようなブランキングパルスが
出力され、ＣＲＴ２３のグリッドＧ１に出力される。こ
こでは図６（ｂ）（ｃ）の例に示すような出力波形のな
まりや、オーバーシュート及びアンダーシュートなどは
発生していない。このためアナログスイッチ２５の出力
パルスの立ち上り、立ち下りはきわめて急峻となり、Ｃ
ＲＴ２３の表示画面において左端部の輝度が低下した
り、縦じまが発生することもなく、全画面にわたって安
定した画像表示を行うことができる。
【００３１】さて、バイポーラトランジスタ回路を用い
て上記のレベル変換回路を構成した場合、レベル変換時
に遅延が発生する。図４（ｂ）の時間ｔ1 ，ｔ2 は、こ
のレベル変換における遅延時間と、図２又は図３の回路
における遅延時間の合計を示したものであるが、実際の
時間ｔ1 ，ｔ2 の大部分はレベル変換時における遅延時
間となる。従って、ブランキングパルス発生回路２４に
おいて、これらの時間ｔ1 ，ｔ2 を補正するような位相
のパルスを発生すればよい。
て上記のレベル変換回路を構成した場合、レベル変換時
に遅延が発生する。図４（ｂ）の時間ｔ1 ，ｔ2 は、こ
のレベル変換における遅延時間と、図２又は図３の回路
における遅延時間の合計を示したものであるが、実際の
時間ｔ1 ，ｔ2 の大部分はレベル変換時における遅延時
間となる。従って、ブランキングパルス発生回路２４に
おいて、これらの時間ｔ1 ，ｔ2 を補正するような位相
のパルスを発生すればよい。
【００３２】尚、本実施例はＣＲＴ２３の第１グリッド
にブランキングパルスを印加する場合について説明して
いるが、第１グリッド以外の他のグリッドにブランキン
グパルスを加える場合にも同様の効果が得られる。又第
１グリッドに映像信号を加えカソードにブランキングパ
ルスを加える場合にも同様の効果が得られることはいう
までもない。
にブランキングパルスを印加する場合について説明して
いるが、第１グリッド以外の他のグリッドにブランキン
グパルスを加える場合にも同様の効果が得られる。又第
１グリッドに映像信号を加えカソードにブランキングパ
ルスを加える場合にも同様の効果が得られることはいう
までもない。
【００３３】又、本実施例で説明したＰＮＰトランジス
タ、ＮＰＮトランジスタのそれぞれの極性を変えてＰＮ
Ｐトランジスタの代わりにＮＰＮトランジスタ、ＮＰＮ
トランジスタのかわりにＰＮＰトランジスタを用いても
同様の効果が得られることはいうまでもない。
タ、ＮＰＮトランジスタのそれぞれの極性を変えてＰＮ
Ｐトランジスタの代わりにＮＰＮトランジスタ、ＮＰＮ
トランジスタのかわりにＰＮＰトランジスタを用いても
同様の効果が得られることはいうまでもない。
【００３４】
【発明の効果】以上のように本発明によれば、第１及び
第２の電源の電圧をアナログスイッチを用いて切り換
え、ブランキングパルスを生成したことにより、そのパ
ルスの出力インピーダンスを低下することができるとと
もに、陰極線管のグリッドやカソードに印加するブラン
キングパルスの立ち上り、立ち下りを急峻にすることが
できる。従って陰極線管の全画面にわたって、輝度むら
のない安定した映像を表示することができる。
第２の電源の電圧をアナログスイッチを用いて切り換
え、ブランキングパルスを生成したことにより、そのパ
ルスの出力インピーダンスを低下することができるとと
もに、陰極線管のグリッドやカソードに印加するブラン
キングパルスの立ち上り、立ち下りを急峻にすることが
できる。従って陰極線管の全画面にわたって、輝度むら
のない安定した映像を表示することができる。
【図１】本発明の一実施例におけるブランキング発生回
路の全体構成を示すブロック図
路の全体構成を示すブロック図
【図２】本実施例のブランキング発生回路のアナログス
イッチの構成例を示す回路図
イッチの構成例を示す回路図
【図３】同アナログスイッチの具体的なスイッチ回路の
構成例を示す回路図
構成例を示す回路図
【図４】同アナログスイッチの動作を示すパルス波形図
【図５】従来のブランキングパルス発生回路の一例を示
す回路図
す回路図
【図６】従来のブランキングパルス発生回路の動作を示
すパルス波形図
すパルス波形図
２１ 映像信号処理回路 ２２ ＣＲＴ駆動回路 ２３ ＣＲＴ ２４ ブランキングパルス発生回路 ２５ アナログスイッチ ３０Ａ，３０Ｂ オペアンプＦＥＴ ３５ インバータ ４１、４２、４３、４４、４５、４６、４９ ＰＮＰト
ランジスタ ４７、４８ ＮＰＮトランジスタ Ｂ１ 第１の電源 Ｂ２ 第２の電源 Ｂ５ 第５の電源 Ｋ カソード Ｇ１ 第１クリッド
ランジスタ ４７、４８ ＮＰＮトランジスタ Ｂ１ 第１の電源 Ｂ２ 第２の電源 Ｂ５ 第５の電源 Ｋ カソード Ｇ１ 第１クリッド
Claims (4)
- 【請求項１】垂直又は水平帰線期間のブランキングパル
スを出力するブランキングパルス発生回路と、陰極線管
をカットオフしない第１の電源及び前記陰極線管をカッ
トオフするレベル以下の第２の電源と、前記ブランキン
グパルス発生回路のブランキングパルスが入力され、そ
のパルスのＨレベル又はＬレベルに応じて、夫々第１の
電源又は第２の電源の電圧を選択して出力し、その信号
を前記陰極線管のグリッドに与えるアナログスイッチと
を具備することを特徴とするブランキング回路。 - 【請求項２】垂直又は水平帰線期間のブランキングパル
スを出力するブランキングパルス発生回路と、陰極線管
をカットオフしない第１の電源及び前記陰極線管をカッ
トオフするレベル以下の第２の電源と、前記ブランキン
グパルス発生回路のブランキングパルスが入力され、そ
のパルスのＨレベル又はＬレベルに応じて、夫々第１の
電源又は第２の電源の電圧を選択して出力し、その信号
を前記陰極線管のカソードに与えるアナログスイッチと
を具備することを特徴とするブランキング回路。 - 【請求項３】アナログスイッチは、夫々前記第１又は第
２の電源の電圧に接続され、ブランキングパルスによっ
て交互に前記第１又は第２の電源の電圧を伝達する一対
のスイッチ回路を含むものであることを特徴とする請求
項１または２記載のブランキング回路。 - 【請求項４】スイッチ回路は、トランジスタを用いたボ
ルテージフォロア回路を含むものであることを特徴とす
る請求項３記載のブランキング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16442393A JPH0746431A (ja) | 1993-07-02 | 1993-07-02 | ブランキング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16442393A JPH0746431A (ja) | 1993-07-02 | 1993-07-02 | ブランキング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746431A true JPH0746431A (ja) | 1995-02-14 |
Family
ID=15792873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16442393A Pending JPH0746431A (ja) | 1993-07-02 | 1993-07-02 | ブランキング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1056275A2 (en) * | 1999-05-27 | 2000-11-29 | Thomson Licensing S.A. | Television apparatus with supplementary kinescope blanking and spot burn protection circuitry |
-
1993
- 1993-07-02 JP JP16442393A patent/JPH0746431A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1056275A2 (en) * | 1999-05-27 | 2000-11-29 | Thomson Licensing S.A. | Television apparatus with supplementary kinescope blanking and spot burn protection circuitry |
| EP1056275A3 (en) * | 1999-05-27 | 2003-06-04 | Thomson Licensing S.A. | Television apparatus with supplementary kinescope blanking and spot burn protection circuitry |
| KR100689973B1 (ko) * | 1999-05-27 | 2007-03-08 | 톰슨 라이센싱 | 보충의 키네스코프 귀선 소거 및 스폿 과열 방지 회로를갖는 텔레비전 장치 |
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