JP3014621B2 - ２重化ｓｔｍ／ａｔｍ変換装置の同期化方法 - Google Patents
２重化ｓｔｍ／ａｔｍ変換装置の同期化方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数のチャンネルがフ
レーム上のタイムスロットに時分割多重されたＳＴＭ
（Synchronus Transfer Mode、同期転送モード）回線の
信号から、チャンネル毎にセル単位で情報を転送するＡ
ＴＭ（Asynchronous Transfer Mode、調歩同期転送モー
ド）回線の信号へ変換するＳＴＭ／ＡＴＭ変換装置が現
用（アクト）系と予備（スタンバイ）系の２台設けられ
て２重化構成をとる場合において、それらのアクト系と
スタンバイ系の動作状態の同期を確保するための２重化
ＳＴＭ／ＡＴＭ変換装置の同期化方法に関するものであ
る。
レーム上のタイムスロットに時分割多重されたＳＴＭ
（Synchronus Transfer Mode、同期転送モード）回線の
信号から、チャンネル毎にセル単位で情報を転送するＡ
ＴＭ（Asynchronous Transfer Mode、調歩同期転送モー
ド）回線の信号へ変換するＳＴＭ／ＡＴＭ変換装置が現
用（アクト）系と予備（スタンバイ）系の２台設けられ
て２重化構成をとる場合において、それらのアクト系と
スタンバイ系の動作状態の同期を確保するための２重化
ＳＴＭ／ＡＴＭ変換装置の同期化方法に関するものであ
る。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１：１９９４年電子情報通信学会秋季大会予稿集Ｂ
−４６８、奥谷・藤谷・水野著「ＡＴＭ変換機における
ＣＬＡＤ構成法の検討」Ｐ．６６ 文献２：ＮＴＴ Ｒ＆Ｄ、４２［３］（１９９３）宮保
・土井・平野・高木著「ＡＴＭ変換システム構成技術」
Ｐ．２８３−２９６ 文献３：電子情報通信学会論文誌Ｂ−Ｉ、ｊ７６−Ｂ−
Ｉ［６］龍野・戸倉著「ＡＴＭ網における無瞬断パス切
換法」Ｐ．４２１−４３０ 文献４：ＮＴＴ Ｒ＆Ｄ、４２［３］（１９９３）上田
・小原・上松・太田著「ＡＴＭクロスコネクト技術」
Ｐ．３５７−３６５ 近年、広帯域ＩＳＤＮ（Integrated Service Digital N
etwork、ディジタル統合ネットワーク）を実現させるＡ
ＴＭ技術の開発が活発に行われており、ＡＴＭ網の構築
が行われつつある。ＡＴＭ網では、情報をセルという固
定長のブロックに分割し、各セルのヘッダ内に相手の宛
先情報を付けて網内を転送する。これに対し、既存ネッ
トワークであるＳＴＭ網では、フレーム内の時間的位置
によってチャンネルを識別する時分割多重であり、タイ
ムスロット（以下、「ＴＳ」という。ここで、１ＴＳ＝
１バイト）毎に情報を転送するものである。
例えば次のような文献に記載されるものがあった。 文献１：１９９４年電子情報通信学会秋季大会予稿集Ｂ
−４６８、奥谷・藤谷・水野著「ＡＴＭ変換機における
ＣＬＡＤ構成法の検討」Ｐ．６６ 文献２：ＮＴＴ Ｒ＆Ｄ、４２［３］（１９９３）宮保
・土井・平野・高木著「ＡＴＭ変換システム構成技術」
Ｐ．２８３−２９６ 文献３：電子情報通信学会論文誌Ｂ−Ｉ、ｊ７６−Ｂ−
Ｉ［６］龍野・戸倉著「ＡＴＭ網における無瞬断パス切
換法」Ｐ．４２１−４３０ 文献４：ＮＴＴ Ｒ＆Ｄ、４２［３］（１９９３）上田
・小原・上松・太田著「ＡＴＭクロスコネクト技術」
Ｐ．３５７−３６５ 近年、広帯域ＩＳＤＮ（Integrated Service Digital N
etwork、ディジタル統合ネットワーク）を実現させるＡ
ＴＭ技術の開発が活発に行われており、ＡＴＭ網の構築
が行われつつある。ＡＴＭ網では、情報をセルという固
定長のブロックに分割し、各セルのヘッダ内に相手の宛
先情報を付けて網内を転送する。これに対し、既存ネッ
トワークであるＳＴＭ網では、フレーム内の時間的位置
によってチャンネルを識別する時分割多重であり、タイ
ムスロット（以下、「ＴＳ」という。ここで、１ＴＳ＝
１バイト）毎に情報を転送するものである。
【０００３】ＡＴＭ通信は、通信メディアに依存しない
通信方法であり、音声、データ、画像等の各種の信号を
セルという形態で一元的に取り扱うものである。このた
め、各種サービスに依存しないＡＴＭレイヤ以下と、上
位レイヤの変換（整合）をとる部位が必要となる。この
部位がＡＴＭアダプテーションレイヤ（以下、「ＡＡ
Ｌ」という）である。ＡＡＬは、上位のアプリケーショ
ンに依存していくつかのタイプ（例えば、ＡＡＬタイプ
１、ＡＡＬタイプ２、ＡＡＬタイプ３／４、ＡＡＬタイ
プ５）が存在する。ＡＡＬタイプ１（以下、「ＡＡＬ
１」という）は、上位レイヤとしてＳＴＭ系のデータを
取り扱うタイプであり、音声通信や既存専用線サービス
等のような固定速度型のサービスを提供することを想定
したアダプテーションレイヤプロトコルである。ＡＡＬ
タイプ２（以下、「ＡＡＬ２」という）は、可変速度符
号化された映像パケットや音声パケット等、可変速度型
で、送受信端のタイミング依存性をもつサービスを提供
することを想定したアダプテーションレイヤプロトコル
である。ＡＡＬタイプ３／４（以下、「ＡＡＬ３／４」
という）は、コネクション型のデータ通信やコネクショ
ンレス型のデータ通信等のサービスを提供することを想
定したアダプテーションレイヤプロトコルである。ま
た、ＡＡＬタイプ５（以下、「ＡＡＬ５」という）は、
データ通信を主な対象に、より効率的な転送をねらいと
して提案されたアダプテーションレイヤプロトコルであ
る。
通信方法であり、音声、データ、画像等の各種の信号を
セルという形態で一元的に取り扱うものである。このた
め、各種サービスに依存しないＡＴＭレイヤ以下と、上
位レイヤの変換（整合）をとる部位が必要となる。この
部位がＡＴＭアダプテーションレイヤ（以下、「ＡＡ
Ｌ」という）である。ＡＡＬは、上位のアプリケーショ
ンに依存していくつかのタイプ（例えば、ＡＡＬタイプ
１、ＡＡＬタイプ２、ＡＡＬタイプ３／４、ＡＡＬタイ
プ５）が存在する。ＡＡＬタイプ１（以下、「ＡＡＬ
１」という）は、上位レイヤとしてＳＴＭ系のデータを
取り扱うタイプであり、音声通信や既存専用線サービス
等のような固定速度型のサービスを提供することを想定
したアダプテーションレイヤプロトコルである。ＡＡＬ
タイプ２（以下、「ＡＡＬ２」という）は、可変速度符
号化された映像パケットや音声パケット等、可変速度型
で、送受信端のタイミング依存性をもつサービスを提供
することを想定したアダプテーションレイヤプロトコル
である。ＡＡＬタイプ３／４（以下、「ＡＡＬ３／４」
という）は、コネクション型のデータ通信やコネクショ
ンレス型のデータ通信等のサービスを提供することを想
定したアダプテーションレイヤプロトコルである。ま
た、ＡＡＬタイプ５（以下、「ＡＡＬ５」という）は、
データ通信を主な対象に、より効率的な転送をねらいと
して提案されたアダプテーションレイヤプロトコルであ
る。
【０００４】上位レイヤとしてＳＴＭ系のデータを取り
扱うＡＡＬ１で、特に、ＳＴＭデータをＡＴＭデータ
（ＡＴＭセル）に変換する機能をもつ装置をこの明細書
では「ＳＴＭ／ＡＴＭ変換装置」と呼ぶこととする。Ｓ
ＴＭ系のデータであっても、そのデータ構造は何種類か
存在する。音声の６４Kbpsデータ及び多元化（６４Kbps
×ｎ：ｎ≧２の整数）データの構造を図２（Ａ），
（Ｂ）に示す。図２（Ａ）は６４Kbpsデータの場合の構
造図、及び図２（Ｂ）は多元化（６４K×ｎ）データの
場合の構造図である。図２（Ａ）に示す６４Kbpsデータ
の場合は、あるチャンネルに属するＴＳが、基準フレー
ム（以下、「ＦＰ」という）に対して特定の位置に出現
し、同一チャンネルのＴＳは１ＦＰ内に１個ある。図２
（Ａ）において、ＴＳのａ，ｂは同一チャンネルのＴＳ
で、ともにＦＰに対して同じ位置に出現する。これに対
し、図２（Ｂ）に示す多元（６４K×ｎ）データの場合
は、あるチャンネルに属するＴＳが、ＦＰに対して特定
の位置に出現し、同一チャンネルのＴＳは１ＦＰ内にｎ
個ある。図２（Ｂ）において、ＴＳのａ１，ａ２，ａ
３，…，ａｎ，ｂ１，ｂ２，ｂ３，…，ｂｎがそれぞれ
同一チャンネルのＴＳであり、１ＦＰ内のｎ個のＴＳが
ＦＰに対して特定の位置に出現するデータである。
扱うＡＡＬ１で、特に、ＳＴＭデータをＡＴＭデータ
（ＡＴＭセル）に変換する機能をもつ装置をこの明細書
では「ＳＴＭ／ＡＴＭ変換装置」と呼ぶこととする。Ｓ
ＴＭ系のデータであっても、そのデータ構造は何種類か
存在する。音声の６４Kbpsデータ及び多元化（６４Kbps
×ｎ：ｎ≧２の整数）データの構造を図２（Ａ），
（Ｂ）に示す。図２（Ａ）は６４Kbpsデータの場合の構
造図、及び図２（Ｂ）は多元化（６４K×ｎ）データの
場合の構造図である。図２（Ａ）に示す６４Kbpsデータ
の場合は、あるチャンネルに属するＴＳが、基準フレー
ム（以下、「ＦＰ」という）に対して特定の位置に出現
し、同一チャンネルのＴＳは１ＦＰ内に１個ある。図２
（Ａ）において、ＴＳのａ，ｂは同一チャンネルのＴＳ
で、ともにＦＰに対して同じ位置に出現する。これに対
し、図２（Ｂ）に示す多元（６４K×ｎ）データの場合
は、あるチャンネルに属するＴＳが、ＦＰに対して特定
の位置に出現し、同一チャンネルのＴＳは１ＦＰ内にｎ
個ある。図２（Ｂ）において、ＴＳのａ１，ａ２，ａ
３，…，ａｎ，ｂ１，ｂ２，ｂ３，…，ｂｎがそれぞれ
同一チャンネルのＴＳであり、１ＦＰ内のｎ個のＴＳが
ＦＰに対して特定の位置に出現するデータである。
【０００５】図３（Ａ）〜（Ｅ）は、ＡＴＭデータの構
造を示す図である。図３（Ａ）は、ＡＡＬのプロトコル
スタックを示す図である。ＡＡＬは、上位レイヤとＡＴ
Ｍレイヤの間にあって、セル化・デセル化を行うレイヤ
である。ＡＡＬのうち、ＡＡＬ１は固定速度型（Consta
nt Bit Rate、以下「ＣＢＲ」という）信号をＡＴＭセ
ルに収容する際に使用される。ＡＡＬは、一般に、ＳＡ
Ｒ（Segmentation And Reassembly）サブレイヤとＣＳ
（Convergence Sublayer）に分けられる。ＳＡＲサブレ
イヤは、ユーザ信号をＡＴＭセルに分解する機能と、そ
の逆にＡＴＭセルからユーザ信号を再構成する機能を有
する。ＳＡＲサブレイヤの動作は、ユーザ信号の種類に
関係なく同一である。ＣＳは、ユーザ信号のいろいろな
性質を吸収して、ＳＡＲサブレイヤの動作が共通になる
ようにするためのサブレイヤである。従って、ＣＳは、
ユーザ信号の性質に応じていくつかのプロトコルが存在
する。図３（Ｂ）は、ＳＡＲサブレイヤのフォーマット
を示す図である。４８バイトのＡＴＭセルペイロードの
全体がＳＡＲ−ＰＤＵ（SAR Protocol Data Unit）であ
る。ＳＡＲ−ＰＤＵの先頭バイトはＳＡＲ−ＰＤＵヘッ
ダに割り当てられており、残りの４７バイトがＳＡＲ−
ＰＤＵペイロードである。図３（Ｃ）はＳＡＲ−ＰＤＵ
ヘッダのフォーマットを示す図、図３（Ｄ）は非ポイン
タセルフォーマットを示す図、及び図３（Ｅ）はポイン
タセルフォーマットを示す図である。図３（Ｃ）におい
て、ＳＡＲ−ＰＤＵヘッダの前半４ビットはシーケンス
ナンバ（Sequence Number、以下「ＳＮ」という）と呼
ばれ、後半４ビットはシーケンスナンバプロテクション
（Sequence Number Protection、以下「ＳＮＰ」とい
う）と呼ばれる。ＳＡＲ−ＰＤＵヘッダの各ビットは次
のように使用される。
造を示す図である。図３（Ａ）は、ＡＡＬのプロトコル
スタックを示す図である。ＡＡＬは、上位レイヤとＡＴ
Ｍレイヤの間にあって、セル化・デセル化を行うレイヤ
である。ＡＡＬのうち、ＡＡＬ１は固定速度型（Consta
nt Bit Rate、以下「ＣＢＲ」という）信号をＡＴＭセ
ルに収容する際に使用される。ＡＡＬは、一般に、ＳＡ
Ｒ（Segmentation And Reassembly）サブレイヤとＣＳ
（Convergence Sublayer）に分けられる。ＳＡＲサブレ
イヤは、ユーザ信号をＡＴＭセルに分解する機能と、そ
の逆にＡＴＭセルからユーザ信号を再構成する機能を有
する。ＳＡＲサブレイヤの動作は、ユーザ信号の種類に
関係なく同一である。ＣＳは、ユーザ信号のいろいろな
性質を吸収して、ＳＡＲサブレイヤの動作が共通になる
ようにするためのサブレイヤである。従って、ＣＳは、
ユーザ信号の性質に応じていくつかのプロトコルが存在
する。図３（Ｂ）は、ＳＡＲサブレイヤのフォーマット
を示す図である。４８バイトのＡＴＭセルペイロードの
全体がＳＡＲ−ＰＤＵ（SAR Protocol Data Unit）であ
る。ＳＡＲ−ＰＤＵの先頭バイトはＳＡＲ−ＰＤＵヘッ
ダに割り当てられており、残りの４７バイトがＳＡＲ−
ＰＤＵペイロードである。図３（Ｃ）はＳＡＲ−ＰＤＵ
ヘッダのフォーマットを示す図、図３（Ｄ）は非ポイン
タセルフォーマットを示す図、及び図３（Ｅ）はポイン
タセルフォーマットを示す図である。図３（Ｃ）におい
て、ＳＡＲ−ＰＤＵヘッダの前半４ビットはシーケンス
ナンバ（Sequence Number、以下「ＳＮ」という）と呼
ばれ、後半４ビットはシーケンスナンバプロテクション
（Sequence Number Protection、以下「ＳＮＰ」とい
う）と呼ばれる。ＳＡＲ−ＰＤＵヘッダの各ビットは次
のように使用される。
【０００６】ＣＳインジケーション（CS Indication、
以下「ＣＳＩ」という）は、ＣＳによって使用されるビ
ットであり、使用方法はＣＳ毎に異なる。シーケンスカ
ウント（Sequence Count、以下「ＳＣ」という）は、セ
ルの順番を示す番号であり、ＣＳによって与えれる。誤
り訂正及び誤り検査用コード（Cyclic Redundancy Chec
k、以下「ＣＲＣ」という）とパリティビット（Parity
bit、以下「Ｐ」という）は、ＳＡＲ−ＰＤＵヘッダに
対する誤り制御用の検査ビットであり、このＣＲＣとＰ
を組み合わせることによってＳＡＲ−ＰＤＵヘッダに対
して誤り訂正又は誤り検出が行える。このように、図３
に示すＡＴＭセルの構造は、ＡＴＭ信号のフレーム構造
を受信側に転送する必要がある場合にも対応できるよう
に考えられており、構造化データ転送のプロトコルが規
定されている。この場合、図３（Ｅ）示すように、セル
にポインタ（０〜９３の値）を挿入して、データフレー
ムの先頭バイトを明示することとなる。ポインタは、Ａ
ＡＬペイロードの先頭に挿入される。ポインタが挿入さ
れるセルは、ＳＮが偶数のセルに限られ、そのＳＮの１
周期（０〜７）に１回挿入され、ＣＳＩビットが“１”
となる。ＡＴＭ網におけるＡＴＭ交換機の構成は、文献
２に示されるように、セルスイッチングを行うスイッチ
部と、各種回線からのデータを終端する回線対応部とか
らなる。また、高信頼性を確保するため、文献４に示さ
れるように、２重化冗長構成をとる。２重化は、交換機
内の各機能ブロック（以下、「ＦＢ」という）を単位と
して構成され、そのＦＢ間で交絡を持つ。２重化構成の
ＦＢは、一方の装置をアクト系、他方の装置をスタンバ
イ系として使用する。
以下「ＣＳＩ」という）は、ＣＳによって使用されるビ
ットであり、使用方法はＣＳ毎に異なる。シーケンスカ
ウント（Sequence Count、以下「ＳＣ」という）は、セ
ルの順番を示す番号であり、ＣＳによって与えれる。誤
り訂正及び誤り検査用コード（Cyclic Redundancy Chec
k、以下「ＣＲＣ」という）とパリティビット（Parity
bit、以下「Ｐ」という）は、ＳＡＲ−ＰＤＵヘッダに
対する誤り制御用の検査ビットであり、このＣＲＣとＰ
を組み合わせることによってＳＡＲ−ＰＤＵヘッダに対
して誤り訂正又は誤り検出が行える。このように、図３
に示すＡＴＭセルの構造は、ＡＴＭ信号のフレーム構造
を受信側に転送する必要がある場合にも対応できるよう
に考えられており、構造化データ転送のプロトコルが規
定されている。この場合、図３（Ｅ）示すように、セル
にポインタ（０〜９３の値）を挿入して、データフレー
ムの先頭バイトを明示することとなる。ポインタは、Ａ
ＡＬペイロードの先頭に挿入される。ポインタが挿入さ
れるセルは、ＳＮが偶数のセルに限られ、そのＳＮの１
周期（０〜７）に１回挿入され、ＣＳＩビットが“１”
となる。ＡＴＭ網におけるＡＴＭ交換機の構成は、文献
２に示されるように、セルスイッチングを行うスイッチ
部と、各種回線からのデータを終端する回線対応部とか
らなる。また、高信頼性を確保するため、文献４に示さ
れるように、２重化冗長構成をとる。２重化は、交換機
内の各機能ブロック（以下、「ＦＢ」という）を単位と
して構成され、そのＦＢ間で交絡を持つ。２重化構成の
ＦＢは、一方の装置をアクト系、他方の装置をスタンバ
イ系として使用する。
【０００７】保守上の要求から、アクト系として動作し
ている装置と、スタンバイ系として動作している装置の
切換が必要となることがある。また、片方の系を停止し
てパッケージを交換するような要求も発生する。この場
合、スタンバイ系を停止し、パッケージを交換し運転を
再開する。次に、アクト系のパッケージを交換するた
め、そのアクト系の切換を実行し、パッケージの交換を
行う。これら一連の系の切換動作全般にわたって、情報
の欠落や重複をはじめとする「瞬断」を起こすことのな
いよう、例えば文献３に示されるように、いくつかの無
瞬断系切換方法が検討されている。一方、ＡＴＭ網によ
る広帯域ＩＳＤＮの実現への移行期においては、既存ネ
ットワークであるＳＴＭ網とＡＴＭ網の共存が避けられ
ず、両者を接続することが要求される。この実現には、
セル組立・分解機能（Cell Assembly and Disassembl
y、以下「ＣＬＡＤ」という）の適用が必要となる。Ｃ
ＬＡＤの適用位置は、文献１に示されるように、ＡＴＭ
交換機の回線対応部となることが検討されている。
ている装置と、スタンバイ系として動作している装置の
切換が必要となることがある。また、片方の系を停止し
てパッケージを交換するような要求も発生する。この場
合、スタンバイ系を停止し、パッケージを交換し運転を
再開する。次に、アクト系のパッケージを交換するた
め、そのアクト系の切換を実行し、パッケージの交換を
行う。これら一連の系の切換動作全般にわたって、情報
の欠落や重複をはじめとする「瞬断」を起こすことのな
いよう、例えば文献３に示されるように、いくつかの無
瞬断系切換方法が検討されている。一方、ＡＴＭ網によ
る広帯域ＩＳＤＮの実現への移行期においては、既存ネ
ットワークであるＳＴＭ網とＡＴＭ網の共存が避けられ
ず、両者を接続することが要求される。この実現には、
セル組立・分解機能（Cell Assembly and Disassembl
y、以下「ＣＬＡＤ」という）の適用が必要となる。Ｃ
ＬＡＤの適用位置は、文献１に示されるように、ＡＴＭ
交換機の回線対応部となることが検討されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たように、ＡＴＭ交換機の回線対応部にセル組立機能を
持たせる場合、文献３に示される系切換方法を単に実施
するだけでは、無瞬断系切換を実現することができな
い。この理由を図４〜図６の例を挙げて以下説明する。
図４〜図６は、従来の課題の説明図であり、そのうち図
４は従来の通常動作時の両系セル組立部における動作の
概要を示す図、図５は従来の１系再立ち上げ後の両系動
作１の概要を示す図、及び図６は従来の１系再立ち上げ
後の両系動作２の概要を示す図である。図４に示す２重
化ＳＴＭ／ＡＴＭ変換装置では、ＳＴＭデータＩＮを入
力するＳＴＭデータ入力端子１に、０系ＳＴＭ／ＡＴＭ
変換装置１０と１系ＳＴＭ／ＡＴＭ変換装置２０とが接
続されている。０系ＳＴＭ／ＡＴＭ変換装置１０は、入
力端子１から入力されるＳＴＭデータＩＮを振り分ける
ＳＴＭデータ振り分け部１１と、ＡＡＬヘッダを記憶す
るＡＡＬヘッダメモリ１２とを有し、そのＡＴＭデータ
振り分け部１１で振り分けられたＡＴＭセルが複数のセ
ル組立バッファ１３−１〜１３−Ｎに振り分けて格納さ
れるようになっている。複数のセル組立バッファ１３−
１〜１３−Ｎから読み出されたＡＴＭセルがＡＴＭセル
読み出しセレクタ１４で選択され、その選択されたＡＴ
Ｍセルに、ＡＡＬヘッダメモリ１２からのＡＡＬヘッダ
が付加される。ＡＡＬヘッダが付加されたＡＴＭセル
と、ＡＴＭヘッダメモリ１５からのＡＴＭヘッダが、Ａ
ＴＭセルヘッダセレクタ１６で選択される。このセレク
タ１６で選択されたＡＴＭセルＯＵＴ１が、０系ＡＴＭ
セル出力端子１７から出力されるようになっている。
たように、ＡＴＭ交換機の回線対応部にセル組立機能を
持たせる場合、文献３に示される系切換方法を単に実施
するだけでは、無瞬断系切換を実現することができな
い。この理由を図４〜図６の例を挙げて以下説明する。
図４〜図６は、従来の課題の説明図であり、そのうち図
４は従来の通常動作時の両系セル組立部における動作の
概要を示す図、図５は従来の１系再立ち上げ後の両系動
作１の概要を示す図、及び図６は従来の１系再立ち上げ
後の両系動作２の概要を示す図である。図４に示す２重
化ＳＴＭ／ＡＴＭ変換装置では、ＳＴＭデータＩＮを入
力するＳＴＭデータ入力端子１に、０系ＳＴＭ／ＡＴＭ
変換装置１０と１系ＳＴＭ／ＡＴＭ変換装置２０とが接
続されている。０系ＳＴＭ／ＡＴＭ変換装置１０は、入
力端子１から入力されるＳＴＭデータＩＮを振り分ける
ＳＴＭデータ振り分け部１１と、ＡＡＬヘッダを記憶す
るＡＡＬヘッダメモリ１２とを有し、そのＡＴＭデータ
振り分け部１１で振り分けられたＡＴＭセルが複数のセ
ル組立バッファ１３−１〜１３−Ｎに振り分けて格納さ
れるようになっている。複数のセル組立バッファ１３−
１〜１３−Ｎから読み出されたＡＴＭセルがＡＴＭセル
読み出しセレクタ１４で選択され、その選択されたＡＴ
Ｍセルに、ＡＡＬヘッダメモリ１２からのＡＡＬヘッダ
が付加される。ＡＡＬヘッダが付加されたＡＴＭセル
と、ＡＴＭヘッダメモリ１５からのＡＴＭヘッダが、Ａ
ＴＭセルヘッダセレクタ１６で選択される。このセレク
タ１６で選択されたＡＴＭセルＯＵＴ１が、０系ＡＴＭ
セル出力端子１７から出力されるようになっている。
【０００９】１系ＳＴＭ／ＡＴＭ変換装置２０は、０系
ＳＴＭ／ＡＴＭ変換装置１０と同一の回路構成であり、
ＳＴＭデータ振り分け部２１、ＡＡＬヘッダメモリ２
２、複数のセル組立バッファ２３−１〜２３−Ｎ、ＡＴ
Ｍセル読み出しセレクタ２４、ＡＴＭヘッダメモリ２
５、ＡＴＭセルヘッダセレクタ２６、及び１系ＡＴＭセ
ルＯＵＴ２を出力する１系ＡＴＭセル出力端子２７より
構成されている。図４に示すように、通常動作時の両系
セル組立部における動作において、送られてくるＳＴＭ
データＩＮが入力端子１を通して０系ＳＴＭ／ＡＴＭ変
換装置１０及び１系ＳＴＭ／ＡＴＭ変換装置２０に入力
されており、それらの各変換装置１０，２０でセル組立
を行う。この場合、各チャンネルのセル組立バッファ１
３−１〜１３−Ｎと２３−１〜２３−Ｎの状態が両系間
で一致している。そのため、０系ＳＴＭ／ＡＴＭ変換装
置１０の出力するＡＴＭセルＯＵＴ１と、１系ＳＴＭ／
ＡＴＭ変換装置２０が出力するＡＴＭセルＯＵＴ２と
は、図示しないが、ＳＴＭデータのＴＳのａ，ｂ，…，
ｃ，ｄ，ｅ，…，ｆがそれぞれセルペイロード内の同一
位置にマッピングされる。１系ＳＴＭ／ＡＴＭ変換装置
２０を再立ち上げした場合の動作の概要が図５に示され
ている。この場合、両系のセル組立バッファ１３−１〜
１３−Ｎと２３−１〜２３−Ｎの状態は、それら両系間
で一致しない。各系が出力するＡＴＭセルＯＵＴ１，Ｏ
ＵＴ２の一例（１系再立ち上げ時）が図６に示されてい
る。この図６において、０系ＳＴＭ／ＡＴＭ変換装置１
０の出力するＡＴＭセルＯＵＴ１と、１系ＳＴＭ／ＡＴ
Ｍ変換装置２０の出力するＡＴＭセルＯＵＴ２とは、図
示しないが、ＳＴＭデータのＴＳのｇ，ｈ，…，ｉ，
ｊ，ｋ，…，ｌ，ｍがセルペイロード内の異なる位置に
マッピングされる。
ＳＴＭ／ＡＴＭ変換装置１０と同一の回路構成であり、
ＳＴＭデータ振り分け部２１、ＡＡＬヘッダメモリ２
２、複数のセル組立バッファ２３−１〜２３−Ｎ、ＡＴ
Ｍセル読み出しセレクタ２４、ＡＴＭヘッダメモリ２
５、ＡＴＭセルヘッダセレクタ２６、及び１系ＡＴＭセ
ルＯＵＴ２を出力する１系ＡＴＭセル出力端子２７より
構成されている。図４に示すように、通常動作時の両系
セル組立部における動作において、送られてくるＳＴＭ
データＩＮが入力端子１を通して０系ＳＴＭ／ＡＴＭ変
換装置１０及び１系ＳＴＭ／ＡＴＭ変換装置２０に入力
されており、それらの各変換装置１０，２０でセル組立
を行う。この場合、各チャンネルのセル組立バッファ１
３−１〜１３−Ｎと２３−１〜２３−Ｎの状態が両系間
で一致している。そのため、０系ＳＴＭ／ＡＴＭ変換装
置１０の出力するＡＴＭセルＯＵＴ１と、１系ＳＴＭ／
ＡＴＭ変換装置２０が出力するＡＴＭセルＯＵＴ２と
は、図示しないが、ＳＴＭデータのＴＳのａ，ｂ，…，
ｃ，ｄ，ｅ，…，ｆがそれぞれセルペイロード内の同一
位置にマッピングされる。１系ＳＴＭ／ＡＴＭ変換装置
２０を再立ち上げした場合の動作の概要が図５に示され
ている。この場合、両系のセル組立バッファ１３−１〜
１３−Ｎと２３−１〜２３−Ｎの状態は、それら両系間
で一致しない。各系が出力するＡＴＭセルＯＵＴ１，Ｏ
ＵＴ２の一例（１系再立ち上げ時）が図６に示されてい
る。この図６において、０系ＳＴＭ／ＡＴＭ変換装置１
０の出力するＡＴＭセルＯＵＴ１と、１系ＳＴＭ／ＡＴ
Ｍ変換装置２０の出力するＡＴＭセルＯＵＴ２とは、図
示しないが、ＳＴＭデータのＴＳのｇ，ｈ，…，ｉ，
ｊ，ｋ，…，ｌ，ｍがセルペイロード内の異なる位置に
マッピングされる。
【００１０】従って、両系のＳＴＭ／ＡＴＭ変換装置１
０，２０では、同じ内容のセルを組み立てることができ
ないこととなる。この状態は、時間の経過を待っても自
然に修正されることがない。つまり、ＳＴＭ／ＡＴＭ変
換機能を伴うような場合、セル組立バッファ１３−１〜
１３−Ｎと２３−１〜２３−Ｎの同期状態が、系切換等
の動作によって合わなくなる。強制的に両系をリセット
して、セル組立バッファ１３−１〜１３−Ｎと２３−１
〜２３−Ｎを空の状態にし、再び同じＳＴＭデータＩＮ
から取り込みを開始すれば、その後の状態は一致する
が、瞬断が起きるという問題が生じることは明らかであ
る。これは、文献３に示される系切換を実施するため
の、前提条件が整わないという問題とも言える。本発明
は、前記従来技術が持っていた課題として、ＡＴＭベー
タＩＮ及びＡＴＭセルＯＵＴ１，ＯＵＴ２という主信号
の瞬断を起こすことなく、両系の出力ＡＴＭセルを一致
させることが困難な点について解決した２重化ＳＴＭ／
ＡＴＭ変換装置の同期化方法を提供するものである。
０，２０では、同じ内容のセルを組み立てることができ
ないこととなる。この状態は、時間の経過を待っても自
然に修正されることがない。つまり、ＳＴＭ／ＡＴＭ変
換機能を伴うような場合、セル組立バッファ１３−１〜
１３−Ｎと２３−１〜２３−Ｎの同期状態が、系切換等
の動作によって合わなくなる。強制的に両系をリセット
して、セル組立バッファ１３−１〜１３−Ｎと２３−１
〜２３−Ｎを空の状態にし、再び同じＳＴＭデータＩＮ
から取り込みを開始すれば、その後の状態は一致する
が、瞬断が起きるという問題が生じることは明らかであ
る。これは、文献３に示される系切換を実施するため
の、前提条件が整わないという問題とも言える。本発明
は、前記従来技術が持っていた課題として、ＡＴＭベー
タＩＮ及びＡＴＭセルＯＵＴ１，ＯＵＴ２という主信号
の瞬断を起こすことなく、両系の出力ＡＴＭセルを一致
させることが困難な点について解決した２重化ＳＴＭ／
ＡＴＭ変換装置の同期化方法を提供するものである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、ＳＴＭ形式信号からＡＴＭ形式信号
への信号変換を行うアクト系のＳＴＭ／ＡＴＭ変換装置
とスタンバイ系のＳＴＭ／ＡＴＭ変換装置を備えた２重
化構成をとり、前記各系のＳＴＭ／ＡＴＭ変換装置は、
前記ＳＴＭ形式信号を構成するＳＴＭデータを入力し、
そのＳＴＭデータを１つ又は複数のセル組立バッファに
振り分けて格納する振り分け格納手段と、前記セル組立
バッファに格納されたＳＴＭデータをアセンブルし、Ａ
ＬＬレイヤの処理に基づいて、前記ＡＴＭ形式信号を構
成するＡＴＭセルのペイロードにマッピングし、ＡＴＭ
ヘッダを付加して前記ＳＴＭデータをＡＴＭセル化する
ＡＴＭセル化手段と、前記セル組立バッファへのＳＴＭ
データの振り分け格納を制御すると共に、前記セル組立
バッファからのＡＴＭセルの読み出しを制御する制御手
段とを、有する２重化ＳＴＭ／ＡＴＭ変換装置におい
て、次のような方法を実行するようにしている。前記ア
クト系のＳＴＭ／ＡＴＭ変換装置と前記スタンバイ系の
ＳＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数
の系間信号線を設ける。そして、前記系間信号線を介し
てそれぞれのセル組立バッファ単位に、前記セル組立バ
ッファ内の蓄積データが、ＡＡＬペイロードの最終バイ
トとなっている状態（即ち、次にセル組立バッファに入
力するＴＳデータが、ＡＡＬペイロードの先頭データと
なる状態）であり、予め取り決められたＡＡＬヘッダの
ＳＮ値となるタイミングで、前記アクト系のＳＴＭ／Ａ
ＴＭ変換装置から前記スタンバイ系のＳＴＭ／ＡＴＭ変
換装置に対して同期化を実行するセル組立バッファ番号
を通知し、その通知を受けたスタンバイ系のＳＴＭ／Ａ
ＴＭ変換装置は、次のＳＴＭフレームのＳＴＭデータか
ら前記セル組立バッファへのＳＴＭデータ取り込みを開
始することにより、前記アクト系のＳＴＭ／ＡＴＭ変換
装置の出力ＡＴＭセルと前記スタンバイ系のＳＴＭ／Ａ
ＴＭ変換装置の出力ＡＴＭセルとを一致させるようにし
ている。
に、第１の発明は、ＳＴＭ形式信号からＡＴＭ形式信号
への信号変換を行うアクト系のＳＴＭ／ＡＴＭ変換装置
とスタンバイ系のＳＴＭ／ＡＴＭ変換装置を備えた２重
化構成をとり、前記各系のＳＴＭ／ＡＴＭ変換装置は、
前記ＳＴＭ形式信号を構成するＳＴＭデータを入力し、
そのＳＴＭデータを１つ又は複数のセル組立バッファに
振り分けて格納する振り分け格納手段と、前記セル組立
バッファに格納されたＳＴＭデータをアセンブルし、Ａ
ＬＬレイヤの処理に基づいて、前記ＡＴＭ形式信号を構
成するＡＴＭセルのペイロードにマッピングし、ＡＴＭ
ヘッダを付加して前記ＳＴＭデータをＡＴＭセル化する
ＡＴＭセル化手段と、前記セル組立バッファへのＳＴＭ
データの振り分け格納を制御すると共に、前記セル組立
バッファからのＡＴＭセルの読み出しを制御する制御手
段とを、有する２重化ＳＴＭ／ＡＴＭ変換装置におい
て、次のような方法を実行するようにしている。前記ア
クト系のＳＴＭ／ＡＴＭ変換装置と前記スタンバイ系の
ＳＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数
の系間信号線を設ける。そして、前記系間信号線を介し
てそれぞれのセル組立バッファ単位に、前記セル組立バ
ッファ内の蓄積データが、ＡＡＬペイロードの最終バイ
トとなっている状態（即ち、次にセル組立バッファに入
力するＴＳデータが、ＡＡＬペイロードの先頭データと
なる状態）であり、予め取り決められたＡＡＬヘッダの
ＳＮ値となるタイミングで、前記アクト系のＳＴＭ／Ａ
ＴＭ変換装置から前記スタンバイ系のＳＴＭ／ＡＴＭ変
換装置に対して同期化を実行するセル組立バッファ番号
を通知し、その通知を受けたスタンバイ系のＳＴＭ／Ａ
ＴＭ変換装置は、次のＳＴＭフレームのＳＴＭデータか
ら前記セル組立バッファへのＳＴＭデータ取り込みを開
始することにより、前記アクト系のＳＴＭ／ＡＴＭ変換
装置の出力ＡＴＭセルと前記スタンバイ系のＳＴＭ／Ａ
ＴＭ変換装置の出力ＡＴＭセルとを一致させるようにし
ている。
【００１２】第２の発明では、第１の発明の２重化ＳＴ
Ｍ／ＡＴＭ変換装置において、前記アクト系のＳＴＭ／
ＡＴＭ変換装置と前記スタンバイ系のＳＴＭ／ＡＴＭ変
換装置との間を接続する１つ又は複数の系間信号線を設
ける。そして、前記系間信号線を介してそれぞれのセル
組立バッファ単位に、現在の前記セル組立バッファに蓄
積されているＳＴＭデータ数より、セル組立までのＳＴ
Ｍデータ数を求め、前記アクト系のＳＴＭ／ＡＴＭ変換
装置から前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置に
対して同期化を実行するセル組立バッファ番号とセル組
立までのＳＴＭデータ数を通知し、その通知を受けたス
タンバイ系のＳＴＭ／ＡＴＭ変換装置は、通知された値
の回数の前記ＳＴＭデータの入力をカウントした後、通
知されたチャンネルの前記セル組立バッファへのＳＴＭ
データ取り込みを開始することにより、前記アクト系の
ＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセルと前記スタン
バイ系のＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセルとを
一致させるようにしている。第３の発明では、第１の発
明の２重化ＳＴＭ／ＡＴＭ変換装置において、前記アク
ト系のＳＴＭ／ＡＴＭ変換装置と前記スタンバイ系のＳ
ＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数の
系間信号線を設ける。そして、前記系間信号線を介して
それぞれのセル組立バッファ単位に、前記セル組立バッ
ファに入力したＴＳデータが、ＡＡＬペイロードの最終
バイトとなる状態で、予め取り決められたＡＡＬヘッダ
のＳＮ値となるタイミングで、前記アクト系のＳＴＭ／
ＡＴＭ変換装置から前記スタンバイ系のＳＴＭ／ＡＴＭ
変換装置に対してＡＡＬペイロードの最終バイトとなっ
た入力ＴＳ番号（位置）を通知し、その通知を受けたス
タンバイ系のＳＴＭ／ＡＴＭ変換装置は、次のＴＳデー
タから前記セル組立バッファへのＳＴＭデータ取り込み
を開始することにより、前記アクト系のＳＴＭ／ＡＴＭ
変換装置の出力ＡＴＭセルと前記スタンバイ系のＳＴＭ
／ＡＴＭ変換装置の出力ＡＴＭセルとを一致させるよう
にしている。
Ｍ／ＡＴＭ変換装置において、前記アクト系のＳＴＭ／
ＡＴＭ変換装置と前記スタンバイ系のＳＴＭ／ＡＴＭ変
換装置との間を接続する１つ又は複数の系間信号線を設
ける。そして、前記系間信号線を介してそれぞれのセル
組立バッファ単位に、現在の前記セル組立バッファに蓄
積されているＳＴＭデータ数より、セル組立までのＳＴ
Ｍデータ数を求め、前記アクト系のＳＴＭ／ＡＴＭ変換
装置から前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置に
対して同期化を実行するセル組立バッファ番号とセル組
立までのＳＴＭデータ数を通知し、その通知を受けたス
タンバイ系のＳＴＭ／ＡＴＭ変換装置は、通知された値
の回数の前記ＳＴＭデータの入力をカウントした後、通
知されたチャンネルの前記セル組立バッファへのＳＴＭ
データ取り込みを開始することにより、前記アクト系の
ＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセルと前記スタン
バイ系のＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセルとを
一致させるようにしている。第３の発明では、第１の発
明の２重化ＳＴＭ／ＡＴＭ変換装置において、前記アク
ト系のＳＴＭ／ＡＴＭ変換装置と前記スタンバイ系のＳ
ＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数の
系間信号線を設ける。そして、前記系間信号線を介して
それぞれのセル組立バッファ単位に、前記セル組立バッ
ファに入力したＴＳデータが、ＡＡＬペイロードの最終
バイトとなる状態で、予め取り決められたＡＡＬヘッダ
のＳＮ値となるタイミングで、前記アクト系のＳＴＭ／
ＡＴＭ変換装置から前記スタンバイ系のＳＴＭ／ＡＴＭ
変換装置に対してＡＡＬペイロードの最終バイトとなっ
た入力ＴＳ番号（位置）を通知し、その通知を受けたス
タンバイ系のＳＴＭ／ＡＴＭ変換装置は、次のＴＳデー
タから前記セル組立バッファへのＳＴＭデータ取り込み
を開始することにより、前記アクト系のＳＴＭ／ＡＴＭ
変換装置の出力ＡＴＭセルと前記スタンバイ系のＳＴＭ
／ＡＴＭ変換装置の出力ＡＴＭセルとを一致させるよう
にしている。
【００１３】第４の発明では、第１の発明の２重化ＳＴ
Ｍ／ＡＴＭ変換装置において、前記アクト系のＳＴＭ／
ＡＴＭ変換装置と前記スタンバイ系のＳＴＭ／ＡＴＭ変
換装置との間を接続する１つ又は複数の系間信号線と、
入力ＳＴＭフレームパルスをカウントするカウンタ（例
えば、３７６進カウンタ）とを設ける。そして、前記系
間信号線を介して前記各セル組立バッファ毎に順次、そ
のセル組立バッファに入力する前記ＳＴＭデータが、前
記ＡＴＭセルのＡＡＬペイロードの先頭データとなる状
態であり、かつ前記ＡＴＭセルのＡＡＬヘッダのＳＮ値
が予め取り決められた値となる場合、前記ＳＴＭデータ
が入力しているＳＴＭフレーム時間内に、前記アクト系
のＳＴＭ／ＡＴＭ変換装置から前記スタンバイ系のＳＴ
Ｍ／ＡＴＭ変換装置に対して同期化を実行するセル組立
バッファ番号を通知し、その通知を受けたスタンバイ系
のＳＴＭ／ＡＴＭ変換装置は、このときの自系の前記カ
ウンタの入力ＳＴＭフレームパルスカウント値を、前記
入力ＳＴＭデータの前記セル組立バッファへのＳＴＭデ
ータ取り込み開始タイミングとして記憶し、前記通知を
受けた後の任意の時点において前記ＳＴＭフレームパル
スカウント値が前記カウント値となる時点から該当チャ
ンネルのＳＴＭデータの入力を開始し、セル組立時は前
記ＳＮ値を前記ＡＴＭセルに付加して送出することによ
り、前記アクト系のＳＴＭ／ＡＴＭ変換装置の出力ＡＴ
Ｍセルと前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置の
出力ＡＴＭセルとを一致させるようにしている。
Ｍ／ＡＴＭ変換装置において、前記アクト系のＳＴＭ／
ＡＴＭ変換装置と前記スタンバイ系のＳＴＭ／ＡＴＭ変
換装置との間を接続する１つ又は複数の系間信号線と、
入力ＳＴＭフレームパルスをカウントするカウンタ（例
えば、３７６進カウンタ）とを設ける。そして、前記系
間信号線を介して前記各セル組立バッファ毎に順次、そ
のセル組立バッファに入力する前記ＳＴＭデータが、前
記ＡＴＭセルのＡＡＬペイロードの先頭データとなる状
態であり、かつ前記ＡＴＭセルのＡＡＬヘッダのＳＮ値
が予め取り決められた値となる場合、前記ＳＴＭデータ
が入力しているＳＴＭフレーム時間内に、前記アクト系
のＳＴＭ／ＡＴＭ変換装置から前記スタンバイ系のＳＴ
Ｍ／ＡＴＭ変換装置に対して同期化を実行するセル組立
バッファ番号を通知し、その通知を受けたスタンバイ系
のＳＴＭ／ＡＴＭ変換装置は、このときの自系の前記カ
ウンタの入力ＳＴＭフレームパルスカウント値を、前記
入力ＳＴＭデータの前記セル組立バッファへのＳＴＭデ
ータ取り込み開始タイミングとして記憶し、前記通知を
受けた後の任意の時点において前記ＳＴＭフレームパル
スカウント値が前記カウント値となる時点から該当チャ
ンネルのＳＴＭデータの入力を開始し、セル組立時は前
記ＳＮ値を前記ＡＴＭセルに付加して送出することによ
り、前記アクト系のＳＴＭ／ＡＴＭ変換装置の出力ＡＴ
Ｍセルと前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置の
出力ＡＴＭセルとを一致させるようにしている。
【００１４】第５の発明では、第１の発明の２重化ＳＴ
Ｍ／ＡＴＭ変換装置において、前記アクト系のＳＴＭ／
ＡＴＭ変換装置と前記スタンバイ系のＳＴＭ／ＡＴＭ変
換装置との間を接続する１つ又は複数の系間信号線と、
入力ＳＴＭフレームパルスをカウントする入力ＳＴＭフ
レームパルスカウンタ（例えば、３７６進カウンタ）
と、ＳＮ値が０となるセル組立開始時における前記入力
ＳＴＭフレームパルスカウンタの入力ＳＴＭフレームパ
ルスカウント値を記憶するセル先頭フレーム番号記憶メ
モリとを設ける。そして、前記系間信号線を介して前記
アクト系のＳＴＭ／ＡＴＭ変換装置から前記スタンバイ
系のＳＴＭ／ＡＴＭ変換装置に前記入力ＳＴＭフレーム
パルスカウンタの基準ＦＰカウント値を送信し、送信さ
れた値に前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置
が、前記入力ＳＴＭフレームパルスカウンタをセットし
て両系の前記入力ＳＴＭフレームパルスカウンタの同期
化をとり、前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置
において、前記セル先頭フレーム番号記憶メモリより順
次同期化するチャンネルのセル先頭フレーム番号を読み
出し、その読み出した値と現在の前記ＦＰカウント値と
を比較し、一致がとれると、前記チャンネルのＳＴＭデ
ータの前記セル組立バッファへの入力を開始することに
より、前記アクト系のＳＴＭ／ＡＴＭ変換装置の出力Ａ
ＴＭセルと前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置
の出力ＡＴＭセルとを一致させるようにしている。
Ｍ／ＡＴＭ変換装置において、前記アクト系のＳＴＭ／
ＡＴＭ変換装置と前記スタンバイ系のＳＴＭ／ＡＴＭ変
換装置との間を接続する１つ又は複数の系間信号線と、
入力ＳＴＭフレームパルスをカウントする入力ＳＴＭフ
レームパルスカウンタ（例えば、３７６進カウンタ）
と、ＳＮ値が０となるセル組立開始時における前記入力
ＳＴＭフレームパルスカウンタの入力ＳＴＭフレームパ
ルスカウント値を記憶するセル先頭フレーム番号記憶メ
モリとを設ける。そして、前記系間信号線を介して前記
アクト系のＳＴＭ／ＡＴＭ変換装置から前記スタンバイ
系のＳＴＭ／ＡＴＭ変換装置に前記入力ＳＴＭフレーム
パルスカウンタの基準ＦＰカウント値を送信し、送信さ
れた値に前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置
が、前記入力ＳＴＭフレームパルスカウンタをセットし
て両系の前記入力ＳＴＭフレームパルスカウンタの同期
化をとり、前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置
において、前記セル先頭フレーム番号記憶メモリより順
次同期化するチャンネルのセル先頭フレーム番号を読み
出し、その読み出した値と現在の前記ＦＰカウント値と
を比較し、一致がとれると、前記チャンネルのＳＴＭデ
ータの前記セル組立バッファへの入力を開始することに
より、前記アクト系のＳＴＭ／ＡＴＭ変換装置の出力Ａ
ＴＭセルと前記スタンバイ系のＳＴＭ／ＡＴＭ変換装置
の出力ＡＴＭセルとを一致させるようにしている。
【００１５】
【作用】第１の発明によれば、アクト系のＳＴＭ／ＡＴ
Ｍ変換装置からスタンバイ系のＳＴＭ／ＡＴＭ変換装置
に対して、所定のタイミングで同期化を実行するセル組
立バッファ番号を通知する。通知を受けたスタンバイ系
のＳＴＭ／ＡＴＭ変換装置では、次のＳＴＭフレームの
ＳＴＭデータからセル組立バッファへのＳＴＭデータ取
り込みを開始する。これにより、アクト系とスタンバイ
系のセル組立バッファのＳＴＭデータ蓄積状態を、主信
号の瞬断を起こすことなく一致させることが可能とな
る。第２の発明によれば、アクト系のＳＴＭ／ＡＴＭ変
換装置からスタンバイ系のＳＴＭ／ＡＴＭ変換装置に対
して、同期化を実行するセル組立バッファ番号とセル組
立までのＳＴＭデータ数を通知する。通知を受けたスタ
ンバイ系のＳＴＭ／ＡＴＭ変換装置では、通知された値
の回数のＳＴＭデータの入力をカウントした後、通知さ
れたチャンネルのセル組立バッファへのＳＴＭデータ取
り込みを開始する。これにより、アクト系とスタンバイ
系のセル組立バッファのＳＴＭデータ蓄積状態を、主信
号の瞬断を起こすことなく一致させることが可能とな
る。第３の発明によれば、アクト系のＳＴＭ／ＡＴＭ変
換装置からスタンバイ系のＳＴＭ／ＡＴＭ変換装置に対
して、所定のタイミングで、ＡＡＬペイロードの最終バ
イトとなった入力ＴＳ番号（位置）を通知する。通知を
受けたスタンバイ系のＳＴＭ／ＡＴＭ変換装置は、次の
ＴＳデータからセル組立バッファへのＳＴＭデータ取り
込みを開始する。これにより、アクト系とスタンバイ系
のセル組立バッファのＳＴＭデータ蓄積状態を、主信号
の瞬断を起こすことなく一致させることが可能となる。
Ｍ変換装置からスタンバイ系のＳＴＭ／ＡＴＭ変換装置
に対して、所定のタイミングで同期化を実行するセル組
立バッファ番号を通知する。通知を受けたスタンバイ系
のＳＴＭ／ＡＴＭ変換装置では、次のＳＴＭフレームの
ＳＴＭデータからセル組立バッファへのＳＴＭデータ取
り込みを開始する。これにより、アクト系とスタンバイ
系のセル組立バッファのＳＴＭデータ蓄積状態を、主信
号の瞬断を起こすことなく一致させることが可能とな
る。第２の発明によれば、アクト系のＳＴＭ／ＡＴＭ変
換装置からスタンバイ系のＳＴＭ／ＡＴＭ変換装置に対
して、同期化を実行するセル組立バッファ番号とセル組
立までのＳＴＭデータ数を通知する。通知を受けたスタ
ンバイ系のＳＴＭ／ＡＴＭ変換装置では、通知された値
の回数のＳＴＭデータの入力をカウントした後、通知さ
れたチャンネルのセル組立バッファへのＳＴＭデータ取
り込みを開始する。これにより、アクト系とスタンバイ
系のセル組立バッファのＳＴＭデータ蓄積状態を、主信
号の瞬断を起こすことなく一致させることが可能とな
る。第３の発明によれば、アクト系のＳＴＭ／ＡＴＭ変
換装置からスタンバイ系のＳＴＭ／ＡＴＭ変換装置に対
して、所定のタイミングで、ＡＡＬペイロードの最終バ
イトとなった入力ＴＳ番号（位置）を通知する。通知を
受けたスタンバイ系のＳＴＭ／ＡＴＭ変換装置は、次の
ＴＳデータからセル組立バッファへのＳＴＭデータ取り
込みを開始する。これにより、アクト系とスタンバイ系
のセル組立バッファのＳＴＭデータ蓄積状態を、主信号
の瞬断を起こすことなく一致させることが可能となる。
【００１６】第４の発明によれば、アクト系のＳＴＭ／
ＡＴＭ変換装置からスタンバイ系のＳＴＭ／ＡＴＭ変換
装置に対して、所定のＳＴＭフレーム時間内に、同期化
を実行するセル組立バッファ番号を通知する。通知を受
けたスタンバイ系のＳＴＭ／ＡＴＭ変換装置では、この
ときの自系のカウンタの入力ＳＴＭフレームパルスカウ
ント値を、入力ＳＴＭデータのセル組立バッファへのＳ
ＴＭデータ取り込み開始タイミングとして記憶する。そ
して、スタンバイ系では、通知を受けた後の任意の時点
においてＳＴＭフレームパルスカウント値が前記カウン
ト値となる時点から該当チャンネルのＳＴＭデータの入
力を開始し、セル組立時はＳＮ値をＡＴＭセルに付加し
て送出する。これにより、アクト系とスタンバイ系のセ
ル組立バッファのＳＴＭデータ蓄積状態を、主信号の瞬
断を起こすことなく一致させることが可能となる。第５
の発明によれば、アクト系のＳＴＭ／ＡＴＭ変換装置か
らスタンバイ系のＳＴＭ／ＡＴＭ変換装置にＦＰカウン
ト値を送信する。スタンバイ系では、送信された値に入
力ＳＴＭフレームパルスカウンタをセットして両系の入
力ＳＴＭフレームパルスカウンタの同期化をとる。スタ
ンバイ系では、セル先頭フレーム番号記憶メモリより順
次同期化するチャンネルのセル先頭フレーム番号を読み
出し、その読み出した値と現在のＦＰカウント値とを比
較し、一致がとれると、前記チャンネルのＳＴＭデータ
のセル組立バッファへの入力を開始する。これにより、
アクト系とスタンバイ系のセル組立バッファのＳＴＭデ
ータ蓄積状態を、主信号の瞬断を起こすことなく一致さ
せることが可能となる。
ＡＴＭ変換装置からスタンバイ系のＳＴＭ／ＡＴＭ変換
装置に対して、所定のＳＴＭフレーム時間内に、同期化
を実行するセル組立バッファ番号を通知する。通知を受
けたスタンバイ系のＳＴＭ／ＡＴＭ変換装置では、この
ときの自系のカウンタの入力ＳＴＭフレームパルスカウ
ント値を、入力ＳＴＭデータのセル組立バッファへのＳ
ＴＭデータ取り込み開始タイミングとして記憶する。そ
して、スタンバイ系では、通知を受けた後の任意の時点
においてＳＴＭフレームパルスカウント値が前記カウン
ト値となる時点から該当チャンネルのＳＴＭデータの入
力を開始し、セル組立時はＳＮ値をＡＴＭセルに付加し
て送出する。これにより、アクト系とスタンバイ系のセ
ル組立バッファのＳＴＭデータ蓄積状態を、主信号の瞬
断を起こすことなく一致させることが可能となる。第５
の発明によれば、アクト系のＳＴＭ／ＡＴＭ変換装置か
らスタンバイ系のＳＴＭ／ＡＴＭ変換装置にＦＰカウン
ト値を送信する。スタンバイ系では、送信された値に入
力ＳＴＭフレームパルスカウンタをセットして両系の入
力ＳＴＭフレームパルスカウンタの同期化をとる。スタ
ンバイ系では、セル先頭フレーム番号記憶メモリより順
次同期化するチャンネルのセル先頭フレーム番号を読み
出し、その読み出した値と現在のＦＰカウント値とを比
較し、一致がとれると、前記チャンネルのＳＴＭデータ
のセル組立バッファへの入力を開始する。これにより、
アクト系とスタンバイ系のセル組立バッファのＳＴＭデ
ータ蓄積状態を、主信号の瞬断を起こすことなく一致さ
せることが可能となる。
【００１７】
【実施例】本発明は、従来より存在するＳＴＭ／ＡＴＭ
変換装置に適用される技術であり、本発明の主目的であ
る２重化ＳＴＭ／ＡＴＭ変換装置における同期確立を実
現する具体例は複数あり、かつ互いに異なる特有の効果
を持つため、各実施例毎にその具体例を説明する。
変換装置に適用される技術であり、本発明の主目的であ
る２重化ＳＴＭ／ＡＴＭ変換装置における同期確立を実
現する具体例は複数あり、かつ互いに異なる特有の効果
を持つため、各実施例毎にその具体例を説明する。
【００１８】第１の実施例 図１は、本発明の第１の実施例を示す２重化ＳＴＭ／Ａ
ＴＭ変換装置の全体の構成図である。この２重化ＳＴＭ
／ＡＴＭ変換装置は、０系ＳＴＭ／ＡＴＭ変換装置３０
と１系ＳＴＭ／ＡＴＭ変換装置６０を備えた２重化構成
となっている。各ＳＴＭ／ＡＴＭ変換装置３０，６０
は、ＳＴＭ形式の信号をＡＴＭ形式の信号（ＡＴＭセ
ル）に変換するＡＡＬ処理機能を有する同一回路構成の
装置である。ＡＡＬ機能においては、その機能の特徴か
らいくつかのタイプ（例えば、ＡＡＬ１，ＡＡＬ２，Ａ
ＡＬ３／４，ＡＡＬ５）に分類される。この第１の実施
例では、ＣＢＲのＳＴＭデータをＡＴＭセルに組立るＡ
ＡＬ１を対象とする。０系ＳＴＭ／ＡＴＭ変換装置３０
は、ＳＴＭデータＩＮを入力する入力端子３１、ＳＴＭ
フレーム信号ＳＦを入力する入力端子３２、ＳＴＭクロ
ック信号ＳＣＫを入力する入力端子３３、ＡＴＭフレー
ム信号ＡＦを入力する入力端子３４、ＡＴＭクロック信
号ＡＣＫを入力する入力端子３５、及び上位の装置と接
続される上位インタフェースの入出力端子３６を有して
いる。例えば、ＳＴＭデータＩＮの入力端子３１は、Ｓ
ＴＭ交換機等のＳＴＭ信号を入出力する装置に接続され
る。ＳＴＭ交換機との接続は、１５５．５２Mbpsの速度
でＳＤＨ装置を介して行われる。入力端子３２は、ＳＤ
Ｈ装置から出力されたＳＴＭフレーム信号ＳＦを入力す
る端子である。入力端子３３は、ＳＤＨ装置から出力さ
れたＳＴＭクロック信号ＳＣＫを入力する端子である。
さらに、上位インタフェースの入出力端子３６は、上位
装置との制御信号の通信用の端子である。ＳＴＭデータ
ＩＮの入力端子３１には、主信号の処理を行う回路ブロ
ックが接続されている。
ＴＭ変換装置の全体の構成図である。この２重化ＳＴＭ
／ＡＴＭ変換装置は、０系ＳＴＭ／ＡＴＭ変換装置３０
と１系ＳＴＭ／ＡＴＭ変換装置６０を備えた２重化構成
となっている。各ＳＴＭ／ＡＴＭ変換装置３０，６０
は、ＳＴＭ形式の信号をＡＴＭ形式の信号（ＡＴＭセ
ル）に変換するＡＡＬ処理機能を有する同一回路構成の
装置である。ＡＡＬ機能においては、その機能の特徴か
らいくつかのタイプ（例えば、ＡＡＬ１，ＡＡＬ２，Ａ
ＡＬ３／４，ＡＡＬ５）に分類される。この第１の実施
例では、ＣＢＲのＳＴＭデータをＡＴＭセルに組立るＡ
ＡＬ１を対象とする。０系ＳＴＭ／ＡＴＭ変換装置３０
は、ＳＴＭデータＩＮを入力する入力端子３１、ＳＴＭ
フレーム信号ＳＦを入力する入力端子３２、ＳＴＭクロ
ック信号ＳＣＫを入力する入力端子３３、ＡＴＭフレー
ム信号ＡＦを入力する入力端子３４、ＡＴＭクロック信
号ＡＣＫを入力する入力端子３５、及び上位の装置と接
続される上位インタフェースの入出力端子３６を有して
いる。例えば、ＳＴＭデータＩＮの入力端子３１は、Ｓ
ＴＭ交換機等のＳＴＭ信号を入出力する装置に接続され
る。ＳＴＭ交換機との接続は、１５５．５２Mbpsの速度
でＳＤＨ装置を介して行われる。入力端子３２は、ＳＤ
Ｈ装置から出力されたＳＴＭフレーム信号ＳＦを入力す
る端子である。入力端子３３は、ＳＤＨ装置から出力さ
れたＳＴＭクロック信号ＳＣＫを入力する端子である。
さらに、上位インタフェースの入出力端子３６は、上位
装置との制御信号の通信用の端子である。ＳＴＭデータ
ＩＮの入力端子３１には、主信号の処理を行う回路ブロ
ックが接続されている。
【００１９】即ち、入出力端子３１には、ＡＴＭデータ
振り分け部３７の入力側が接続されている。ＳＴＭデー
タ振り分け部３７は、入力端子３１より入力されたＳＴ
ＭデータＩＮを、ＴＳ毎に１対Ｎチャンネル（Ｎは、例
えばＳＤＨのＳＴＭ−１（１５５．５２Mbps）を６４Kb
psに換算した２０１６チャンネル）に振り分けるもので
ある。また、ＡＬＬヘッダを付加するためのＡＡＬヘッ
ダメモリ３８が設けられている。ＳＴＭデータ振り分け
部３７の出力側には、Ｎチャンネル（例えば、２０１６
チャンネル）分のセル組立バッファ３９−１〜３９−Ｎ
の入力側が接続されている。セル組立バッファ３９−１
はチャンネル１のバッファ、セル組立バッファ３９−Ｎ
はチャンネル２０１６のバッファであり、これらの各セ
ル組立バッファが例えばファーストイン・ファーストア
ウト・メモリ（以下、「ＦＩＦＯメモリ」という）等で
構成されている。ＡＡＬヘッダメモリ３８の出力側とセ
ル組立バッファ３９−１〜３９−Ｎの出力側には、ＡＴ
Ｍセル読み出しセレクタ４０の入力側が接続され、その
セレクタ４０の出力側と、ＡＴＭヘッダを付加するため
のＡＴＭヘッダメモリ４１の出力側とには、ＡＴＭヘッ
ダセレクタ４２の入力側が接続されている。ＡＴＭヘッ
ダセレクタ４２の出力側には、ＡＴＭセルＯＵＴ１を出
力する出力端子４３が接続されている。ＳＴＭフレーム
信号ＦＳの入力端子３２とＳＴＭクロック信号ＳＣＫの
入力端子３３とには、ＳＴＭクロック／フレーム分配部
４４の入力側が接続されている。ＳＴＭクロック／フレ
ーム分配部４４の出力側は、０系ＳＴＭ／ＡＴＭ変換装
置３０内の各ブロックに接続され、ＳＴＭクロック信号
とＳＴＭフレーム信号を分配するものである。同様に、
ＡＴＭフレーム信号ＡＦの入力端子３４とＡＴＭクロッ
ク信号ＡＣＫの入力端子３５とには、ＡＴＭクロック／
フレーム分配部４５の入力側が接続されている。ＡＴＭ
クロック／フレーム分配部４５の出力側は、０系ＳＴＭ
／ＡＴＭ変換装置３０内の各ブロックに接続され、ＡＴ
Ｍクロック信号とＡＴＭフレーム信号を分配するように
なっている。
振り分け部３７の入力側が接続されている。ＳＴＭデー
タ振り分け部３７は、入力端子３１より入力されたＳＴ
ＭデータＩＮを、ＴＳ毎に１対Ｎチャンネル（Ｎは、例
えばＳＤＨのＳＴＭ−１（１５５．５２Mbps）を６４Kb
psに換算した２０１６チャンネル）に振り分けるもので
ある。また、ＡＬＬヘッダを付加するためのＡＡＬヘッ
ダメモリ３８が設けられている。ＳＴＭデータ振り分け
部３７の出力側には、Ｎチャンネル（例えば、２０１６
チャンネル）分のセル組立バッファ３９−１〜３９−Ｎ
の入力側が接続されている。セル組立バッファ３９−１
はチャンネル１のバッファ、セル組立バッファ３９−Ｎ
はチャンネル２０１６のバッファであり、これらの各セ
ル組立バッファが例えばファーストイン・ファーストア
ウト・メモリ（以下、「ＦＩＦＯメモリ」という）等で
構成されている。ＡＡＬヘッダメモリ３８の出力側とセ
ル組立バッファ３９−１〜３９−Ｎの出力側には、ＡＴ
Ｍセル読み出しセレクタ４０の入力側が接続され、その
セレクタ４０の出力側と、ＡＴＭヘッダを付加するため
のＡＴＭヘッダメモリ４１の出力側とには、ＡＴＭヘッ
ダセレクタ４２の入力側が接続されている。ＡＴＭヘッ
ダセレクタ４２の出力側には、ＡＴＭセルＯＵＴ１を出
力する出力端子４３が接続されている。ＳＴＭフレーム
信号ＦＳの入力端子３２とＳＴＭクロック信号ＳＣＫの
入力端子３３とには、ＳＴＭクロック／フレーム分配部
４４の入力側が接続されている。ＳＴＭクロック／フレ
ーム分配部４４の出力側は、０系ＳＴＭ／ＡＴＭ変換装
置３０内の各ブロックに接続され、ＳＴＭクロック信号
とＳＴＭフレーム信号を分配するものである。同様に、
ＡＴＭフレーム信号ＡＦの入力端子３４とＡＴＭクロッ
ク信号ＡＣＫの入力端子３５とには、ＡＴＭクロック／
フレーム分配部４５の入力側が接続されている。ＡＴＭ
クロック／フレーム分配部４５の出力側は、０系ＳＴＭ
／ＡＴＭ変換装置３０内の各ブロックに接続され、ＡＴ
Ｍクロック信号とＡＴＭフレーム信号を分配するように
なっている。
【００２０】ＳＴＭフレーム信号ＳＦの入力端子３２、
ＳＴＭクロック信号ＳＣＫの入力端子３３、及び上位イ
ンタフェースの入出力端子３６には、制御信号を処理す
る回路ブロックが接続されている。即ち、入力端子３
２，３３には、ＴＳカウンタ４６の入力側が接続され、
そのＴＳカウンタ４６の出力側に、ＳＴＭデータ書き込
み制御部４７の入力側が接続されている。ＴＳカウンタ
４６は、ＳＴＭデータ書き込み制御部４７に対してＴＳ
カウント値を通知する機能を有している。ＳＴＭデータ
書き込み制御部４７の出力側には、制御信号線を介して
ＳＴＭデータ振り分け部３７とセル組立バッファ制御部
４８が接続されている。セル組立バッファ制御部４８
は、制御信号線を介してセル組立バッファ３９−１〜３
９−Ｎ、ＡＴＭセル読み出しセレクタ４０、ＡＡＬヘッ
ダメモリ３８、ＡＴＭヘッダメモリ４１、及びＡＴＭヘ
ッダセレクタ４２にそれぞれ接続されている。また、入
出力端子３６には、上位インタフェース４９が接続さ
れ、その上位インタフェース４９が、内部バスを介して
ＳＴＭデータ書き込み制御部４７、セル組立バッファ制
御部４８、及び同期化制御部５０に接続されている。同
期化制御部５０は、他の１系ＳＴＭ／ＡＴＭ変換装置６
０との同期化をとるための機能を有している。ここで、
ＳＴＭデータ振り分け部３７及びセル組立バッファ３９
−１〜３９−Ｎは、ＳＴＭデータＩＮを入力し、そのＳ
ＴＭデータＩＮを１つ又は複数のセル組立バッファ３９
−１〜３９−Ｎに振り分けて格納する振り分け格納手段
を構成している。ＡＡＬヘッダメモリ３８、ＡＴＭセル
読み出しセレクタ４０、ＡＴＭヘッダメモリ４１、及び
ＡＴＭヘッダセレクタ４２は、セル組立バッフア３９−
１〜３９−Ｎに格納されたＳＴＭデータＩＮをアセンブ
ルしてＡＡＬレイヤの処理に基づいてＡＴＭセルのペイ
ロードにマッピングし、ＡＴＭヘッダを付加してＡＴＭ
セル化するＡＴＭセル化手段を構成している。また、セ
ル組立バッファ制御部４８は、前記振り分け格納手段と
ＡＴＭセル化手段を制御する制御手段としての機能を有
している。
ＳＴＭクロック信号ＳＣＫの入力端子３３、及び上位イ
ンタフェースの入出力端子３６には、制御信号を処理す
る回路ブロックが接続されている。即ち、入力端子３
２，３３には、ＴＳカウンタ４６の入力側が接続され、
そのＴＳカウンタ４６の出力側に、ＳＴＭデータ書き込
み制御部４７の入力側が接続されている。ＴＳカウンタ
４６は、ＳＴＭデータ書き込み制御部４７に対してＴＳ
カウント値を通知する機能を有している。ＳＴＭデータ
書き込み制御部４７の出力側には、制御信号線を介して
ＳＴＭデータ振り分け部３７とセル組立バッファ制御部
４８が接続されている。セル組立バッファ制御部４８
は、制御信号線を介してセル組立バッファ３９−１〜３
９−Ｎ、ＡＴＭセル読み出しセレクタ４０、ＡＡＬヘッ
ダメモリ３８、ＡＴＭヘッダメモリ４１、及びＡＴＭヘ
ッダセレクタ４２にそれぞれ接続されている。また、入
出力端子３６には、上位インタフェース４９が接続さ
れ、その上位インタフェース４９が、内部バスを介して
ＳＴＭデータ書き込み制御部４７、セル組立バッファ制
御部４８、及び同期化制御部５０に接続されている。同
期化制御部５０は、他の１系ＳＴＭ／ＡＴＭ変換装置６
０との同期化をとるための機能を有している。ここで、
ＳＴＭデータ振り分け部３７及びセル組立バッファ３９
−１〜３９−Ｎは、ＳＴＭデータＩＮを入力し、そのＳ
ＴＭデータＩＮを１つ又は複数のセル組立バッファ３９
−１〜３９−Ｎに振り分けて格納する振り分け格納手段
を構成している。ＡＡＬヘッダメモリ３８、ＡＴＭセル
読み出しセレクタ４０、ＡＴＭヘッダメモリ４１、及び
ＡＴＭヘッダセレクタ４２は、セル組立バッフア３９−
１〜３９−Ｎに格納されたＳＴＭデータＩＮをアセンブ
ルしてＡＡＬレイヤの処理に基づいてＡＴＭセルのペイ
ロードにマッピングし、ＡＴＭヘッダを付加してＡＴＭ
セル化するＡＴＭセル化手段を構成している。また、セ
ル組立バッファ制御部４８は、前記振り分け格納手段と
ＡＴＭセル化手段を制御する制御手段としての機能を有
している。
【００２１】１系ＳＴＭ／ＡＴＭ変換装置６０は、０系
ＳＴＭ／ＡＴＭ変換装置３０と同一の回路構成であり、
ＳＴＭデータＩＮの入力端子６１、ＡＴＭフレーム信号
ＳＦの入力端子６２、ＳＴＭクロック信号ＳＣＫの入力
端子６３、ＡＴＭフレーム信号ＡＦの入力端子６４、Ａ
ＴＭクロック信号ＡＣＫの入力端子６５、上位インタフ
ェースの入出力端子６６、及びＡＴＭセルＯＵＴ２の出
力端子７３を有している。これらの端子には、ＳＴＭデ
ータ振り分け部６７、ＡＡＬヘッダメモリ６８、セル組
立バッファ６９−１〜６９−Ｎ、ＡＴＭセル読み出しセ
レクタ７０、ＡＴＭヘッダメモリ７１、ＡＴＭヘッダセ
レクタ７２、ＳＴＭクロック／フレーム分配部７４、Ａ
ＴＭクロック／フレーム分配部７５、ＴＳカウンタ７
６、ＳＴＭデータ書き込み制御部７７、セル組立バッフ
ァ制御部７８、上位インタフェース７９、及び同期化制
御部８０が接続されている。０系ＳＴＭ／ＡＴＭ変換装
置３０内の同期化制御部５０と、１系ＳＴＭ／ＡＴＭ変
換装置６０内の同期化制御部８０とは、複数の信号線を
介して接続されている。これらの信号線の種類や本数
は、各実施例毎に異なっている。この第１の実施例で
は、０系同期化制御部５０から、同期化クロック信号線
５１、データイネーブル信号線５２、及びチャンネル番
号データ信号線５３を介して、１系同期化制御部８０が
接続されている。また、１系同期化制御部８０から、同
期化クロック信号線８１、データイネーブル信号線８
２、及びチャンネル番号データ信号線８３を介して、０
系同期化制御部５０が接続されている。各チャンネル番
号データ信号線５３，８３は、信号幅が複数ビット（例
えば、１２ビット幅）の信号線である。
ＳＴＭ／ＡＴＭ変換装置３０と同一の回路構成であり、
ＳＴＭデータＩＮの入力端子６１、ＡＴＭフレーム信号
ＳＦの入力端子６２、ＳＴＭクロック信号ＳＣＫの入力
端子６３、ＡＴＭフレーム信号ＡＦの入力端子６４、Ａ
ＴＭクロック信号ＡＣＫの入力端子６５、上位インタフ
ェースの入出力端子６６、及びＡＴＭセルＯＵＴ２の出
力端子７３を有している。これらの端子には、ＳＴＭデ
ータ振り分け部６７、ＡＡＬヘッダメモリ６８、セル組
立バッファ６９−１〜６９−Ｎ、ＡＴＭセル読み出しセ
レクタ７０、ＡＴＭヘッダメモリ７１、ＡＴＭヘッダセ
レクタ７２、ＳＴＭクロック／フレーム分配部７４、Ａ
ＴＭクロック／フレーム分配部７５、ＴＳカウンタ７
６、ＳＴＭデータ書き込み制御部７７、セル組立バッフ
ァ制御部７８、上位インタフェース７９、及び同期化制
御部８０が接続されている。０系ＳＴＭ／ＡＴＭ変換装
置３０内の同期化制御部５０と、１系ＳＴＭ／ＡＴＭ変
換装置６０内の同期化制御部８０とは、複数の信号線を
介して接続されている。これらの信号線の種類や本数
は、各実施例毎に異なっている。この第１の実施例で
は、０系同期化制御部５０から、同期化クロック信号線
５１、データイネーブル信号線５２、及びチャンネル番
号データ信号線５３を介して、１系同期化制御部８０が
接続されている。また、１系同期化制御部８０から、同
期化クロック信号線８１、データイネーブル信号線８
２、及びチャンネル番号データ信号線８３を介して、０
系同期化制御部５０が接続されている。各チャンネル番
号データ信号線５３，８３は、信号幅が複数ビット（例
えば、１２ビット幅）の信号線である。
【００２２】図７は、図１中の０系同期化制御部５０及
び１系同期化制御部８０の構成図である。０系同期化制
御部５０と１系同期化制御部８０とは、同一の回路構成
である。０系同期化制御部５０は、ＳＴＭデータ書き込
み制御部４７、セル組立バッファ制御部４８、及び上位
インタフェース４９に接続された内部バス１０１と接続
される内部バスインタフェース回路１１０と、同期化信
号送信回路１２０と、同期化信号受信回路１３０と、時
間管理部（以下、「ＴＩＭＥ管理部」という）１４０と
を、有している。内部バスインタフェース回路１１０
は、データの読み取りや書き込み等を行う回路であり、
チャンネル番号信号線１１１及びデータ送出指示信号線
１１２を介して同期化信号送信回路１２０に接続される
と共に、チャンネル番号信号線１３１及びデータ受信信
号線１３２を介して同期化信号受信回路１３０と接続さ
れている。ＴＩＭＥ管理部１４０は、０系ＳＴＭ／ＡＴ
Ｍ変換装置３０内で分配されるフレーム信号Ｆ及びクロ
ック信号ＣＫを入力し、第１の処理時間指示信号１４
１、第２の処理時間指示信号１４２、及び第３の処理時
間指示信号１４３を出力して内部バスインタフェース回
路１１０、同期化信号送信回路１２０、及び同期化信号
受信回路１３０のタイミングを制御する機能を有してい
る。第１の処理時間指示信号１４１のデータ幅は、例え
ば２ビット幅となっている。
び１系同期化制御部８０の構成図である。０系同期化制
御部５０と１系同期化制御部８０とは、同一の回路構成
である。０系同期化制御部５０は、ＳＴＭデータ書き込
み制御部４７、セル組立バッファ制御部４８、及び上位
インタフェース４９に接続された内部バス１０１と接続
される内部バスインタフェース回路１１０と、同期化信
号送信回路１２０と、同期化信号受信回路１３０と、時
間管理部（以下、「ＴＩＭＥ管理部」という）１４０と
を、有している。内部バスインタフェース回路１１０
は、データの読み取りや書き込み等を行う回路であり、
チャンネル番号信号線１１１及びデータ送出指示信号線
１１２を介して同期化信号送信回路１２０に接続される
と共に、チャンネル番号信号線１３１及びデータ受信信
号線１３２を介して同期化信号受信回路１３０と接続さ
れている。ＴＩＭＥ管理部１４０は、０系ＳＴＭ／ＡＴ
Ｍ変換装置３０内で分配されるフレーム信号Ｆ及びクロ
ック信号ＣＫを入力し、第１の処理時間指示信号１４
１、第２の処理時間指示信号１４２、及び第３の処理時
間指示信号１４３を出力して内部バスインタフェース回
路１１０、同期化信号送信回路１２０、及び同期化信号
受信回路１３０のタイミングを制御する機能を有してい
る。第１の処理時間指示信号１４１のデータ幅は、例え
ば２ビット幅となっている。
【００２３】１系同期化制御部８０は、０系同期化制御
部５０と同様に、内部バス２０１に接続された内部バス
インタフェース回路２１０、同期化信号送信回路２２
０、同期化信号受信回路２３０、及びＴＩＭＥ管理部２
４０を有している。内部バスインタフェース回路２１０
は、チャンネル番号信号線２１１、及びデータ送出指示
信号線２１２を介して同期化信号送信回路２２０に接続
されると共に、チャンネル番号信号線２３１、及びデー
タ受信信号線２３２を介して同期化信号受信回路２３０
に接続されている。ＴＩＭＥ管理部２４０は、１系ＳＴ
Ｍ／ＡＴＭ変換装置６０内で分配されたフレーム信号Ｆ
及びクロック信号ＣＫを入力し、データ幅が例えば２ビ
ット幅の第１の処理時間指示信号２４１、第２の処理時
間指示信号２４２、及び第３の処理時間指示信号２４３
を出力し、内部バスインタフェース回路２１０、同期化
信号送信回路２２０、及び同期化信号受信回路２３０の
タイミング制御を行う機能を有している。０系同期化信
号送信回路１２０は、同期化クロック信号線５１、デー
タイネーブル信号線５２、及びデータ幅が例えば１２ビ
ット幅のチャンネル番号データ信号線５３を介して、１
系同期化信号受信回路２３０に接続されている。１系同
期化信号送信回路２２０は、同期化クロック信号線８
１、データイネーブル信号線８２、及びデータ幅が例え
ば１２ビット幅のチャンネル番号データ信号線８３を介
して、０系同期化信号受信回路１３０に接続されてい
る。
部５０と同様に、内部バス２０１に接続された内部バス
インタフェース回路２１０、同期化信号送信回路２２
０、同期化信号受信回路２３０、及びＴＩＭＥ管理部２
４０を有している。内部バスインタフェース回路２１０
は、チャンネル番号信号線２１１、及びデータ送出指示
信号線２１２を介して同期化信号送信回路２２０に接続
されると共に、チャンネル番号信号線２３１、及びデー
タ受信信号線２３２を介して同期化信号受信回路２３０
に接続されている。ＴＩＭＥ管理部２４０は、１系ＳＴ
Ｍ／ＡＴＭ変換装置６０内で分配されたフレーム信号Ｆ
及びクロック信号ＣＫを入力し、データ幅が例えば２ビ
ット幅の第１の処理時間指示信号２４１、第２の処理時
間指示信号２４２、及び第３の処理時間指示信号２４３
を出力し、内部バスインタフェース回路２１０、同期化
信号送信回路２２０、及び同期化信号受信回路２３０の
タイミング制御を行う機能を有している。０系同期化信
号送信回路１２０は、同期化クロック信号線５１、デー
タイネーブル信号線５２、及びデータ幅が例えば１２ビ
ット幅のチャンネル番号データ信号線５３を介して、１
系同期化信号受信回路２３０に接続されている。１系同
期化信号送信回路２２０は、同期化クロック信号線８
１、データイネーブル信号線８２、及びデータ幅が例え
ば１２ビット幅のチャンネル番号データ信号線８３を介
して、０系同期化信号受信回路１３０に接続されてい
る。
【００２４】次に、以上のように構成される２重化ＳＴ
Ｍ／ＡＴＭ変換装置の同期化方法を説明する。前記従来
技術で説明したように、交換システムのような高い信頼
性を要求されるシステムでは、装置の構成をＦＢ（機能
ブロック）に分け、そのＦＢ毎に２重化等の冗長構成を
とる。この第１の実施例における２重化ＳＴＭ／ＡＴＭ
変換装置も、交換システムの中の１つのＦＢとして位置
づけられる。このような２重化システムにおいては、通
常時は両系が同じ状態で運転を実施している。即ち、０
系ＳＴＭ／ＡＴＭ変換装置３０も、１系ＳＴＭ／ＡＴＭ
変換装置６０も、通常の動作時は、クロック信号やフレ
ーム信号の若干の相違はあるものの、同じＳＴＭデータ
ＩＮの入力を受け、同じ動作を実行している。このよう
な状態のもとでは、同じＳＴＭデータＩＮが０系と１系
のＳＴＭ／ＡＴＭ変換装置３０，６０に入力されること
となる。これは、０系ＳＴＭデータ入力端子３１も、１
系ＳＴＭデータ入力端子６１も、同一の系の出力を前段
のＦＢより入力されることとなるからである。同じＳＴ
ＭデータＩＮが０系と１系のＳＴＭ／ＡＴＭ変換装置３
０，６０に入力された場合、０系と１系のＳＴＭ／ＡＴ
Ｍ変換装置３０，６０のＡＴＭ側の出力は、両系とも同
じ出力を行わなければならないのは明らかである。以
下、２重化ＳＴＭ／ＡＴＭ変換装置の同期化方法を各動
作（１）〜（４）に分けて説明する。
Ｍ／ＡＴＭ変換装置の同期化方法を説明する。前記従来
技術で説明したように、交換システムのような高い信頼
性を要求されるシステムでは、装置の構成をＦＢ（機能
ブロック）に分け、そのＦＢ毎に２重化等の冗長構成を
とる。この第１の実施例における２重化ＳＴＭ／ＡＴＭ
変換装置も、交換システムの中の１つのＦＢとして位置
づけられる。このような２重化システムにおいては、通
常時は両系が同じ状態で運転を実施している。即ち、０
系ＳＴＭ／ＡＴＭ変換装置３０も、１系ＳＴＭ／ＡＴＭ
変換装置６０も、通常の動作時は、クロック信号やフレ
ーム信号の若干の相違はあるものの、同じＳＴＭデータ
ＩＮの入力を受け、同じ動作を実行している。このよう
な状態のもとでは、同じＳＴＭデータＩＮが０系と１系
のＳＴＭ／ＡＴＭ変換装置３０，６０に入力されること
となる。これは、０系ＳＴＭデータ入力端子３１も、１
系ＳＴＭデータ入力端子６１も、同一の系の出力を前段
のＦＢより入力されることとなるからである。同じＳＴ
ＭデータＩＮが０系と１系のＳＴＭ／ＡＴＭ変換装置３
０，６０に入力された場合、０系と１系のＳＴＭ／ＡＴ
Ｍ変換装置３０，６０のＡＴＭ側の出力は、両系とも同
じ出力を行わなければならないのは明らかである。以
下、２重化ＳＴＭ／ＡＴＭ変換装置の同期化方法を各動
作（１）〜（４）に分けて説明する。
【００２５】（１） 図１の２重化ＳＴＭ／ＡＴＭ変換
装置の動作説明 （１）（ａ） 主信号に関する動作 主信号であるＳＴＭデータＩＮの流れを追って動作の説
明をすると、そのＳＴＭデータＩＮは、ＳＴＭクロック
信号ＳＣＫ及びＳＴＭフレーム信号ＳＦと共に、０系Ｓ
ＴＭ／ＡＴＭ変換装置３０の入力端子３１，３２，３３
及び１系ＳＴＭ／ＡＴＭ変換装置６０の入力端子６１，
６２，６３から入力される。ここでのクロックレート
は、例えば１９．４４MHzで、これは１５５．５２bpsの
信号を８パラレル化した時のクロック速度である。フレ
ーム周期は１２５μsecであり、これはＳＤＨにおける
フレーム周期である。入力されるＳＴＭデータＩＮのＴ
Ｓ（タイムスロット）数は、１フレーム当り２４３０Ｔ
Ｓとなる。この中で、オーバヘッドを除いたペイロード
に相当する部分は、２０１６ＴＳとなる。入力端子３
１，６１から入力されたＳＴＭデータＩＮは、ＳＴＭデ
ータ振り分け部３７，６７へ送られる。また、入力端子
３３，６３から入力されたＳＴＭクロック信号ＳＣＫ
と、入力端子３２，６２から入力されたＳＴＭフレーム
信号ＳＦは、ＳＴＭクロック／フレーム分配部４４，７
４及びＴＳカウンタ４６，７６へ送られる。ＳＴＭクロ
ック信号ＳＣＫとＳＴＭフレーム信号ＳＦが入力される
ＴＳカウンタ４６，７６は、単純なアップカウンタであ
り、ＳＴＭクロック信号ＳＣＫをカウントアップし、Ｓ
ＴＭフレーム信号ＳＦによってリセットされる。つま
り、ＴＳカウンタ４６，７６は、０〜２４２９までの値
を出力する動作を繰り返し、そのカウント結果をＳＴＭ
データ書き込み制御部４７，７７へ送る。ＳＴＭ側のＳ
ＴＭクロック／フレーム分配部４４，７４は、各ＳＴＭ
／ＡＴＭ変換装置３０，６０内で必要となるＳＴＭ系の
クロック信号とフレーム信号を物理的に各ブロックに分
配する。
装置の動作説明 （１）（ａ） 主信号に関する動作 主信号であるＳＴＭデータＩＮの流れを追って動作の説
明をすると、そのＳＴＭデータＩＮは、ＳＴＭクロック
信号ＳＣＫ及びＳＴＭフレーム信号ＳＦと共に、０系Ｓ
ＴＭ／ＡＴＭ変換装置３０の入力端子３１，３２，３３
及び１系ＳＴＭ／ＡＴＭ変換装置６０の入力端子６１，
６２，６３から入力される。ここでのクロックレート
は、例えば１９．４４MHzで、これは１５５．５２bpsの
信号を８パラレル化した時のクロック速度である。フレ
ーム周期は１２５μsecであり、これはＳＤＨにおける
フレーム周期である。入力されるＳＴＭデータＩＮのＴ
Ｓ（タイムスロット）数は、１フレーム当り２４３０Ｔ
Ｓとなる。この中で、オーバヘッドを除いたペイロード
に相当する部分は、２０１６ＴＳとなる。入力端子３
１，６１から入力されたＳＴＭデータＩＮは、ＳＴＭデ
ータ振り分け部３７，６７へ送られる。また、入力端子
３３，６３から入力されたＳＴＭクロック信号ＳＣＫ
と、入力端子３２，６２から入力されたＳＴＭフレーム
信号ＳＦは、ＳＴＭクロック／フレーム分配部４４，７
４及びＴＳカウンタ４６，７６へ送られる。ＳＴＭクロ
ック信号ＳＣＫとＳＴＭフレーム信号ＳＦが入力される
ＴＳカウンタ４６，７６は、単純なアップカウンタであ
り、ＳＴＭクロック信号ＳＣＫをカウントアップし、Ｓ
ＴＭフレーム信号ＳＦによってリセットされる。つま
り、ＴＳカウンタ４６，７６は、０〜２４２９までの値
を出力する動作を繰り返し、そのカウント結果をＳＴＭ
データ書き込み制御部４７，７７へ送る。ＳＴＭ側のＳ
ＴＭクロック／フレーム分配部４４，７４は、各ＳＴＭ
／ＡＴＭ変換装置３０，６０内で必要となるＳＴＭ系の
クロック信号とフレーム信号を物理的に各ブロックに分
配する。
【００２６】同様に、ＡＴＭ側のＡＴＭクロック／フレ
ーム分配部４５，７５は、入力端子３４，３５，６４，
６５から入力されるＡＴＭクロック信号ＡＣＫ及びＡＴ
Ｍフレーム信号ＡＦを入力し、各ＳＴＭ／ＡＴＭ変換装
置３０，６０内で必要となるＡＴＭ系のクロック信号と
フレーム信号を物理的に各ブロックに分配する。ＳＴＭ
データ書き込み制御部４７，７７は、ＴＳ上のどのＳＴ
Ｍデータをどのセル組立バッファ３９−１〜３９−Ｎ，
６９−１〜６９−Ｎに入力するかという情報（これを、
「以下チャンネル情報」という）を記憶したメモリを持
っている。２４３０ＴＳの中でオーバヘッド部分に割り
当てられている位置のＴＳには、その旨を明示する値が
書き込まれており、ＳＴＭデータ書き込み制御部４７，
７７では、ＴＳカウンタ４６，７６からの入力を受け
て、その値をメモリアドレス値とする。ＳＴＭデータ書
き込み制御部４７，７７から出力されたセル組立バッフ
ァチャンネル番号値は、ＳＴＭデータ振り分け部３７，
６７とセル組立バッファ制御部４８，７８へ送られる。
ＳＴＭデータ振り分け部３７，６７は、ＳＴＭデータ書
き込み制御部４７，７７からの振り分け先の指示に従
い、入力端子３１，６１から入力されるＳＴＭデータＩ
ＮをＴＳ単位にセル組立バッファ３７−１〜３７−Ｎ，
６９−１〜６９−Ｎへ振り分ける。
ーム分配部４５，７５は、入力端子３４，３５，６４，
６５から入力されるＡＴＭクロック信号ＡＣＫ及びＡＴ
Ｍフレーム信号ＡＦを入力し、各ＳＴＭ／ＡＴＭ変換装
置３０，６０内で必要となるＡＴＭ系のクロック信号と
フレーム信号を物理的に各ブロックに分配する。ＳＴＭ
データ書き込み制御部４７，７７は、ＴＳ上のどのＳＴ
Ｍデータをどのセル組立バッファ３９−１〜３９−Ｎ，
６９−１〜６９−Ｎに入力するかという情報（これを、
「以下チャンネル情報」という）を記憶したメモリを持
っている。２４３０ＴＳの中でオーバヘッド部分に割り
当てられている位置のＴＳには、その旨を明示する値が
書き込まれており、ＳＴＭデータ書き込み制御部４７，
７７では、ＴＳカウンタ４６，７６からの入力を受け
て、その値をメモリアドレス値とする。ＳＴＭデータ書
き込み制御部４７，７７から出力されたセル組立バッフ
ァチャンネル番号値は、ＳＴＭデータ振り分け部３７，
６７とセル組立バッファ制御部４８，７８へ送られる。
ＳＴＭデータ振り分け部３７，６７は、ＳＴＭデータ書
き込み制御部４７，７７からの振り分け先の指示に従
い、入力端子３１，６１から入力されるＳＴＭデータＩ
ＮをＴＳ単位にセル組立バッファ３７−１〜３７−Ｎ，
６９−１〜６９−Ｎへ振り分ける。
【００２７】セル組立バッファ制御部４８，７８は、セ
ル組立バッファ３９−１〜３９−Ｎ，６９−１〜６９−
Ｎ内に蓄積されたデータ量を各セル組立バッファ毎（即
ち、チャンネル毎）に管理する。基本的には、例えば２
０１６個あるセル組立バッファ３９−１〜３９−Ｎ，６
９−１〜６９−Ｎのうちいずれかのセル組立バッファ
に、ＡＡＬのペイロード分に相当するデータが蓄積され
ると、ＡＴＭセルへの組立指示を出力する。この指示
は、まず、ＡＴＭヘッダメモリ４１，７１に対して、こ
れから出力するセル組立バッファの番号を通知すること
から行われる。ＡＴＭヘッダメモリ４１，７１は、セル
組立バッファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎ
のそれぞれに対応するＡＴＭセルのヘッダをすべてテー
ブルに記憶しており、セル組立バッファ制御部４８，７
８からの指示で、該当するＳＴＭセルのヘッダ部分５バ
イトを出力する。この時、ＡＴＭヘッダセレクタ４２，
７２は、ＡＴＭヘッダメモリ４１，７１側をセレクトす
るようセル組立バッファ制御部４８，７８より指示され
る。
ル組立バッファ３９−１〜３９−Ｎ，６９−１〜６９−
Ｎ内に蓄積されたデータ量を各セル組立バッファ毎（即
ち、チャンネル毎）に管理する。基本的には、例えば２
０１６個あるセル組立バッファ３９−１〜３９−Ｎ，６
９−１〜６９−Ｎのうちいずれかのセル組立バッファ
に、ＡＡＬのペイロード分に相当するデータが蓄積され
ると、ＡＴＭセルへの組立指示を出力する。この指示
は、まず、ＡＴＭヘッダメモリ４１，７１に対して、こ
れから出力するセル組立バッファの番号を通知すること
から行われる。ＡＴＭヘッダメモリ４１，７１は、セル
組立バッファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎ
のそれぞれに対応するＡＴＭセルのヘッダをすべてテー
ブルに記憶しており、セル組立バッファ制御部４８，７
８からの指示で、該当するＳＴＭセルのヘッダ部分５バ
イトを出力する。この時、ＡＴＭヘッダセレクタ４２，
７２は、ＡＴＭヘッダメモリ４１，７１側をセレクトす
るようセル組立バッファ制御部４８，７８より指示され
る。
【００２８】ＡＡＬヘッダメモリ３８，６８は、ＡＴＭ
ヘッダメモリ４１，７１と同様に、セル組立バッファ３
９−１〜３９−Ｎ，６９−１〜６９−Ｎのそれぞれに対
応するＡＡＬヘッダを全てテーブルに記憶している。セ
ル組立バッファ制御部４８，７８は、ＡＡＬヘッダメモ
リ３８，６８に対して指示を与え、セル組立バッファ３
９−１〜３９−Ｎ，６９−１〜６９−Ｎのそれぞれに対
応するＡＡＬヘッダ１バイトをＡＴＭセル読み出しセレ
クタ４０，７０へ出力させる。さらに、セル組立バッフ
ァ制御部４８，７８からの指示に従い、ＡＴＭセルのペ
イロード部分を、該当するセル組立バッファ３９−１〜
３９−Ｎ，６９−１〜６９−ＮからＡＴＭセル読み出し
セレクタ４０，７０へ出力する。ＡＴＭセル読み出しセ
レクタ４０，７０は、セル組立バッファ制御部４８，７
８からの指示を受けて、ＡＡＬヘッダメモリ３８，６８
からの出力と、セル組立バッファ３９−１〜３９−Ｎ，
６９−１〜６９−Ｎからの出力とを選択し、その選択結
果をＡＴＭヘッダセレクタ４２，７２へ送る。ＡＴＭヘ
ッダセレクタ４２，７２は、セル組立バッファ制御部４
８，７８からの指示に従い、ＡＴＭセル読み出しセレク
タ４０，７０の出力と、ＡＴＭヘッダメモリ４１，７１
の出力とを選択する。このような動作により、例えば５
３バイトのＡＴＭセルＯＵＴ１，ＯＵＴ２が組立られ、
出力端子４３，７３から出力されることとなる。
ヘッダメモリ４１，７１と同様に、セル組立バッファ３
９−１〜３９−Ｎ，６９−１〜６９−Ｎのそれぞれに対
応するＡＡＬヘッダを全てテーブルに記憶している。セ
ル組立バッファ制御部４８，７８は、ＡＡＬヘッダメモ
リ３８，６８に対して指示を与え、セル組立バッファ３
９−１〜３９−Ｎ，６９−１〜６９−Ｎのそれぞれに対
応するＡＡＬヘッダ１バイトをＡＴＭセル読み出しセレ
クタ４０，７０へ出力させる。さらに、セル組立バッフ
ァ制御部４８，７８からの指示に従い、ＡＴＭセルのペ
イロード部分を、該当するセル組立バッファ３９−１〜
３９−Ｎ，６９−１〜６９−ＮからＡＴＭセル読み出し
セレクタ４０，７０へ出力する。ＡＴＭセル読み出しセ
レクタ４０，７０は、セル組立バッファ制御部４８，７
８からの指示を受けて、ＡＡＬヘッダメモリ３８，６８
からの出力と、セル組立バッファ３９−１〜３９−Ｎ，
６９−１〜６９−Ｎからの出力とを選択し、その選択結
果をＡＴＭヘッダセレクタ４２，７２へ送る。ＡＴＭヘ
ッダセレクタ４２，７２は、セル組立バッファ制御部４
８，７８からの指示に従い、ＡＴＭセル読み出しセレク
タ４０，７０の出力と、ＡＴＭヘッダメモリ４１，７１
の出力とを選択する。このような動作により、例えば５
３バイトのＡＴＭセルＯＵＴ１，ＯＵＴ２が組立られ、
出力端子４３，７３から出力されることとなる。
【００２９】（１）（ｂ） 制御に関する動作 上位装置から各ＳＴＭ／ＡＴＭ変換装置３０，６０への
指示は、入出力端子３６，６６及び上位インタフェース
４９，７９を介して行われる。上位インタフェース４
９，７９から、ＳＴＭデータ書き込み制御部４７，７
７、及びセル組立バッファ制御部４８，７８に対してチ
ャンネル情報が通知される。このチャンネル情報は、各
ＳＴＭ／ＡＴＭ変換装置３０，６０が動作する初期状態
として与えられる場合、動作中に呼設定や呼の解放に伴
い、追加又は削除として与えられる場合がある。
指示は、入出力端子３６，６６及び上位インタフェース
４９，７９を介して行われる。上位インタフェース４
９，７９から、ＳＴＭデータ書き込み制御部４７，７
７、及びセル組立バッファ制御部４８，７８に対してチ
ャンネル情報が通知される。このチャンネル情報は、各
ＳＴＭ／ＡＴＭ変換装置３０，６０が動作する初期状態
として与えられる場合、動作中に呼設定や呼の解放に伴
い、追加又は削除として与えられる場合がある。
【００３０】（２） 図７の同期化制御部５０，８０の
動作説明 各ＳＴＭ／ＡＴＭ変換装置３０，６０内で分配されるク
ロック信号ＣＫ及びフレーム信号Ｆを入力するＴＩＭＥ
管理部１４０，２４０は、例えば、クロック信号ＣＫを
カウントアップしてフレームパルスでクリアされるカウ
ンタと、デコーダからなり、内部バスインタフェース回
路１１０，２１０、同期化信号送信回路１２０，２２
０、及び同期化信号受信回路１３０，２３０の処理時間
を管理する。例えば、１フレーム内のＳＴＭデータは２
４３０ＴＳあるが、ＳＤＨのオーバヘッドに相当する４
１４ＴＳは、各ＳＴＭ／ＡＴＭ変換装置３０，６０内の
セル組立バッファ３９−１〜３９−Ｎ，６９−１〜６９
−ＮにＳＴＭデータの書き込み動作を実行しない空きＴ
Ｓとなる。この空きＴＳは、フレーム内に固定的にマッ
ピングされる。この第１の実施例では、フレーム信号Ｆ
の先頭から数十ＴＳは空きＴＳとなり、この空きＴＳが
入力する時間においては、セル組立バッファ３９−１〜
３９−Ｎ，６９−１〜６９−Ｎの書き込み動作が行われ
ないので、このフレーム信号先頭の空きＴＳの時間を、
同期化を実行する時間として割り当てる。時間割り当て
の内訳は、内部バスインタフェース回路１１０，２１０
の処理に割り当てる時間をＴＩＭＥ１とＴＩＭＥ４、同
期化信号送信回路１２０，２２０の処理時間をＴＩＭＥ
２、及び同期化信号受信回路１３０，２３０の処理時間
をＴＩＭＥ３にそれぞれ分割して割り当てる。ＴＩＭＥ
管理部１４０，２４０では、各処理時間帯の識別を行
い、各回路に対して処理時間を指示する。０系と１系の
同期化制御部５０，８０の動作は、自系がアクト系か同
期化を受けるスタンバイ系かで動作が異なる。以下、自
系がアクト系の時と同期化を受けるスタンバイ系の時と
を分けて説明する。この際、説明の簡単化を図るため
に、０系同期化制御部５０の動作を中心に説明する。１
系同期化制御部８０の動作は、０系同期化制御部５０の
動作と基本的に同じである。
動作説明 各ＳＴＭ／ＡＴＭ変換装置３０，６０内で分配されるク
ロック信号ＣＫ及びフレーム信号Ｆを入力するＴＩＭＥ
管理部１４０，２４０は、例えば、クロック信号ＣＫを
カウントアップしてフレームパルスでクリアされるカウ
ンタと、デコーダからなり、内部バスインタフェース回
路１１０，２１０、同期化信号送信回路１２０，２２
０、及び同期化信号受信回路１３０，２３０の処理時間
を管理する。例えば、１フレーム内のＳＴＭデータは２
４３０ＴＳあるが、ＳＤＨのオーバヘッドに相当する４
１４ＴＳは、各ＳＴＭ／ＡＴＭ変換装置３０，６０内の
セル組立バッファ３９−１〜３９−Ｎ，６９−１〜６９
−ＮにＳＴＭデータの書き込み動作を実行しない空きＴ
Ｓとなる。この空きＴＳは、フレーム内に固定的にマッ
ピングされる。この第１の実施例では、フレーム信号Ｆ
の先頭から数十ＴＳは空きＴＳとなり、この空きＴＳが
入力する時間においては、セル組立バッファ３９−１〜
３９−Ｎ，６９−１〜６９−Ｎの書き込み動作が行われ
ないので、このフレーム信号先頭の空きＴＳの時間を、
同期化を実行する時間として割り当てる。時間割り当て
の内訳は、内部バスインタフェース回路１１０，２１０
の処理に割り当てる時間をＴＩＭＥ１とＴＩＭＥ４、同
期化信号送信回路１２０，２２０の処理時間をＴＩＭＥ
２、及び同期化信号受信回路１３０，２３０の処理時間
をＴＩＭＥ３にそれぞれ分割して割り当てる。ＴＩＭＥ
管理部１４０，２４０では、各処理時間帯の識別を行
い、各回路に対して処理時間を指示する。０系と１系の
同期化制御部５０，８０の動作は、自系がアクト系か同
期化を受けるスタンバイ系かで動作が異なる。以下、自
系がアクト系の時と同期化を受けるスタンバイ系の時と
を分けて説明する。この際、説明の簡単化を図るため
に、０系同期化制御部５０の動作を中心に説明する。１
系同期化制御部８０の動作は、０系同期化制御部５０の
動作と基本的に同じである。
【００３１】（２）（ａ）自系がアクト系の時の同期化
制御部５０の動作 まず、上位インタフェース４９から、同期化を行うチャ
ンネル番号データが内部バス１０１を介して内部バスイ
ンタフェース回路１１０に書き込まれる。内部バスイン
タフェース回路１１０は、ＴＩＭＥ管理部１４０から処
理時間帯（ＴＩＭＥ１）が指示されると、内部バス１０
１を介してセル組立バッファ制御部４８から、該当する
チャンネルのセル組立バッファ（例えば、３９−１）内
の状態データを読み取る。内部バスインタフェース回路
１１０は、読み取った状態データを解析し、以下の〜
の条件を同時に満たす場合に、他系の同期化制御部８
０に対する同期化指示を同期化信号送信回路１２０を介
して行う。
制御部５０の動作 まず、上位インタフェース４９から、同期化を行うチャ
ンネル番号データが内部バス１０１を介して内部バスイ
ンタフェース回路１１０に書き込まれる。内部バスイン
タフェース回路１１０は、ＴＩＭＥ管理部１４０から処
理時間帯（ＴＩＭＥ１）が指示されると、内部バス１０
１を介してセル組立バッファ制御部４８から、該当する
チャンネルのセル組立バッファ（例えば、３９−１）内
の状態データを読み取る。内部バスインタフェース回路
１１０は、読み取った状態データを解析し、以下の〜
の条件を同時に満たす場合に、他系の同期化制御部８
０に対する同期化指示を同期化信号送信回路１２０を介
して行う。
【００３２】 次に送出されるセルのＡＡＬヘッダの
ＳＮ値が０であること。 セル組立バッファ３９−１〜３９−Ｎ内の蓄積デー
タが、ＡＡＬペイロードの最終バイトとなっている状態
であること。即ち、次に入力するＴＳデータが、ＡＬＬ
ペイロードの先頭データとなる状態であること。更に、
構造化データ転送時には、次の条件が付加される。 次に送出されるセルのＡＡＬヘッダに構造化ポイン
タを含み、その値が０であること。 なお、この第１の実施例では、ＳＮ値を両系で一致させ
るために、ＳＮ＝０の条件を必要としているが、前記の
方法以外に、他系にＳＮ値自体をデータとして通知する
方法も考えられる。同様に、構造化ポインタ値自体もデ
ータとして通知する方法も考えられる。前記〜の条
件を満たした場合、他系のＳＴＭ／ＡＴＭ変換装置６０
に対する同期化開始指示が内部バスインタフェース回路
１１０から出力される。内部バスインタフェース回路１
１０は、同期化開始信号の送出指示をデータ送出指示信
号線１１２を介して同期化信号送信回路１２０に通知す
ると共に、同期化するチャンネル番号をチャンネル番号
信号線１１１を介してその同期化信号送信回路１２０に
通知する。
ＳＮ値が０であること。 セル組立バッファ３９−１〜３９−Ｎ内の蓄積デー
タが、ＡＡＬペイロードの最終バイトとなっている状態
であること。即ち、次に入力するＴＳデータが、ＡＬＬ
ペイロードの先頭データとなる状態であること。更に、
構造化データ転送時には、次の条件が付加される。 次に送出されるセルのＡＡＬヘッダに構造化ポイン
タを含み、その値が０であること。 なお、この第１の実施例では、ＳＮ値を両系で一致させ
るために、ＳＮ＝０の条件を必要としているが、前記の
方法以外に、他系にＳＮ値自体をデータとして通知する
方法も考えられる。同様に、構造化ポインタ値自体もデ
ータとして通知する方法も考えられる。前記〜の条
件を満たした場合、他系のＳＴＭ／ＡＴＭ変換装置６０
に対する同期化開始指示が内部バスインタフェース回路
１１０から出力される。内部バスインタフェース回路１
１０は、同期化開始信号の送出指示をデータ送出指示信
号線１１２を介して同期化信号送信回路１２０に通知す
ると共に、同期化するチャンネル番号をチャンネル番号
信号線１１１を介してその同期化信号送信回路１２０に
通知する。
【００３３】同期化信号送信回路１２０は、他系の同期
化制御部８０内の同期化信号受信回路２３０へ信号を送
信する回路である。同期化信号送信回路１２０は、内部
バスインタフェース回路１１０から同期化信号の送出指
示を通知された場合、ＴＩＭＥ管理部１４０から指示さ
れる処理時間ＴＩＭＥ２に、該当するチャンネル番号を
０系チャンネル番号データ信号とし、０系データイネー
ブル信号及び０系クロック信号と共に、信号線５３，５
２，５１を介して１系同期化信号受信回路２３０へ送信
する。内部バスインタフェース回路１１０は、セル組立
バッファ制御部４８から読み取った状態データが、前記
の〜の条件を満たさないと判断すると、同期化信号
送信回路１２０に対する同期化信号の送出指示を出さな
い。そして、内部バスインタフェース回路１１０は、次
のサイクルの処理時間ＴＩＭＥ１が指示されるまでウエ
イトする（待つ）。次の処理時間ＴＩＭＥ１でも、同様
にセル組立バッファ制御部４８から該当するチャンネル
のセル組立バッファ（例えば、３９−１）内の状態デー
タを読み取る。この動作を、前記の〜の条件が満た
されるまで繰り返す。
化制御部８０内の同期化信号受信回路２３０へ信号を送
信する回路である。同期化信号送信回路１２０は、内部
バスインタフェース回路１１０から同期化信号の送出指
示を通知された場合、ＴＩＭＥ管理部１４０から指示さ
れる処理時間ＴＩＭＥ２に、該当するチャンネル番号を
０系チャンネル番号データ信号とし、０系データイネー
ブル信号及び０系クロック信号と共に、信号線５３，５
２，５１を介して１系同期化信号受信回路２３０へ送信
する。内部バスインタフェース回路１１０は、セル組立
バッファ制御部４８から読み取った状態データが、前記
の〜の条件を満たさないと判断すると、同期化信号
送信回路１２０に対する同期化信号の送出指示を出さな
い。そして、内部バスインタフェース回路１１０は、次
のサイクルの処理時間ＴＩＭＥ１が指示されるまでウエ
イトする（待つ）。次の処理時間ＴＩＭＥ１でも、同様
にセル組立バッファ制御部４８から該当するチャンネル
のセル組立バッファ（例えば、３９−１）内の状態デー
タを読み取る。この動作を、前記の〜の条件が満た
されるまで繰り返す。
【００３４】（２）（ｂ） 自系が同期化を受けるスタ
ンバイ系の同期化制御部５０の動作 同期化制御部５０が、他系の同期化制御部８０から同期
化を受けるスタンバイ系である場合は、同期化信号受信
回路１３０が、他系の同期化制御部８０内の同期化信号
送信回路２２０から各種信号を受信する機能を果たす。
同期化信号受信回路１３０は、同期化信号送信回路２２
０から１系データイネーブル信号線８２を介して同期化
指示が通知された場合、ＴＩＭＥ管理部１４０から指示
される処理時間ＴＩＭＥ３に、該同期化信号送信回路２
２０から１系チャンネル番号データ信号線８３を介して
指示されるチャンネル番号を受信する。同期化信号受信
回路１３０は、データ書き込み指示をデータ受信信号線
１３２を介して内部バスインタフェース回路１１０へ通
知すると共に、同期化のチャンネル番号をチャンネル番
号信号線１３１を介して該内部バスインタフェース回路
１１０へ通知する。この通知を受けた内部バスインタフ
ェース回路１１０では、ＴＩＭＥ管理部１４０から指示
される処理時間ＴＩＭＥ４を利用して、該当チャンネル
のＴＳデータのバッファ書き込み開始をセル組立バッフ
ァ制御部４８に指示する。
ンバイ系の同期化制御部５０の動作 同期化制御部５０が、他系の同期化制御部８０から同期
化を受けるスタンバイ系である場合は、同期化信号受信
回路１３０が、他系の同期化制御部８０内の同期化信号
送信回路２２０から各種信号を受信する機能を果たす。
同期化信号受信回路１３０は、同期化信号送信回路２２
０から１系データイネーブル信号線８２を介して同期化
指示が通知された場合、ＴＩＭＥ管理部１４０から指示
される処理時間ＴＩＭＥ３に、該同期化信号送信回路２
２０から１系チャンネル番号データ信号線８３を介して
指示されるチャンネル番号を受信する。同期化信号受信
回路１３０は、データ書き込み指示をデータ受信信号線
１３２を介して内部バスインタフェース回路１１０へ通
知すると共に、同期化のチャンネル番号をチャンネル番
号信号線１３１を介して該内部バスインタフェース回路
１１０へ通知する。この通知を受けた内部バスインタフ
ェース回路１１０では、ＴＩＭＥ管理部１４０から指示
される処理時間ＴＩＭＥ４を利用して、該当チャンネル
のＴＳデータのバッファ書き込み開始をセル組立バッフ
ァ制御部４８に指示する。
【００３５】（３） 図８のフローチャートに基づく同
期化の動作説明 図８は、図７の同期化制御部５０，８０の動作を説明す
るフローチャートである。この図８のフローチャートに
基づく同期化の動作を、図９〜図１２を参照しつつ説明
する。図９〜図１２は、図１の０系と１系のＳＴＭ／Ａ
ＴＭ変換装置３０，６０の同期化の動作を、セル組立バ
ッファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎの状態
（データの蓄積状態）を中心に、説明する図である。こ
こで、チャンネル番号１のセル組立バッファは３９−
１，６９−１であり、同様にチャンネル番号Ｎ（例え
ば、２０１６）のセル組立バッファは３９−Ｎ，６９−
Ｎである。また、入力されるＳＴＭデータＩＮは、非多
元の６４Kbpsのデータ（１ＳＴＭフレーム内に１ＴＳの
データ）で、かつ非構造化データであるとする。図９〜
図１２では、セル組立バッファ３９−１〜３９−Ｎ，６
９−１〜６９−Ｎの状態が時間の経過と共に示されてい
る。
期化の動作説明 図８は、図７の同期化制御部５０，８０の動作を説明す
るフローチャートである。この図８のフローチャートに
基づく同期化の動作を、図９〜図１２を参照しつつ説明
する。図９〜図１２は、図１の０系と１系のＳＴＭ／Ａ
ＴＭ変換装置３０，６０の同期化の動作を、セル組立バ
ッファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎの状態
（データの蓄積状態）を中心に、説明する図である。こ
こで、チャンネル番号１のセル組立バッファは３９−
１，６９−１であり、同様にチャンネル番号Ｎ（例え
ば、２０１６）のセル組立バッファは３９−Ｎ，６９−
Ｎである。また、入力されるＳＴＭデータＩＮは、非多
元の６４Kbpsのデータ（１ＳＴＭフレーム内に１ＴＳの
データ）で、かつ非構造化データであるとする。図９〜
図１２では、セル組立バッファ３９−１〜３９−Ｎ，６
９−１〜６９−Ｎの状態が時間の経過と共に示されてい
る。
【００３６】図９の状態では、０系ＳＴＭ／ＡＴＭ変換
装置３０も１系ＳＴＭ／ＡＴＭ変換装置６０も同じ状態
で動作している。ここで、１系ＳＴＭ／ＡＴＭ変換装置
６０の運転を停止し（例えば、電源を切る）、再び運転
を開始する。図１０は、運転を再開した瞬間を示す図
で、１系ＳＴＭ／ＡＴＭ変換装置６０内のセル組立バッ
ファ６９−１〜６９−Ｎはデータが蓄積されていない空
の状態を示している。１系ＳＴＭ／ＡＴＭ変換装置６０
の運転を再開した時は、その１系ＳＴＭ／ＡＴＭ変換装
置６０が入力するＳＴＭデータＩＮをすぐに取り込むこ
とがないように制御し、それぞれのセル組立バッファ６
９−１〜６９−Ｎ単位に、状態を０系ＳＴＭ／ＡＴＭ変
換装置３０内のセル組立バッファ３９−１〜３９−Ｎと
合わせていく。両系のセル組立バッファ３９−１〜３９
−Ｎ，６９−１〜６９−Ｎの状態を合わせるとは、その
両系のセル組立バッファ３９−１〜３９−Ｎ，６９−１
〜６９−Ｎに蓄積されたＴＳ単位の情報をＡＴＭセルに
組立た時に、同じ時刻にセル化され（両系のクロック信
号の若干のずれによる時間差は除く）、セルペイロード
内の同じ位置にそのＴＳ情報が位置することを意味す
る。そのため、１系ＳＴＭ／ＡＴＭ変換装置６０は、入
力を開始するＳＴＭデータＩＮのＴＳ位置を０系セル組
立バッファ３９−１〜３９−Ｎのセル組立状況を意識し
て決める必要がある。２０１６個ある１系セル組立バッ
ファ６９−１〜６９−Ｎを個々に０系セル組立バッファ
３９−１〜３９−Ｎ側と合わせていく方法として、ここ
では単純に若番のセル組立バッファから実行する方法に
より説明する。
装置３０も１系ＳＴＭ／ＡＴＭ変換装置６０も同じ状態
で動作している。ここで、１系ＳＴＭ／ＡＴＭ変換装置
６０の運転を停止し（例えば、電源を切る）、再び運転
を開始する。図１０は、運転を再開した瞬間を示す図
で、１系ＳＴＭ／ＡＴＭ変換装置６０内のセル組立バッ
ファ６９−１〜６９−Ｎはデータが蓄積されていない空
の状態を示している。１系ＳＴＭ／ＡＴＭ変換装置６０
の運転を再開した時は、その１系ＳＴＭ／ＡＴＭ変換装
置６０が入力するＳＴＭデータＩＮをすぐに取り込むこ
とがないように制御し、それぞれのセル組立バッファ６
９−１〜６９−Ｎ単位に、状態を０系ＳＴＭ／ＡＴＭ変
換装置３０内のセル組立バッファ３９−１〜３９−Ｎと
合わせていく。両系のセル組立バッファ３９−１〜３９
−Ｎ，６９−１〜６９−Ｎの状態を合わせるとは、その
両系のセル組立バッファ３９−１〜３９−Ｎ，６９−１
〜６９−Ｎに蓄積されたＴＳ単位の情報をＡＴＭセルに
組立た時に、同じ時刻にセル化され（両系のクロック信
号の若干のずれによる時間差は除く）、セルペイロード
内の同じ位置にそのＴＳ情報が位置することを意味す
る。そのため、１系ＳＴＭ／ＡＴＭ変換装置６０は、入
力を開始するＳＴＭデータＩＮのＴＳ位置を０系セル組
立バッファ３９−１〜３９−Ｎのセル組立状況を意識し
て決める必要がある。２０１６個ある１系セル組立バッ
ファ６９−１〜６９−Ｎを個々に０系セル組立バッファ
３９−１〜３９−Ｎ側と合わせていく方法として、ここ
では単純に若番のセル組立バッファから実行する方法に
より説明する。
【００３７】図１１では、０系セル組立バッファ３９−
１に４７バイトのＴＳデータが蓄積されている。ＡＴＭ
セルのペイロード部のバイト数は、４８バイトで、この
うち先頭の１バイトはＡＡＬヘッダとなる。従って、Ａ
ＡＬレイヤでのペイロードは４７バイト（＝４７ＴＳ）
となり、セル組立バッファ３９−１には１セル分のデー
タが丁度蓄積された状態となっている。この次のＳＴＭ
フレームで入力されるＴＳデータは、必ずＡＡＬペイロ
ードの先頭になるデータである。よって、４７バイトの
ＴＳデータが蓄積された直後のＳＴＭフレームから、１
系側のセル組立バッファ６９−１の書き込みを開始する
ことにより、両系のセル組立バッファ３９−１，６９−
１の状態を合わせることが可能となる。
１に４７バイトのＴＳデータが蓄積されている。ＡＴＭ
セルのペイロード部のバイト数は、４８バイトで、この
うち先頭の１バイトはＡＡＬヘッダとなる。従って、Ａ
ＡＬレイヤでのペイロードは４７バイト（＝４７ＴＳ）
となり、セル組立バッファ３９−１には１セル分のデー
タが丁度蓄積された状態となっている。この次のＳＴＭ
フレームで入力されるＴＳデータは、必ずＡＡＬペイロ
ードの先頭になるデータである。よって、４７バイトの
ＴＳデータが蓄積された直後のＳＴＭフレームから、１
系側のセル組立バッファ６９−１の書き込みを開始する
ことにより、両系のセル組立バッファ３９−１，６９−
１の状態を合わせることが可能となる。
【００３８】次に、図８のフローチャートに従い、同期
化方法を説明する。ステップＳ１から同期化を開始する
と、ステップＳ１５においてチャンネル番号Ｎが１に初
期設定され、ステップＳ２へ進む。ステップＳ２は、チ
ャンネルＮは呼設定が実施されているか否かを確認する
ステップであって、セル組立バッファ制御部４８，７８
が管理するチャンネル情報に基づいて行われる。チャン
ネル１は呼設定状態にあるので、セル組立バッファ６９
−１をセル組立バッファ３９−１の状態へと同期化を開
始し、ステップＳ３へ進む。ステップＳ３では、チャン
ネル１のデータが構造化データであるか否かの判断を行
う。チャンネル１のデータが構造化データなければ、ス
テップＳ４へ進み、構造化データであれば、ステップＳ
７へ進む。ここでは、チャンネル１のデータは非構造化
データであるとしているので、ステップＳ４へ進む。ス
テップＳ４では、現在セル組立バッファに蓄積されてい
るデータをセルとして送出する時に、そのセルのＡＡＬ
ヘッダ内付加されるＳＮ値が「０」となるか否かを判断
するステップである。図１１においてＳＮ値が「０」で
あると仮定すると、ステップＳ４でＹｅｓと判断し、ス
テップＳ５へ進む。ＳＮ値が「０」でない場合は、Ｎｏ
と判断し、ステップＳ６へ進み、ＳＴＭフレームの更新
後に再びステップＳ４へと戻る。ステップＳ５では、チ
ャンネルＮのセル組立までのＴＳデータ蓄積数を調べ、
４７ＴＳ、つまり、現在セル組立バッファに蓄積されて
いるデータをセルとして次のセル送出フレームで出力で
きる状態であるか否かを判断する。Ｙｅｓの場合は、ス
テップＳ１１へ進み、他系にチャンネル番号「１」の通
知が行われる。Ｎｏの場合、ステップＳ６へ進み、ＳＴ
Ｍフレームの更新後に再びステップＳ４へと戻る。
化方法を説明する。ステップＳ１から同期化を開始する
と、ステップＳ１５においてチャンネル番号Ｎが１に初
期設定され、ステップＳ２へ進む。ステップＳ２は、チ
ャンネルＮは呼設定が実施されているか否かを確認する
ステップであって、セル組立バッファ制御部４８，７８
が管理するチャンネル情報に基づいて行われる。チャン
ネル１は呼設定状態にあるので、セル組立バッファ６９
−１をセル組立バッファ３９−１の状態へと同期化を開
始し、ステップＳ３へ進む。ステップＳ３では、チャン
ネル１のデータが構造化データであるか否かの判断を行
う。チャンネル１のデータが構造化データなければ、ス
テップＳ４へ進み、構造化データであれば、ステップＳ
７へ進む。ここでは、チャンネル１のデータは非構造化
データであるとしているので、ステップＳ４へ進む。ス
テップＳ４では、現在セル組立バッファに蓄積されてい
るデータをセルとして送出する時に、そのセルのＡＡＬ
ヘッダ内付加されるＳＮ値が「０」となるか否かを判断
するステップである。図１１においてＳＮ値が「０」で
あると仮定すると、ステップＳ４でＹｅｓと判断し、ス
テップＳ５へ進む。ＳＮ値が「０」でない場合は、Ｎｏ
と判断し、ステップＳ６へ進み、ＳＴＭフレームの更新
後に再びステップＳ４へと戻る。ステップＳ５では、チ
ャンネルＮのセル組立までのＴＳデータ蓄積数を調べ、
４７ＴＳ、つまり、現在セル組立バッファに蓄積されて
いるデータをセルとして次のセル送出フレームで出力で
きる状態であるか否かを判断する。Ｙｅｓの場合は、ス
テップＳ１１へ進み、他系にチャンネル番号「１」の通
知が行われる。Ｎｏの場合、ステップＳ６へ進み、ＳＴ
Ｍフレームの更新後に再びステップＳ４へと戻る。
【００３９】データの系間送受信は、チャンネルデータ
「１」が０系チャンネル番号データ信号線５３を介し
て、０系同期化信号送信回路１２０から１系同期化信号
受信回路２３０に通知される。この時、クロック信号と
データイネーブル信号も送受する。これは、両系のクロ
ック周波数やクロック位相の同期がとれていなくても、
系間でのデータの送受信を可能にするためである。クロ
ック信号は、０系同期化クロック信号線５１を介して、
データイネーブル信号は、０系データイネーブル信号線
５２を介して、０系同期化信号送信回路１２０から１系
同期化信号受信回路２３０に送信される。ステップＳ１
１からステップＳ１６へ進み、Ｎがインクリメント（増
分）され、Ｎ＝２となり、ステップＳ１７へ進む。ステ
ップＳ１７では、全チャンネル（２０１７）の同期化を
終了したか否かの判定を行い、未終了の場合、ステップ
Ｓ１８のＳＴＭフレームの更新を経て、再びステップＳ
２へ処理が戻る。ここで、ＳＴＭフレームの更新は、処
理フローの中で、他の処理と異なり積極的な処理ではな
く、時間の経過によるＳＴＭフレームの更新を意味する
ものである。チャンネル番号「１」を受信した１系同期
化信号受信回路２３０は、そのデータを内部バスインタ
フェース回路２１０及び内部バス２０１を介して１系セ
ル組立バッファ制御部７８へ通知する。セル組立バッフ
ァ制御部７８では、通知されたチャンネル番号「１」の
セル組立バッファ６９−１のＳＴＭデータの入力を開始
する。
「１」が０系チャンネル番号データ信号線５３を介し
て、０系同期化信号送信回路１２０から１系同期化信号
受信回路２３０に通知される。この時、クロック信号と
データイネーブル信号も送受する。これは、両系のクロ
ック周波数やクロック位相の同期がとれていなくても、
系間でのデータの送受信を可能にするためである。クロ
ック信号は、０系同期化クロック信号線５１を介して、
データイネーブル信号は、０系データイネーブル信号線
５２を介して、０系同期化信号送信回路１２０から１系
同期化信号受信回路２３０に送信される。ステップＳ１
１からステップＳ１６へ進み、Ｎがインクリメント（増
分）され、Ｎ＝２となり、ステップＳ１７へ進む。ステ
ップＳ１７では、全チャンネル（２０１７）の同期化を
終了したか否かの判定を行い、未終了の場合、ステップ
Ｓ１８のＳＴＭフレームの更新を経て、再びステップＳ
２へ処理が戻る。ここで、ＳＴＭフレームの更新は、処
理フローの中で、他の処理と異なり積極的な処理ではな
く、時間の経過によるＳＴＭフレームの更新を意味する
ものである。チャンネル番号「１」を受信した１系同期
化信号受信回路２３０は、そのデータを内部バスインタ
フェース回路２１０及び内部バス２０１を介して１系セ
ル組立バッファ制御部７８へ通知する。セル組立バッフ
ァ制御部７８では、通知されたチャンネル番号「１」の
セル組立バッファ６９−１のＳＴＭデータの入力を開始
する。
【００４０】図１２に示すように、Ｎ＝２の状態で前記
の同期化処理が実行され、セル組立バッファ６９−１に
対し、セル組立バッファ３９−１の状態への同期化が前
記フローに従い実行される。以上のような処理を繰り返
し実行することにより、全チャンネル（２０１７）の同
期化が実現される。構造化データの転送を行うチャンネ
ルの場合は、ステップＳ３からステップＳ７へと処理が
進む。ステップＳ７の処理は、ステップＳ４と同様で、
ステップＳ８において、送出するセルが構造化の先頭を
示すポインタをＡＡＬヘッダに持つセルであるか否かの
判断を行う。Ｙｅｓと判断すると、ステップＳ９へ進
む。Ｎｏと判断すると、ステップＳ１０へ進み、ＳＴＭ
フレームの更新後に再びステップＳ７へと戻る。ステッ
プＳ９では、チャンネルＮのセル組立までのＴＳデータ
蓄積数を調べ、４６ＴＳ、つまり、現在セル組立バッフ
ァに蓄積されているデータをセルとして次のセル送出フ
レームで出力できる状態であるか否かを判断する。これ
は、ステップＳ５の処理と同様であるが、ステップＳ５
では、構造化データのポインタを持つ分だけＡＡＬペイ
ロードが１ＴＳ減り、セル組立までのＴＳデータ総数が
４６ＴＳとなる点が、非構造化データの場合と異なる。
の同期化処理が実行され、セル組立バッファ６９−１に
対し、セル組立バッファ３９−１の状態への同期化が前
記フローに従い実行される。以上のような処理を繰り返
し実行することにより、全チャンネル（２０１７）の同
期化が実現される。構造化データの転送を行うチャンネ
ルの場合は、ステップＳ３からステップＳ７へと処理が
進む。ステップＳ７の処理は、ステップＳ４と同様で、
ステップＳ８において、送出するセルが構造化の先頭を
示すポインタをＡＡＬヘッダに持つセルであるか否かの
判断を行う。Ｙｅｓと判断すると、ステップＳ９へ進
む。Ｎｏと判断すると、ステップＳ１０へ進み、ＳＴＭ
フレームの更新後に再びステップＳ７へと戻る。ステッ
プＳ９では、チャンネルＮのセル組立までのＴＳデータ
蓄積数を調べ、４６ＴＳ、つまり、現在セル組立バッフ
ァに蓄積されているデータをセルとして次のセル送出フ
レームで出力できる状態であるか否かを判断する。これ
は、ステップＳ５の処理と同様であるが、ステップＳ５
では、構造化データのポインタを持つ分だけＡＡＬペイ
ロードが１ＴＳ減り、セル組立までのＴＳデータ総数が
４６ＴＳとなる点が、非構造化データの場合と異なる。
【００４１】（４） 図１３のタイムチャートを用いた
具体的な動作説明 図１３は、図１及び図７のタイムチャートであり、この
図を参照しつつ具体的な動作課程の説明をする。図１３
では、例えば、ＳＤＨから入力するＳＴＭデータＩＮ、
フレーム信号ＦＳ、及びクロック信号ＳＣＫが示されて
いる。更に、フレーム信号先頭の空きＴＳの部分が拡大
して示されている。ＳＴＭ／ＡＴＭ変換装置５０，８０
は、この空きＴＳを受信する間に、チャンネル番号デー
タ信号、データイネーブル信号、及び同期化クロック信
号が０系と１系間で送受される。ＴＩＭＥ管理部１４
０，２４０からの第１，第２，第３の処理時間指示信号
ＴＩＭＥ１〜ＴＩＭＥ４も、この空きＴＳを受信する間
に指示される。また、前提として各種イネーブル信号及
び各種回路の処理時間指示信号ＴＩＭＥ１〜ＴＩＭＥ４
は、アクティブ“Ｌ”として示されている。以上のよう
に、この第１の実施例では、次の（ｉ）〜（ｖ）のよう
な効果がある。
具体的な動作説明 図１３は、図１及び図７のタイムチャートであり、この
図を参照しつつ具体的な動作課程の説明をする。図１３
では、例えば、ＳＤＨから入力するＳＴＭデータＩＮ、
フレーム信号ＦＳ、及びクロック信号ＳＣＫが示されて
いる。更に、フレーム信号先頭の空きＴＳの部分が拡大
して示されている。ＳＴＭ／ＡＴＭ変換装置５０，８０
は、この空きＴＳを受信する間に、チャンネル番号デー
タ信号、データイネーブル信号、及び同期化クロック信
号が０系と１系間で送受される。ＴＩＭＥ管理部１４
０，２４０からの第１，第２，第３の処理時間指示信号
ＴＩＭＥ１〜ＴＩＭＥ４も、この空きＴＳを受信する間
に指示される。また、前提として各種イネーブル信号及
び各種回路の処理時間指示信号ＴＩＭＥ１〜ＴＩＭＥ４
は、アクティブ“Ｌ”として示されている。以上のよう
に、この第１の実施例では、次の（ｉ）〜（ｖ）のよう
な効果がある。
【００４２】（ｉ） 両系のセル組立バッファ３９−１
〜３９−Ｎ，６９−１〜６９−Ｎの状態の違いを、主信
号であるＳＤＭデータＩＮの瞬断を起こすことなく、同
期化することができる。 （ii） 多重処理を実行するようなＳＴＭ／ＡＴＭ変換
装置５０，８０において、セル組立バッファ３９−１〜
３９−Ｎ，６９−１〜６９−Ｎが多数存在しても、全チ
ャンネル（２０１６）の同期化を実行することができ
る。 (iii） 同期化するチャンネル番号自体を、データとし
て系間で送受信することにより、ＳＴＭフレーム内の固
定した時刻にデータの送受信を行うことができる。 （iv） 同期化される系では、同期化指示信号を受信し
たＳＴＭフレームの先頭からＳＴＭデータＩＮをセル組
立バッファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎに
取り込み始めれば良いので、同期化信号の送信側も受信
側もＳＴＭデータＩＮの取り込み開始タイミング（何フ
レーム目からか）を計算する等の処理が不要である。 （ｖ） 構造化データ転送に対しても、対応することが
できる。
〜３９−Ｎ，６９−１〜６９−Ｎの状態の違いを、主信
号であるＳＤＭデータＩＮの瞬断を起こすことなく、同
期化することができる。 （ii） 多重処理を実行するようなＳＴＭ／ＡＴＭ変換
装置５０，８０において、セル組立バッファ３９−１〜
３９−Ｎ，６９−１〜６９−Ｎが多数存在しても、全チ
ャンネル（２０１６）の同期化を実行することができ
る。 (iii） 同期化するチャンネル番号自体を、データとし
て系間で送受信することにより、ＳＴＭフレーム内の固
定した時刻にデータの送受信を行うことができる。 （iv） 同期化される系では、同期化指示信号を受信し
たＳＴＭフレームの先頭からＳＴＭデータＩＮをセル組
立バッファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎに
取り込み始めれば良いので、同期化信号の送信側も受信
側もＳＴＭデータＩＮの取り込み開始タイミング（何フ
レーム目からか）を計算する等の処理が不要である。 （ｖ） 構造化データ転送に対しても、対応することが
できる。
【００４３】第２の実施例 図１４は、本発明の第２の実施例を示すもので、図１の
同期化制御部５０，８０に代えて設けられる同期化制御
部の構成図であり、第１の実施例を示す図面中の要素と
共通の要素には共通の符号が付されている。この第２の
実施例が第１の実施例と異なる点は、図１の２重化ＳＴ
Ｍ／ＡＴＭ変換装置に設けられる０系と１系の同期化制
御部５０Ａ，８０Ａの構成が異なることである。０系同
期化制御部５０Ａと１系同期化制御部８０Ａとは、同一
の回路構成である。０系同期化制御部５０Ａは、図７に
示す第１の実施例の同期化制御部５０とほぼ同様に、内
部バスインタフェース回路１１０Ａ、同期化信号送信回
路１２０Ａ、同期化信号受信回路１３０Ａ、及びＴＩＭ
Ｅ管理部１４０Ａより構成されているが、それらの各回
路の機能が、図７のものと異なっている。内部バスイン
タフェース回路１１０Ａは、図１の０系ＳＴＭ／ＡＴＭ
変換装置３０内のＳＴＭデータ書き込み制御部４７、セ
ル組立バッファ制御部４８、及び上位インタフェース４
９と接続する内部バス１０１に接続され、データの読み
取りや書き込み等を行う回路である。内部バスインタフ
ェース回路１１０Ａは、チャンネル番号信号線１１１Ａ
及びデータ送出指示信号線１１３Ａを介して、同期化信
号送信回路１２０Ａに接続されている。同期化信号受信
回路１３０Ａは、チャンネル番号信号線１３１Ａ及びデ
ータ受信信号線１３３Ａを介して、内部バスインタフェ
ース回路１１０Ａに接続されている。
同期化制御部５０，８０に代えて設けられる同期化制御
部の構成図であり、第１の実施例を示す図面中の要素と
共通の要素には共通の符号が付されている。この第２の
実施例が第１の実施例と異なる点は、図１の２重化ＳＴ
Ｍ／ＡＴＭ変換装置に設けられる０系と１系の同期化制
御部５０Ａ，８０Ａの構成が異なることである。０系同
期化制御部５０Ａと１系同期化制御部８０Ａとは、同一
の回路構成である。０系同期化制御部５０Ａは、図７に
示す第１の実施例の同期化制御部５０とほぼ同様に、内
部バスインタフェース回路１１０Ａ、同期化信号送信回
路１２０Ａ、同期化信号受信回路１３０Ａ、及びＴＩＭ
Ｅ管理部１４０Ａより構成されているが、それらの各回
路の機能が、図７のものと異なっている。内部バスイン
タフェース回路１１０Ａは、図１の０系ＳＴＭ／ＡＴＭ
変換装置３０内のＳＴＭデータ書き込み制御部４７、セ
ル組立バッファ制御部４８、及び上位インタフェース４
９と接続する内部バス１０１に接続され、データの読み
取りや書き込み等を行う回路である。内部バスインタフ
ェース回路１１０Ａは、チャンネル番号信号線１１１Ａ
及びデータ送出指示信号線１１３Ａを介して、同期化信
号送信回路１２０Ａに接続されている。同期化信号受信
回路１３０Ａは、チャンネル番号信号線１３１Ａ及びデ
ータ受信信号線１３３Ａを介して、内部バスインタフェ
ース回路１１０Ａに接続されている。
【００４４】ＴＩＭＥ管理部１４０Ａは、０系ＳＴＭ／
ＡＴＭ変換装置３０内で分配されるＳＴＭ系のクロック
信号ＣＫ及びフレーム信号Ｆを入力し、データ幅が１ビ
ット幅の第１の処理時間指示信号１４１Ａ、データ幅が
２ビット幅の第２の処理時間指示信号１４２Ａ、及びデ
ータ幅が１ビット幅の第３の処理時間指示信号を生成し
て出力する回路である。第１の処理時間指示信号１４１
Ａは内部バスインタフェース回路１１０Ａに、第２の処
理時間指示信号１４２Ａは同期化信号送信回路１２０Ａ
に、第３の処理時間指示信号１４３Ａは同期化信号受信
回路１３０Ａに、それぞれ与えられるようになってい
る。１系同期化制御部８０Ａは、０系同期化制御部５０
Ａと同様に、内部バスインタフェース回路２１０Ａ、同
期化信号送信信号２２０Ａ、同期化信号受信回路２３０
Ａ、及びＴＩＭＥ管理部２４０Ａより構成されている。
内部バスインタフェース回路２１０Ａは、図１の１系Ｓ
ＴＭ／ＡＴＭ変換装置６０内のＳＴＭデータ書き込み制
御部７７、セル組立バッファ制御部７８、及び上位イン
タフェース７９と接続する内部バス２０１と接続されて
いる。内部バスインタフェース回路２１０Ａは、チャン
ネル番号信号線２１１Ａ、及びバッファ状態指示信号２
１３Ａを介して、同期化信号送信回路２２０Ａに接続さ
れている。同期化信号受信回路２３０Ａは、チャンネル
番号信号線２３１Ａ、及びバッファ状態指示信号２３３
Ａを介して、内部バスインタフェース回路２１０Ａに接
続されている。ＴＩＭＥ管理部２４０Ａは、１系ＳＴＭ
／ＡＴＭ変換装置６０内で分配されたＳＴＭ系のクロッ
ク信号ＣＫ及びフレーム信号Ｆを入力し、第１の処理時
間指示信号２４１Ａ、第２の処理時間指示信号２４２
Ａ、及び第３の処理時間指示信号２４３Ａを生成し、そ
れらを内部バスインタフェース回路２１０Ａ、同期化信
号送信回路２２０Ａ、及び同期化信号受信回路２３０Ａ
に与える回路である。
ＡＴＭ変換装置３０内で分配されるＳＴＭ系のクロック
信号ＣＫ及びフレーム信号Ｆを入力し、データ幅が１ビ
ット幅の第１の処理時間指示信号１４１Ａ、データ幅が
２ビット幅の第２の処理時間指示信号１４２Ａ、及びデ
ータ幅が１ビット幅の第３の処理時間指示信号を生成し
て出力する回路である。第１の処理時間指示信号１４１
Ａは内部バスインタフェース回路１１０Ａに、第２の処
理時間指示信号１４２Ａは同期化信号送信回路１２０Ａ
に、第３の処理時間指示信号１４３Ａは同期化信号受信
回路１３０Ａに、それぞれ与えられるようになってい
る。１系同期化制御部８０Ａは、０系同期化制御部５０
Ａと同様に、内部バスインタフェース回路２１０Ａ、同
期化信号送信信号２２０Ａ、同期化信号受信回路２３０
Ａ、及びＴＩＭＥ管理部２４０Ａより構成されている。
内部バスインタフェース回路２１０Ａは、図１の１系Ｓ
ＴＭ／ＡＴＭ変換装置６０内のＳＴＭデータ書き込み制
御部７７、セル組立バッファ制御部７８、及び上位イン
タフェース７９と接続する内部バス２０１と接続されて
いる。内部バスインタフェース回路２１０Ａは、チャン
ネル番号信号線２１１Ａ、及びバッファ状態指示信号２
１３Ａを介して、同期化信号送信回路２２０Ａに接続さ
れている。同期化信号受信回路２３０Ａは、チャンネル
番号信号線２３１Ａ、及びバッファ状態指示信号２３３
Ａを介して、内部バスインタフェース回路２１０Ａに接
続されている。ＴＩＭＥ管理部２４０Ａは、１系ＳＴＭ
／ＡＴＭ変換装置６０内で分配されたＳＴＭ系のクロッ
ク信号ＣＫ及びフレーム信号Ｆを入力し、第１の処理時
間指示信号２４１Ａ、第２の処理時間指示信号２４２
Ａ、及び第３の処理時間指示信号２４３Ａを生成し、そ
れらを内部バスインタフェース回路２１０Ａ、同期化信
号送信回路２２０Ａ、及び同期化信号受信回路２３０Ａ
に与える回路である。
【００４５】０系同期化信号送信回路１２０Ａは、１ビ
ット幅の同期化クロック信号線５１Ａ、１ビット幅のデ
ータイネーブル信号線５２Ａ、１２ビット幅のチャンネ
ル番号データ信号線５３Ａ、及び６ビット幅のバッファ
状態データ信号線５４Ａを介して、１系同期化信号受信
回路２３０Ａに接続されている。１系同期化信号送信回
路２２０Ａは、１ビット幅の同期化クロック信号線８１
Ａ、１ビット幅のデータイネーブル信号線８２Ａ、１２
ビット幅のチャンネル番号データ信号線８３Ａ、及び６
ビット幅のバッファ状態データ信号線８４Ａを介して、
０系同期化信号受信回路１３０Ａに接続されている。以
上のように構成される同期化制御部５０Ａ，８０Ａを有
する図１の２重化ＳＴＭ／ＡＴＭ変換装置の同期化方法
を、各動作（１），（２）に分けて説明する。
ット幅の同期化クロック信号線５１Ａ、１ビット幅のデ
ータイネーブル信号線５２Ａ、１２ビット幅のチャンネ
ル番号データ信号線５３Ａ、及び６ビット幅のバッファ
状態データ信号線５４Ａを介して、１系同期化信号受信
回路２３０Ａに接続されている。１系同期化信号送信回
路２２０Ａは、１ビット幅の同期化クロック信号線８１
Ａ、１ビット幅のデータイネーブル信号線８２Ａ、１２
ビット幅のチャンネル番号データ信号線８３Ａ、及び６
ビット幅のバッファ状態データ信号線８４Ａを介して、
０系同期化信号受信回路１３０Ａに接続されている。以
上のように構成される同期化制御部５０Ａ，８０Ａを有
する図１の２重化ＳＴＭ／ＡＴＭ変換装置の同期化方法
を、各動作（１），（２）に分けて説明する。
【００４６】（１） 図１５のフローチャートに基づく
同期化の動作説明 図１５は、図１４の同期化制御部５０Ａ，８０Ａを有す
る２重化ＳＴＭ／ＡＴＭ変換装置の動作を説明するフロ
ーチャートである。この図１５のフローチャートに基づ
く同期化の動作を、図１６〜図１９を参照しつつ説明す
る。図１６〜図１９は、第１の実施例の図９〜図１２と
同様に、セル組立バッファ３９−１〜３９−Ｎ，６９−
１〜６９−Ｎの状態（データの蓄積状態）を中心に同期
化動作を説明する図である。これらの図１６〜図１９で
は、セル組立バッファ３９−１〜３９−Ｎ，６９−１〜
６９−Ｎの状態が時間の経過と共に示されている。図１
６の状態では、０系ＳＴＭ／ＡＴＭ変換装置３０も１系
ＳＴＭ／ＡＴＭ変換装置６０も同じ状態で動作してい
る。ここで、１系ＳＴＭ／ＡＴＭ変換装置６０の運転を
停止し（例えば、電源を切る）、再び運転を再開する。
図１７は、運転を再開した瞬間を表す図であり、１系Ｓ
ＴＭ／ＡＴＭ変換装置６０内のセル組立バッファ６９−
１〜６９−Ｎはデータが蓄積されていない空の状態を示
している。１系ＳＴＭ／ＡＴＭ変換装置６０の運転を再
開した時は、その１系ＳＴＭ／ＡＴＭ変換装置６０は入
力するＳＴＭデータＩＮをすぐに取り込むことがないよ
うに制御し、それぞれのセル組立バッファ６９−１〜６
９−Ｎ単位に状態を０系ＳＴＭ／ＡＴＭ変換装置３０内
のセル組立バッファ３９−１〜３９−Ｎと合わせてい
く。
同期化の動作説明 図１５は、図１４の同期化制御部５０Ａ，８０Ａを有す
る２重化ＳＴＭ／ＡＴＭ変換装置の動作を説明するフロ
ーチャートである。この図１５のフローチャートに基づ
く同期化の動作を、図１６〜図１９を参照しつつ説明す
る。図１６〜図１９は、第１の実施例の図９〜図１２と
同様に、セル組立バッファ３９−１〜３９−Ｎ，６９−
１〜６９−Ｎの状態（データの蓄積状態）を中心に同期
化動作を説明する図である。これらの図１６〜図１９で
は、セル組立バッファ３９−１〜３９−Ｎ，６９−１〜
６９−Ｎの状態が時間の経過と共に示されている。図１
６の状態では、０系ＳＴＭ／ＡＴＭ変換装置３０も１系
ＳＴＭ／ＡＴＭ変換装置６０も同じ状態で動作してい
る。ここで、１系ＳＴＭ／ＡＴＭ変換装置６０の運転を
停止し（例えば、電源を切る）、再び運転を再開する。
図１７は、運転を再開した瞬間を表す図であり、１系Ｓ
ＴＭ／ＡＴＭ変換装置６０内のセル組立バッファ６９−
１〜６９−Ｎはデータが蓄積されていない空の状態を示
している。１系ＳＴＭ／ＡＴＭ変換装置６０の運転を再
開した時は、その１系ＳＴＭ／ＡＴＭ変換装置６０は入
力するＳＴＭデータＩＮをすぐに取り込むことがないよ
うに制御し、それぞれのセル組立バッファ６９−１〜６
９−Ｎ単位に状態を０系ＳＴＭ／ＡＴＭ変換装置３０内
のセル組立バッファ３９−１〜３９−Ｎと合わせてい
く。
【００４７】図１４は、同期化の開始時のセル組立バッ
ファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎの状態を
示すものである。この第２の実施例では。第１の実施例
と同様に、例えば、ＳＴＭデータＩＮは非多元の６４Kb
psのデータ（１ＳＴＭフレーム内に１ＴＳのデータ）
で、かつ非構造化データであるとする。以下、図１５の
フローチャートを参照しつつ、同期化動作を説明する。
なお、図１５のフローチャートにおいて、ステップＳ２
４の内容は、図８のステップＳ３〜Ｓ１１と同様のた
め、省略されて記載されているが、そのステップＳ２４
の内容を説明する際には、図８のステップＳ３〜Ｓ１１
を参照しつつ説明する。図１５のフローチャートのステ
ップＳ２１から同期化を開始すると、ステップＳ２２に
おいて、チャンネルＮが１に初期設定された後、ステッ
プＳ２３へ進む。ステップＳ２３は、チャンネルＮに呼
設定が実施されているか否かを確認するステップであっ
て、図１のセル組立バッファ制御部４８，７８が管理す
るチャンネル情報に基づいて行われる。チャンネル１は
呼設定状態にあるので、１系セル組立バッファ６９−１
を０系セル組立バッファ３９−１の状態へと同期化を開
始し、ステップＳ２４へ進む。ステップＳ２４では、図
８のステップＳ３〜Ｓ１１と同様の処理が行われる。即
ち、図８のステップＳ３では、チャンネル１のデータが
構造化データであるか否かの判断を行う。チャンネル１
のデータが構造化データでなければ、ステップＳ４へ進
み、構造化データであれば、ステップＳ７へ進む。ここ
では、チャンネル１のデータが非構造化データであると
して説明を進める。
ファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎの状態を
示すものである。この第２の実施例では。第１の実施例
と同様に、例えば、ＳＴＭデータＩＮは非多元の６４Kb
psのデータ（１ＳＴＭフレーム内に１ＴＳのデータ）
で、かつ非構造化データであるとする。以下、図１５の
フローチャートを参照しつつ、同期化動作を説明する。
なお、図１５のフローチャートにおいて、ステップＳ２
４の内容は、図８のステップＳ３〜Ｓ１１と同様のた
め、省略されて記載されているが、そのステップＳ２４
の内容を説明する際には、図８のステップＳ３〜Ｓ１１
を参照しつつ説明する。図１５のフローチャートのステ
ップＳ２１から同期化を開始すると、ステップＳ２２に
おいて、チャンネルＮが１に初期設定された後、ステッ
プＳ２３へ進む。ステップＳ２３は、チャンネルＮに呼
設定が実施されているか否かを確認するステップであっ
て、図１のセル組立バッファ制御部４８，７８が管理す
るチャンネル情報に基づいて行われる。チャンネル１は
呼設定状態にあるので、１系セル組立バッファ６９−１
を０系セル組立バッファ３９−１の状態へと同期化を開
始し、ステップＳ２４へ進む。ステップＳ２４では、図
８のステップＳ３〜Ｓ１１と同様の処理が行われる。即
ち、図８のステップＳ３では、チャンネル１のデータが
構造化データであるか否かの判断を行う。チャンネル１
のデータが構造化データでなければ、ステップＳ４へ進
み、構造化データであれば、ステップＳ７へ進む。ここ
では、チャンネル１のデータが非構造化データであると
して説明を進める。
【００４８】図８のステップＳ４では、現在セル組立バ
ッファに蓄積されているデータをセルとして送出する時
に、そのセルのＡＡＬヘッダ内付加されるＳＮ値が
「０」となるか否かを判断するステップである。図１８
においてＳＮ値が「０」であると仮定すると、ステップ
Ｓ４でＹｅｓと判断し、ステップＳ５へ進む。ＳＮ値が
「０」でない場合はＮｏと判断し、ステップＳ６でＳＴ
Ｍフレームの更新後に再びステップＳ４へと戻る。図８
のステップＳ５では、チャンネルＮのセル組立間でのＴ
Ｓデータ数（ＳＴＭデータのバイト数）を算出し、ステ
ップＳ１１で他系に通知を行う。図１８では、セル組立
バッファ３９−１に４７ＴＳ蓄積されているので、ステ
ップＳ１１に従い、データ「０」が０系バッファ状態デ
ータ信号線５４Ａを介して、０系同期化信号送信回路１
２０Ａから１系同期化信号受信回路２３０Ａに通知され
る。この時、同時にチャンネル番号も０系チャンネル番
号データ信号線５３Ａを介して同期化信号受信回路２３
０Ａに通知する。また、第１の実施例と同様に、クロッ
ク信号とデータイネーブル信号も送受される。次に、図
１５のステップＳ２５へ進み、Ｎがインクリメントさ
れ、Ｎ＝２となり、ステップＳ２６へ進む。ステップＳ
２６では、全チャンネル（２０１７）の同期化が終了し
たか否かの判断が実行され、未終了の場合、ステップＳ
２８のＳＴＭフレームの更新を経て、再びステップＳ２
３へ処理が戻る。
ッファに蓄積されているデータをセルとして送出する時
に、そのセルのＡＡＬヘッダ内付加されるＳＮ値が
「０」となるか否かを判断するステップである。図１８
においてＳＮ値が「０」であると仮定すると、ステップ
Ｓ４でＹｅｓと判断し、ステップＳ５へ進む。ＳＮ値が
「０」でない場合はＮｏと判断し、ステップＳ６でＳＴ
Ｍフレームの更新後に再びステップＳ４へと戻る。図８
のステップＳ５では、チャンネルＮのセル組立間でのＴ
Ｓデータ数（ＳＴＭデータのバイト数）を算出し、ステ
ップＳ１１で他系に通知を行う。図１８では、セル組立
バッファ３９−１に４７ＴＳ蓄積されているので、ステ
ップＳ１１に従い、データ「０」が０系バッファ状態デ
ータ信号線５４Ａを介して、０系同期化信号送信回路１
２０Ａから１系同期化信号受信回路２３０Ａに通知され
る。この時、同時にチャンネル番号も０系チャンネル番
号データ信号線５３Ａを介して同期化信号受信回路２３
０Ａに通知する。また、第１の実施例と同様に、クロッ
ク信号とデータイネーブル信号も送受される。次に、図
１５のステップＳ２５へ進み、Ｎがインクリメントさ
れ、Ｎ＝２となり、ステップＳ２６へ進む。ステップＳ
２６では、全チャンネル（２０１７）の同期化が終了し
たか否かの判断が実行され、未終了の場合、ステップＳ
２８のＳＴＭフレームの更新を経て、再びステップＳ２
３へ処理が戻る。
【００４９】セル組立までのＴＳ数Ｘ＝０を受信した１
系同期化制御部８０Ａは、そのデータを内部バス２０１
を介して図１のセル組立バッファ制御部７８へ通知す
る。セル組立バッファ制御部７８では、通知された値の
回数のフレーム信号をカウントした後、通知されたチャ
ンネルのセル組立バッファのＳＴＭデータＩＮの入力を
開始する。図１９に示すように、Ｎ＝２の状態で前記の
同期化処理が実行され、１系セル組立バッファ６９−２
を０系セル組立バッファ３９−２の状態への同期化が実
行される。この場合、セル組立バッファ３９−２のＴＳ
蓄積数が８なので、通知される０系バッファ状態データ
は「３９」となる。従って、セル組立バッファ制御部７
８は３９フレームをカウントした後、セル組立バッファ
６９−２のＳＴＭデータの入力を開始する。以上のよう
な処理を繰り返し実行することにより、全チャンネル
（２０１７）の同期化が実行され、ステップＳ２７で処
理を終了する。
系同期化制御部８０Ａは、そのデータを内部バス２０１
を介して図１のセル組立バッファ制御部７８へ通知す
る。セル組立バッファ制御部７８では、通知された値の
回数のフレーム信号をカウントした後、通知されたチャ
ンネルのセル組立バッファのＳＴＭデータＩＮの入力を
開始する。図１９に示すように、Ｎ＝２の状態で前記の
同期化処理が実行され、１系セル組立バッファ６９−２
を０系セル組立バッファ３９−２の状態への同期化が実
行される。この場合、セル組立バッファ３９−２のＴＳ
蓄積数が８なので、通知される０系バッファ状態データ
は「３９」となる。従って、セル組立バッファ制御部７
８は３９フレームをカウントした後、セル組立バッファ
６９−２のＳＴＭデータの入力を開始する。以上のよう
な処理を繰り返し実行することにより、全チャンネル
（２０１７）の同期化が実行され、ステップＳ２７で処
理を終了する。
【００５０】構造化データの転送を行うチャンネルの場
合は、図１５のステップＳ２４において、図８のステッ
プＳ３からステップＳ７へと処理が進む。ステップＳ７
の処理は、ステップＳ４と同様で、次のステップＳ８に
おいて、送出するセルが構造化の先頭を示すポインタを
ＡＡＬヘッダに持つセルであるか否かの判断を実行す
る。Ｙｅｓと判断すると、ステップＳ９へ進み、Ｎｏと
判断すると、ステップＳ１０でＳＴＭフレームの更新後
に再びステップＳ７へと戻る。ステップＳ９では、チャ
ンネルＮのセル組立までのＴＳデータ数を算出し、ステ
ップＳ１１で他系に通知を行う。これは、ステップＳ５
の処理と同様であるが、ステップＳ９では、構造化デー
タのポインタを持つ分だけＡＡＬペイロードが１ＴＳ減
り、セル組立までのＴＳデータ総数は４６ＴＳとなる点
が非構造化データの場合と異なる。ＳＴＭ側のデータ構
造が多元データ等の場合（即ち、１ＳＴＭフレームの中
に複数のＴＳデータが存在する場合）は、図１のセル組
立バッファ制御部７８は単にフレーム数をカウントする
だけでは不十分である。例えば、１ＳＴＭフレーム内の
ＴＳデータ数が３である多元ＳＴＭデータを処理する場
合は、１フレームのカウントアップ数を３にする必要が
ある。
合は、図１５のステップＳ２４において、図８のステッ
プＳ３からステップＳ７へと処理が進む。ステップＳ７
の処理は、ステップＳ４と同様で、次のステップＳ８に
おいて、送出するセルが構造化の先頭を示すポインタを
ＡＡＬヘッダに持つセルであるか否かの判断を実行す
る。Ｙｅｓと判断すると、ステップＳ９へ進み、Ｎｏと
判断すると、ステップＳ１０でＳＴＭフレームの更新後
に再びステップＳ７へと戻る。ステップＳ９では、チャ
ンネルＮのセル組立までのＴＳデータ数を算出し、ステ
ップＳ１１で他系に通知を行う。これは、ステップＳ５
の処理と同様であるが、ステップＳ９では、構造化デー
タのポインタを持つ分だけＡＡＬペイロードが１ＴＳ減
り、セル組立までのＴＳデータ総数は４６ＴＳとなる点
が非構造化データの場合と異なる。ＳＴＭ側のデータ構
造が多元データ等の場合（即ち、１ＳＴＭフレームの中
に複数のＴＳデータが存在する場合）は、図１のセル組
立バッファ制御部７８は単にフレーム数をカウントする
だけでは不十分である。例えば、１ＳＴＭフレーム内の
ＴＳデータ数が３である多元ＳＴＭデータを処理する場
合は、１フレームのカウントアップ数を３にする必要が
ある。
【００５１】（２） 図２０のタイムチャートを用いた
具体的な動作説明 図２０は、図１及び図１４の具体的な動作課程を説明す
るタイムチャートである。このタイムチャートでは、第
１の実施例の図１３と同様に、ＳＤＨから入力するＳＴ
ＭデータＩＮ、フレーム信号ＦＳ、及びクロック信号Ｃ
ＫＳが示されている。さらに、フレーム信号先頭の空き
ＴＳの部分が拡大して示されている。図１４の同期化制
御部５０Ａ，８０Ａを有する図１の２重化ＳＴＭ／ＡＴ
Ｍ変換装置では、この空きＴＳを受信する間に、チャン
ネル番号データ信号、データイネーブル信号、及び同期
化クロック信号が、０系と１系間で送受される。図１４
のＴＩＭＥ管理部１４０Ａ，２４０Ａからの処理時間信
号ＴＩＭＥ０〜ＴＩＭＥ３も、この空きＴＳの時間内に
指示が出される。また、前提として各種イネーブル信号
及び各種回路の処理時間指示信号１４１Ａ〜１４３Ａ，
２４１Ａ〜２４３Ａは、アクティブ“Ｌ”として示され
ている。以上のように、この第２の実施例では、第１の
実施例の効果（ｉ），（ii），(iii），（ｖ）と同様の
効果を有する上に、次のような効果（vi）もある。（v
i） セル組立バッファ３９−１〜３９−Ｎ，６９−１
〜６９−Ｎのデータ蓄積数に関係なく（例えば、セル組
立バッファに４７ＴＳ蓄積された状態に限定することな
く）、他系に同期化の指示信号の送出をすることがで
き、同期化に要する時間を短縮できる。
具体的な動作説明 図２０は、図１及び図１４の具体的な動作課程を説明す
るタイムチャートである。このタイムチャートでは、第
１の実施例の図１３と同様に、ＳＤＨから入力するＳＴ
ＭデータＩＮ、フレーム信号ＦＳ、及びクロック信号Ｃ
ＫＳが示されている。さらに、フレーム信号先頭の空き
ＴＳの部分が拡大して示されている。図１４の同期化制
御部５０Ａ，８０Ａを有する図１の２重化ＳＴＭ／ＡＴ
Ｍ変換装置では、この空きＴＳを受信する間に、チャン
ネル番号データ信号、データイネーブル信号、及び同期
化クロック信号が、０系と１系間で送受される。図１４
のＴＩＭＥ管理部１４０Ａ，２４０Ａからの処理時間信
号ＴＩＭＥ０〜ＴＩＭＥ３も、この空きＴＳの時間内に
指示が出される。また、前提として各種イネーブル信号
及び各種回路の処理時間指示信号１４１Ａ〜１４３Ａ，
２４１Ａ〜２４３Ａは、アクティブ“Ｌ”として示され
ている。以上のように、この第２の実施例では、第１の
実施例の効果（ｉ），（ii），(iii），（ｖ）と同様の
効果を有する上に、次のような効果（vi）もある。（v
i） セル組立バッファ３９−１〜３９−Ｎ，６９−１
〜６９−Ｎのデータ蓄積数に関係なく（例えば、セル組
立バッファに４７ＴＳ蓄積された状態に限定することな
く）、他系に同期化の指示信号の送出をすることがで
き、同期化に要する時間を短縮できる。
【００５２】第３の実施例 図２１は、本発明の第３の実施例を示すもので、第１の
実施例の図１の２重化ＳＴＭ／ＡＴＭ変換装置に設けら
れる同期化制御部の構成図であり、第１の実施例の図面
中の要素と共通の要素には共通の符号が付されている。
この第３の実施例が第１の実施例と異なる点は、第１の
実施例の同期化制御部５０，８０と異なる構成の０系同
期化制御部５０Ｂ及び１系同期化制御部８０Ｂを図１の
２重化ＳＴＭ／ＡＴＭ変換装置に設けたことである。こ
の第３の実施例の０系同期化制御部５０Ｂと１系同期化
制御部８０Ｂは、同一の回路構成である。０系同期化制
御部５０Ｂは、内部バスインタフェース回路１１０Ｂ、
同期化信号送信回路１２０Ｂ、及び同期化信号受信回路
１３０Ｂより構成されている。内部バスインタフェース
回路１１０Ｂは、図１の０系ＳＴＭ／ＡＴＭ変換装置３
０内のＳＴＭデータ書き込み制御部４７、セル組立バッ
ファ制御部４８、及び上位インタフェース４９と接続す
る内部バス１０１と接続され、データの取り込みや書き
込み等を行う回路である。内部バスインタフェース回路
１１０Ｂは、ＴＳイネーブル指示信号線１１４Ｂを介し
て、同期化信号送信回路１２０Ｂに接続されている。こ
の同期化信号送信回路１２０Ｂには、図１の０系ＳＴＭ
／ＡＴＭ変換装置３０内で分配されたフレーム信号Ｆが
入力される。同期化信号受信回路１３０Ｂは、ＴＳイネ
ーブル通知信号線１３４Ｂを介して、内部バスインタフ
ェース回路１１０Ｂに接続されている。
実施例の図１の２重化ＳＴＭ／ＡＴＭ変換装置に設けら
れる同期化制御部の構成図であり、第１の実施例の図面
中の要素と共通の要素には共通の符号が付されている。
この第３の実施例が第１の実施例と異なる点は、第１の
実施例の同期化制御部５０，８０と異なる構成の０系同
期化制御部５０Ｂ及び１系同期化制御部８０Ｂを図１の
２重化ＳＴＭ／ＡＴＭ変換装置に設けたことである。こ
の第３の実施例の０系同期化制御部５０Ｂと１系同期化
制御部８０Ｂは、同一の回路構成である。０系同期化制
御部５０Ｂは、内部バスインタフェース回路１１０Ｂ、
同期化信号送信回路１２０Ｂ、及び同期化信号受信回路
１３０Ｂより構成されている。内部バスインタフェース
回路１１０Ｂは、図１の０系ＳＴＭ／ＡＴＭ変換装置３
０内のＳＴＭデータ書き込み制御部４７、セル組立バッ
ファ制御部４８、及び上位インタフェース４９と接続す
る内部バス１０１と接続され、データの取り込みや書き
込み等を行う回路である。内部バスインタフェース回路
１１０Ｂは、ＴＳイネーブル指示信号線１１４Ｂを介し
て、同期化信号送信回路１２０Ｂに接続されている。こ
の同期化信号送信回路１２０Ｂには、図１の０系ＳＴＭ
／ＡＴＭ変換装置３０内で分配されたフレーム信号Ｆが
入力される。同期化信号受信回路１３０Ｂは、ＴＳイネ
ーブル通知信号線１３４Ｂを介して、内部バスインタフ
ェース回路１１０Ｂに接続されている。
【００５３】１系同期化制御部８０Ｂは、０系同期化制
御部５０Ｂと同様に、内部バスインタフェース回路２１
０Ｂ、同期化信号送信回路２２０Ｂ、及び同期化信号受
信回路２３０Ｂより構成されている。内部バスインタフ
ェース回路２１０Ｂは、図１の１系ＳＴＭ／ＡＴＭ変換
装置６０内のＳＴＭデータ書き込み制御部７７、セル組
立バッファ制御部７８、及び上位インタフェース７９と
接続する内部バス２０１と接続されている。内部バスイ
ンタフェース回路２１０Ｂは、ＴＳイネーブル指示信号
線２１４Ｂを介して、同期化信号送信回路２２０Ｂに接
続されている。この同期化信号送信回路２２０Ｂには、
図１の１系ＳＴＭ／ＡＴＭ変換装置６０内で分配された
フレーム信号Ｆが入力される。同期化信号受信回路２３
０Ｂは、ＴＳイネーブル通知信号線２３４Ｂを介して、
内部バスインタフェース回路２１０Ｂに接続されてい
る。０系同期化信号送信回路１２０Ｂは、同期化クロッ
ク信号線５１Ｂ、同期化フレーム信号線５５Ｂ、及びＴ
Ｓイネーブル信号線５６Ｂを介して、１系同期化信号受
信回路２３０Ｂに接続されている。１系同期化信号送信
回路２２０Ｂは、同期化クロック信号線８１Ｂ、同期化
フレーム信号線８５Ｂ、及びＴＳイネーブル信号線８６
Ｂを介して、０系同期化信号受信回路１３０Ｂに接続さ
れている。以上のように構成される同期化制御部５０
Ｂ，８０Ｂを有する図１の２重化ＳＴＭ／ＡＴＭ変換装
置の同期化方法を、各動作（１）〜（４）に分けて説明
する。
御部５０Ｂと同様に、内部バスインタフェース回路２１
０Ｂ、同期化信号送信回路２２０Ｂ、及び同期化信号受
信回路２３０Ｂより構成されている。内部バスインタフ
ェース回路２１０Ｂは、図１の１系ＳＴＭ／ＡＴＭ変換
装置６０内のＳＴＭデータ書き込み制御部７７、セル組
立バッファ制御部７８、及び上位インタフェース７９と
接続する内部バス２０１と接続されている。内部バスイ
ンタフェース回路２１０Ｂは、ＴＳイネーブル指示信号
線２１４Ｂを介して、同期化信号送信回路２２０Ｂに接
続されている。この同期化信号送信回路２２０Ｂには、
図１の１系ＳＴＭ／ＡＴＭ変換装置６０内で分配された
フレーム信号Ｆが入力される。同期化信号受信回路２３
０Ｂは、ＴＳイネーブル通知信号線２３４Ｂを介して、
内部バスインタフェース回路２１０Ｂに接続されてい
る。０系同期化信号送信回路１２０Ｂは、同期化クロッ
ク信号線５１Ｂ、同期化フレーム信号線５５Ｂ、及びＴ
Ｓイネーブル信号線５６Ｂを介して、１系同期化信号受
信回路２３０Ｂに接続されている。１系同期化信号送信
回路２２０Ｂは、同期化クロック信号線８１Ｂ、同期化
フレーム信号線８５Ｂ、及びＴＳイネーブル信号線８６
Ｂを介して、０系同期化信号受信回路１３０Ｂに接続さ
れている。以上のように構成される同期化制御部５０
Ｂ，８０Ｂを有する図１の２重化ＳＴＭ／ＡＴＭ変換装
置の同期化方法を、各動作（１）〜（４）に分けて説明
する。
【００５４】（１） 図２２のフローチャートに基づく
同期化の動作説明 図２２は、図２１の同期化制御部５０Ｂ，８０Ｂを有す
る２重化ＳＴＭ／ＡＴＭ変換装置の動作を説明するフロ
ーチャートである。このフローチャートに基づく同期化
の動作を、図２３〜図２６を参照しつつ説明する。図２
３〜図２６は、第１の実施例の図９〜図１２と同様に、
セル組立バッファ３９−１〜３９−Ｎ，６９−１〜６９
−Ｎの状態（データの蓄積状態）を中心に、説明する図
である。これらの図２３〜図２６では、セル組立バッフ
ァ３９−１〜３９−Ｎ，６９−１〜６９−Ｎの状態が時
間の経過と共に示されている。図２３の状態では、０系
ＳＴＭ／ＡＴＭ変換装置３０も１系ＳＴＭ／ＡＴＭ変換
装置６０も同じ状態で動作している。ここで、１系ＳＴ
Ｍ／ＡＴＭ変換装置６０の運転を停止し（例えば、電源
を切る）、再び運転を再開する。図２４は、運転を再開
した瞬間を表す図で、１系ＳＴＭ／ＡＴＭ変換装置６０
内のセル組立バッファ６９−１〜６９−Ｎはデータが蓄
積されていない空の状態を示している。１系ＳＴＭ／Ａ
ＴＭ変換装置６０の運転を再開した時は、その１系ＳＴ
Ｍ／ＡＴＭ変換装置６０は入力するＳＴＭデータＩＮを
すぐに取り込むことがないように制御し、それぞれのセ
ル組立バッファ６９−１〜６９−Ｎ単位に状態を０系Ｓ
ＴＭ／ＡＴＭ変換装置３０内のセル組立バッファ３９−
１〜３９−Ｎと合わせていく。このような図２３〜図２
６を例にとり、図２２のフローチャートに示すアルゴリ
ズムに従い、同期化動作を説明する。
同期化の動作説明 図２２は、図２１の同期化制御部５０Ｂ，８０Ｂを有す
る２重化ＳＴＭ／ＡＴＭ変換装置の動作を説明するフロ
ーチャートである。このフローチャートに基づく同期化
の動作を、図２３〜図２６を参照しつつ説明する。図２
３〜図２６は、第１の実施例の図９〜図１２と同様に、
セル組立バッファ３９−１〜３９−Ｎ，６９−１〜６９
−Ｎの状態（データの蓄積状態）を中心に、説明する図
である。これらの図２３〜図２６では、セル組立バッフ
ァ３９−１〜３９−Ｎ，６９−１〜６９−Ｎの状態が時
間の経過と共に示されている。図２３の状態では、０系
ＳＴＭ／ＡＴＭ変換装置３０も１系ＳＴＭ／ＡＴＭ変換
装置６０も同じ状態で動作している。ここで、１系ＳＴ
Ｍ／ＡＴＭ変換装置６０の運転を停止し（例えば、電源
を切る）、再び運転を再開する。図２４は、運転を再開
した瞬間を表す図で、１系ＳＴＭ／ＡＴＭ変換装置６０
内のセル組立バッファ６９−１〜６９−Ｎはデータが蓄
積されていない空の状態を示している。１系ＳＴＭ／Ａ
ＴＭ変換装置６０の運転を再開した時は、その１系ＳＴ
Ｍ／ＡＴＭ変換装置６０は入力するＳＴＭデータＩＮを
すぐに取り込むことがないように制御し、それぞれのセ
ル組立バッファ６９−１〜６９−Ｎ単位に状態を０系Ｓ
ＴＭ／ＡＴＭ変換装置３０内のセル組立バッファ３９−
１〜３９−Ｎと合わせていく。このような図２３〜図２
６を例にとり、図２２のフローチャートに示すアルゴリ
ズムに従い、同期化動作を説明する。
【００５５】図２５は、同期化の開始時のセル組立バッ
ファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎの状態を
示すものである。この例では、ＳＴＭデータＩＮは非多
元の６４Kbpsのデータ（１ＳＴＭフレーム内に１ＴＳの
データ）で、かつ非構造化データであるとする。以下、
図２２のフローチャートの処理を説明する。図２２のフ
ローチャートにおいて、まず、ステップＳ３１から開始
し、ステップＳ３２においてチャンネルＮが１に初期設
定され、ステップＳ３３へ進む。ステップＳ３３は、チ
ャンネルＮが呼設定が実施されていることを確認するス
テップであって、図１のセル組立バッファ制御部４８，
７８が管理するチャンネル情報に基づいて行われる。チ
ャンネル１は呼設定状態にあるので、次のステップＳ３
４へ進む。ステップＳ３４では、チャンネル１のデータ
が構造化データであるか否かの判断を行う。チャンネル
１のデータが構造化データでなければ、ステップＳ３５
へ進み、構造化データであれば、ステップＳ４３へ進
む。ここでは、チャンネル１のデータは非構造化データ
であるとして説明を進める。次に、１系セル組立バッフ
ァ６９−１を０系セル組立バッファ３９−１の状態へと
同期化を開始する。ステップＳ３５では、現在セル組立
バッファに蓄積されているデータをセルとして送出する
時に、そのセルのＡＡＬヘッダ内付加されるＳＮ値が
「０」となるか否かを判断するステップである。図２５
では、ＳＮ値が「０」であるとし、Ｙｅｓと判断してス
テップＳ３６へ進む。ＳＮ値が「０」でない場合は、Ｎ
ｏと判断してステップＳ４１へ進み、ＳＴＭフレームの
更新後に再度ステップＳ３５の処理を実行する。ステッ
プＳ３６では、チャンネルＮに属する入力ＴＳデータが
セル組立バッファ３９−１の４７バイト目であるか否か
を判断する。図２５では、チャンネル１に属するＴＳデ
ータがセル組立バッファ３９−１の４７バイト目に入力
されたので、ステップＳ３５でＹｅｓと判断され、ステ
ップＳ３６へ進む。Ｎｏと判断すると、ステップＳ４１
へ進み、ＳＴＭフレームの更新後にステップＳ３５へと
戻る。
ファ３９−１〜３９−Ｎ，６９−１〜６９−Ｎの状態を
示すものである。この例では、ＳＴＭデータＩＮは非多
元の６４Kbpsのデータ（１ＳＴＭフレーム内に１ＴＳの
データ）で、かつ非構造化データであるとする。以下、
図２２のフローチャートの処理を説明する。図２２のフ
ローチャートにおいて、まず、ステップＳ３１から開始
し、ステップＳ３２においてチャンネルＮが１に初期設
定され、ステップＳ３３へ進む。ステップＳ３３は、チ
ャンネルＮが呼設定が実施されていることを確認するス
テップであって、図１のセル組立バッファ制御部４８，
７８が管理するチャンネル情報に基づいて行われる。チ
ャンネル１は呼設定状態にあるので、次のステップＳ３
４へ進む。ステップＳ３４では、チャンネル１のデータ
が構造化データであるか否かの判断を行う。チャンネル
１のデータが構造化データでなければ、ステップＳ３５
へ進み、構造化データであれば、ステップＳ４３へ進
む。ここでは、チャンネル１のデータは非構造化データ
であるとして説明を進める。次に、１系セル組立バッフ
ァ６９−１を０系セル組立バッファ３９−１の状態へと
同期化を開始する。ステップＳ３５では、現在セル組立
バッファに蓄積されているデータをセルとして送出する
時に、そのセルのＡＡＬヘッダ内付加されるＳＮ値が
「０」となるか否かを判断するステップである。図２５
では、ＳＮ値が「０」であるとし、Ｙｅｓと判断してス
テップＳ３６へ進む。ＳＮ値が「０」でない場合は、Ｎ
ｏと判断してステップＳ４１へ進み、ＳＴＭフレームの
更新後に再度ステップＳ３５の処理を実行する。ステッ
プＳ３６では、チャンネルＮに属する入力ＴＳデータが
セル組立バッファ３９−１の４７バイト目であるか否か
を判断する。図２５では、チャンネル１に属するＴＳデ
ータがセル組立バッファ３９−１の４７バイト目に入力
されたので、ステップＳ３５でＹｅｓと判断され、ステ
ップＳ３６へ進む。Ｎｏと判断すると、ステップＳ４１
へ進み、ＳＴＭフレームの更新後にステップＳ３５へと
戻る。
【００５６】ステップＳ３６からステップＳ３７へ進
み、ＴＳ番号を１系側の装置へ通知する。ＴＳ番号の通
知は、０系同期化フレーム信号線５５Ｂと０系ＴＳイネ
ーブル信号線５６Ｂを介して行い、１系側装置は前記両
信号線５５Ｂ，５６Ｂの相対位置によってＴＳ番号を認
識する。ステップＳ３７からステップＳ３８へ進み、チ
ャンネルＮがインクリメントされ、Ｎ＝２となり、ステ
ップＳ３９へ進む。ステップＳ３９では、全チャンネル
（２０１７）の同期化が終了したか否かの判断が実行さ
れ、Ｙｅｓと判断されれば、ステップＳ４０へ進んで処
理を終了する。Ｎｏと判断されると、ステップＳ４２へ
進み、ＳＴＭフレームの更新後に再びステップＳ３３へ
戻る。ＴＳ番号を受信した１系同期化制御部８０Ｂは、
その番号データを内部バス２０１を介して図１のセル組
立バッファ制御部７８へ通知する。セル組立バッファ制
御部７８では、通知されたＴＳ番号からチャンネル番号
「Ｎ」を認識し、該当するチャンネルのセル組立バッフ
ァについて、該当チャンネルに属するＴＳデータの入力
を開始する。図２６では、Ｎ＝２の状態で前記の同期化
処理が実行され、セル組立バッファ６９−２をセル組立
バッファ３９−２の状態への同期化が実行される。この
ような処理を繰り返し実行することにより、全チャンネ
ル（２０１７）の同期化が実行され、ステップＳ４０で
処理を終了する。
み、ＴＳ番号を１系側の装置へ通知する。ＴＳ番号の通
知は、０系同期化フレーム信号線５５Ｂと０系ＴＳイネ
ーブル信号線５６Ｂを介して行い、１系側装置は前記両
信号線５５Ｂ，５６Ｂの相対位置によってＴＳ番号を認
識する。ステップＳ３７からステップＳ３８へ進み、チ
ャンネルＮがインクリメントされ、Ｎ＝２となり、ステ
ップＳ３９へ進む。ステップＳ３９では、全チャンネル
（２０１７）の同期化が終了したか否かの判断が実行さ
れ、Ｙｅｓと判断されれば、ステップＳ４０へ進んで処
理を終了する。Ｎｏと判断されると、ステップＳ４２へ
進み、ＳＴＭフレームの更新後に再びステップＳ３３へ
戻る。ＴＳ番号を受信した１系同期化制御部８０Ｂは、
その番号データを内部バス２０１を介して図１のセル組
立バッファ制御部７８へ通知する。セル組立バッファ制
御部７８では、通知されたＴＳ番号からチャンネル番号
「Ｎ」を認識し、該当するチャンネルのセル組立バッフ
ァについて、該当チャンネルに属するＴＳデータの入力
を開始する。図２６では、Ｎ＝２の状態で前記の同期化
処理が実行され、セル組立バッファ６９−２をセル組立
バッファ３９−２の状態への同期化が実行される。この
ような処理を繰り返し実行することにより、全チャンネ
ル（２０１７）の同期化が実行され、ステップＳ４０で
処理を終了する。
【００５７】（２） 図２７の多元データ転送の場合の
動作説明 図２７は、図２２中の多元データ対応の場合のステップ
Ｓ３６の処理を示す図である。多元データの場合、図２
２のステップＳ３６に代えてステップＳ３６−１の処理
が行われる。このステップＳ３６−１では、現ＳＴＭフ
レーム内に入力されるチャンネルＮに属する複数のＴＳ
データの中で、最後に入力されるＴＳデータがセル組立
バッファの４７バイト目であるか否かを判断し、Ｙｅｓ
の時には図２２のステップＳ３７へ進み、Ｎｏの時には
図２２のステップＳ４１へ進む。
動作説明 図２７は、図２２中の多元データ対応の場合のステップ
Ｓ３６の処理を示す図である。多元データの場合、図２
２のステップＳ３６に代えてステップＳ３６−１の処理
が行われる。このステップＳ３６−１では、現ＳＴＭフ
レーム内に入力されるチャンネルＮに属する複数のＴＳ
データの中で、最後に入力されるＴＳデータがセル組立
バッファの４７バイト目であるか否かを判断し、Ｙｅｓ
の時には図２２のステップＳ３７へ進み、Ｎｏの時には
図２２のステップＳ４１へ進む。
【００５８】（３） 図２８の構造化データ転送の場合
の動作説明 図２８は、図２２中の構造化データ対応の場合のステッ
プＳ４５の処理を示す図である。構造化データ転送の場
合は、図２２のステップＳ４５に代えて図２８のステッ
プＳ４５−１の処理を行う。このステップＳ４５−１で
は、現ＳＴＭフレーム内に入力されるチャンネルＮに属
する複数のＴＳデータの中で、最後に入力されるＴＳデ
ータがセル組立バッファの４６バイト目であるか否かを
判断し、Ｙｅｓの時には図２２のステップＳ３７へ進
み、Ｎｏの時には図２２のステップＳ４６へ進む。
の動作説明 図２８は、図２２中の構造化データ対応の場合のステッ
プＳ４５の処理を示す図である。構造化データ転送の場
合は、図２２のステップＳ４５に代えて図２８のステッ
プＳ４５−１の処理を行う。このステップＳ４５−１で
は、現ＳＴＭフレーム内に入力されるチャンネルＮに属
する複数のＴＳデータの中で、最後に入力されるＴＳデ
ータがセル組立バッファの４６バイト目であるか否かを
判断し、Ｙｅｓの時には図２２のステップＳ３７へ進
み、Ｎｏの時には図２２のステップＳ４６へ進む。
【００５９】（４） 図２９のタイムチャートを用いた
具体的な動作説明 図２９は、図１及び図２１の具体的な動作課程を説明す
るタイムチャートである。このタイムチャートでは、Ｓ
ＤＨから入力するＳＴＭデータＩＮ、フレーム信号Ｆ
Ｓ、及びクロック信号ＳＣＫが示されている。また、前
提としてイネーブル信号は、アクティブ“Ｌ”として示
されている。このタイムチャートの例では、ＳＴＭデー
タのＴＳ０はチャンネル１に属するＴＳデータとし、Ｓ
ＴＭデータＡ点のＴＳ０がチャンネル１のセル組立バッ
ファ内蓄積データの４７バイト目になる場合を示してい
る。この場合、０系同期化フレーム信号線５５Ｂのフレ
ーム信号と、Ａ点のＴＳ０を示す位置でアクティブにし
た０系ＴＳイネーブル信号を、０系ＴＳイネーブル信号
線５６Ｂを介して１系同期化制御部８０Ｂに送信する。
１系ＳＴＭ／ＡＴＭ変換装置６０は、この信号を受信す
ると、次のフレームで入力されるＴＳデータ（ＴＳ番号
０のデータ）より、チャンネル１のセル組立バッファ６
９−１のデータとして入力を開始する。以上のように、
この第３の実施例では、第１の実施例の効果（ｉ），
（ii）と同様の効果を有する上に、次のような効果(vi
i）もある。(vii） セルペイロード内の最終バイトに
なるＳＴＭデータを通知することにより、各チャンネル
のセル組立開始タイミングを正確に合わせることができ
る。
具体的な動作説明 図２９は、図１及び図２１の具体的な動作課程を説明す
るタイムチャートである。このタイムチャートでは、Ｓ
ＤＨから入力するＳＴＭデータＩＮ、フレーム信号Ｆ
Ｓ、及びクロック信号ＳＣＫが示されている。また、前
提としてイネーブル信号は、アクティブ“Ｌ”として示
されている。このタイムチャートの例では、ＳＴＭデー
タのＴＳ０はチャンネル１に属するＴＳデータとし、Ｓ
ＴＭデータＡ点のＴＳ０がチャンネル１のセル組立バッ
ファ内蓄積データの４７バイト目になる場合を示してい
る。この場合、０系同期化フレーム信号線５５Ｂのフレ
ーム信号と、Ａ点のＴＳ０を示す位置でアクティブにし
た０系ＴＳイネーブル信号を、０系ＴＳイネーブル信号
線５６Ｂを介して１系同期化制御部８０Ｂに送信する。
１系ＳＴＭ／ＡＴＭ変換装置６０は、この信号を受信す
ると、次のフレームで入力されるＴＳデータ（ＴＳ番号
０のデータ）より、チャンネル１のセル組立バッファ６
９−１のデータとして入力を開始する。以上のように、
この第３の実施例では、第１の実施例の効果（ｉ），
（ii）と同様の効果を有する上に、次のような効果(vi
i）もある。(vii） セルペイロード内の最終バイトに
なるＳＴＭデータを通知することにより、各チャンネル
のセル組立開始タイミングを正確に合わせることができ
る。
【００６０】第４の実施例 図３０は、本発明の第４の実施例を示すもので、第１の
実施例の図１の２重化ＳＴＭ／ＡＴＭ変換装置に設けら
れる同期化制御部の構成図であり、第１の実施例の図面
中の要素と共通の要素には共通の符号が付されている。
この第４の実施例が第１の実施例と異なる点は、第１の
実施例の同期化制御部５０，８０と異なる構成の０系同
期化制御部５０Ｃ及び１系同期化制御部８０Ｃを図１の
２重化ＳＴＭ／ＡＴＭ変換装置に設けたことである。こ
の第４の実施例の０系同期化制御部５０Ｃと１系同期化
制御部８０Ｃとは、同一の回路構成である。０系同期化
制御部５０Ｃは、内部バスインタフェース回路１１０
Ｃ、同期化信号送信回路１２０Ｃ、同期化信号受信回路
１３０Ｃ、及びＦＰカウンタ１４０Ｃより構成されてい
る。内部バスインタフェース回路１１０Ｃは、図１の０
系ＳＴＭ／ＡＴＭ変換装置３０内のＳＴＭデータ書き込
み制御部４７、セル組立バッファ制御部４８、及び上位
インタフェース４９と接続する内部バス１０１と接続さ
れ、データの読み取りや書き込み等を行う回路である。
内部バスインタフェース回路１１０Ｃは、送信チャンネ
ル番号信号線１１５Ｃを介して、同期化信号送信回路１
２０Ｃに接続されている。同期化信号受信回路１３０Ｃ
は、受信チャンネル番号信号線１３５Ｃを介して、内部
バスインタフェース回路１１０Ｃに接続されている。
実施例の図１の２重化ＳＴＭ／ＡＴＭ変換装置に設けら
れる同期化制御部の構成図であり、第１の実施例の図面
中の要素と共通の要素には共通の符号が付されている。
この第４の実施例が第１の実施例と異なる点は、第１の
実施例の同期化制御部５０，８０と異なる構成の０系同
期化制御部５０Ｃ及び１系同期化制御部８０Ｃを図１の
２重化ＳＴＭ／ＡＴＭ変換装置に設けたことである。こ
の第４の実施例の０系同期化制御部５０Ｃと１系同期化
制御部８０Ｃとは、同一の回路構成である。０系同期化
制御部５０Ｃは、内部バスインタフェース回路１１０
Ｃ、同期化信号送信回路１２０Ｃ、同期化信号受信回路
１３０Ｃ、及びＦＰカウンタ１４０Ｃより構成されてい
る。内部バスインタフェース回路１１０Ｃは、図１の０
系ＳＴＭ／ＡＴＭ変換装置３０内のＳＴＭデータ書き込
み制御部４７、セル組立バッファ制御部４８、及び上位
インタフェース４９と接続する内部バス１０１と接続さ
れ、データの読み取りや書き込み等を行う回路である。
内部バスインタフェース回路１１０Ｃは、送信チャンネ
ル番号信号線１１５Ｃを介して、同期化信号送信回路１
２０Ｃに接続されている。同期化信号受信回路１３０Ｃ
は、受信チャンネル番号信号線１３５Ｃを介して、内部
バスインタフェース回路１１０Ｃに接続されている。
【００６１】ＦＰカウンタ１４０Ｃは、図１の０系ＳＴ
Ｍ／ＡＴＭ変換装置３０内で分配されるＳＴＭ系のフレ
ーム信号Ｆを入力し、その入力ＳＴＭフレームパルスを
カウントする例えば３７６（＝４７×８）進カウンタで
構成されている。ＦＰカウンタ１４０Ｃは、ＦＰカウン
ト値通知信号線１４４Ｃを介して、内部バスインタフェ
ース回路１１０Ｃに接続され、さらに送信ＦＰカウント
値信号線１４５Ｃを介して、同期化信号送信回路１２０
Ｃに接続されている。また、同期化信号受信回路１３０
Ｃは、ＦＰカウンタクリア信号線１３６Ｃを介して、Ｆ
Ｐカウンタ１４０Ｃに接続されている。１系同期化制御
部８０Ｃは、０系同期化制御部５０Ｃと同様に、内部バ
スインタフェース回路２１０Ｃ、同期化信号送信回路２
２０Ｃ、同期化信号受信回路２３０Ｃ、及びＦＰカウン
タ２４０Ｃより構成されている。内部バスインタフェー
ス回路２１０Ｃは、内部バス２０１に接続されている。
内部バスインタフェース回路２１０Ｃは、送信チャンネ
ル番号信号線２１５Ｃを介して、同期化信号送信回路２
２０Ｃに接続されている。同期化信号受信回路２３０Ｃ
は、受信チャンネル番号信号線２３５Ｃを介して、内部
バスインタフェース回路２１０Ｃに接続されている。Ｆ
Ｐカウンタ２４０Ｃは、ＦＰカウント値通知信号線２４
４Ｃを介して、内部バスインタフェース回路２１０Ｃに
接続されると共に、送信ＦＰカウント値信号線２４５Ｃ
を介して、同期化信号送信回路２２０Ｃに接続されてい
る。同期化信号受信回路２３０Ｃは、ＦＰカウンタクリ
ア信号線２３６Ｃを介して、ＦＰカウンタ２４０Ｃに接
続されている。０系同期化信号送信回路１２０Ｃは、同
期化クロック信号線５１Ｃ、データイネーブル信号線５
２Ｃ、及び１２ビット幅のチャンネル番号データ信号線
５３Ｃを介して、１系同期化信号受信回路２３０Ｃに接
続されている。１系同期化信号送信回路２２０Ｃは、同
期化クロック信号線８１Ｃ、データイネーブル信号線８
２Ｃ、及び１２ビット幅のチャンネル番号データ信号線
８３Ｃを介して、０系同期化信号受信回路１３０Ｃに接
続されている。
Ｍ／ＡＴＭ変換装置３０内で分配されるＳＴＭ系のフレ
ーム信号Ｆを入力し、その入力ＳＴＭフレームパルスを
カウントする例えば３７６（＝４７×８）進カウンタで
構成されている。ＦＰカウンタ１４０Ｃは、ＦＰカウン
ト値通知信号線１４４Ｃを介して、内部バスインタフェ
ース回路１１０Ｃに接続され、さらに送信ＦＰカウント
値信号線１４５Ｃを介して、同期化信号送信回路１２０
Ｃに接続されている。また、同期化信号受信回路１３０
Ｃは、ＦＰカウンタクリア信号線１３６Ｃを介して、Ｆ
Ｐカウンタ１４０Ｃに接続されている。１系同期化制御
部８０Ｃは、０系同期化制御部５０Ｃと同様に、内部バ
スインタフェース回路２１０Ｃ、同期化信号送信回路２
２０Ｃ、同期化信号受信回路２３０Ｃ、及びＦＰカウン
タ２４０Ｃより構成されている。内部バスインタフェー
ス回路２１０Ｃは、内部バス２０１に接続されている。
内部バスインタフェース回路２１０Ｃは、送信チャンネ
ル番号信号線２１５Ｃを介して、同期化信号送信回路２
２０Ｃに接続されている。同期化信号受信回路２３０Ｃ
は、受信チャンネル番号信号線２３５Ｃを介して、内部
バスインタフェース回路２１０Ｃに接続されている。Ｆ
Ｐカウンタ２４０Ｃは、ＦＰカウント値通知信号線２４
４Ｃを介して、内部バスインタフェース回路２１０Ｃに
接続されると共に、送信ＦＰカウント値信号線２４５Ｃ
を介して、同期化信号送信回路２２０Ｃに接続されてい
る。同期化信号受信回路２３０Ｃは、ＦＰカウンタクリ
ア信号線２３６Ｃを介して、ＦＰカウンタ２４０Ｃに接
続されている。０系同期化信号送信回路１２０Ｃは、同
期化クロック信号線５１Ｃ、データイネーブル信号線５
２Ｃ、及び１２ビット幅のチャンネル番号データ信号線
５３Ｃを介して、１系同期化信号受信回路２３０Ｃに接
続されている。１系同期化信号送信回路２２０Ｃは、同
期化クロック信号線８１Ｃ、データイネーブル信号線８
２Ｃ、及び１２ビット幅のチャンネル番号データ信号線
８３Ｃを介して、０系同期化信号受信回路１３０Ｃに接
続されている。
【００６２】以上のように構成される同期化制御部５０
Ｃ，８０Ｃ有する図１の２重化ＳＴＭ／ＡＴＭ変換装置
の同期化方法を、各動作（１），（２）に分けて説明す
る。 （１） 図３１のフローチャートに基づく同期化の動作
説明 図３１は、図３０の同期化制御部５０Ｃ，８０Ｃの動作
を説明するフローチャートである。このフローチャート
に基づく同期化の動作を、図３２〜図３５を参照しつつ
説明する。図３２〜図３５は、第１の実施例の図９〜図
１２と同様に、セル組立バッファ３９−１〜３９−Ｎ，
６９−１〜６９−Ｎの状態（データの蓄積状態）を中心
に、説明する図である。これらの図３２〜図３５では、
セル組立バッファ３９−１〜３９−Ｎ，６９−１〜６９
−Ｎの状態が時間の経過と共に示されている。図３２の
状態では、０系ＳＴＭ／ＡＴＭ変換装置３０も１系ＳＴ
Ｍ／ＡＴＭ変換装置６０も同じ状態で動作している。こ
の時、両系のセル組立バッファ３９−１〜３９−Ｎ，６
９−１〜６９−Ｎの状態及びＦＰカウント値は、一致し
ている。ここで、１系ＳＴＭ／ＡＴＭ変換装置６０の運
転を停止し（例えば、電源を切る）、再び運転を再開す
る。図３３は、運転を再開した瞬間を表す図で、１系Ｓ
ＴＭ／ＡＴＭ変換装置６０内のセル組立バッファ６９−
１〜６９−Ｎはデータが蓄積されていない空の状態を示
している。１系ＳＴＭ／ＡＴＭ変換装置６０の運転を再
開した時は、その１系ＳＴＭ／ＡＴＭ変換装置６０は入
力するＳＴＭデータＩＮをすぐに取り込むことがないよ
うに制御し、それぞれのセル組立バッファ６９−１〜６
９−Ｎ単位に状態を０系ＳＴＭ／ＡＴＭ変換装置３０内
のセル組立バッファ３９−１〜３９−Ｎと合わせてい
く。図３４は、同期化の開始時のセル組立バッファ３９
−１〜３９−Ｎ，６９−１〜６９−Ｎの状態を示すもの
である。以下、図３１のフローチャートを参照しつつ、
同期化動作を説明する。
Ｃ，８０Ｃ有する図１の２重化ＳＴＭ／ＡＴＭ変換装置
の同期化方法を、各動作（１），（２）に分けて説明す
る。 （１） 図３１のフローチャートに基づく同期化の動作
説明 図３１は、図３０の同期化制御部５０Ｃ，８０Ｃの動作
を説明するフローチャートである。このフローチャート
に基づく同期化の動作を、図３２〜図３５を参照しつつ
説明する。図３２〜図３５は、第１の実施例の図９〜図
１２と同様に、セル組立バッファ３９−１〜３９−Ｎ，
６９−１〜６９−Ｎの状態（データの蓄積状態）を中心
に、説明する図である。これらの図３２〜図３５では、
セル組立バッファ３９−１〜３９−Ｎ，６９−１〜６９
−Ｎの状態が時間の経過と共に示されている。図３２の
状態では、０系ＳＴＭ／ＡＴＭ変換装置３０も１系ＳＴ
Ｍ／ＡＴＭ変換装置６０も同じ状態で動作している。こ
の時、両系のセル組立バッファ３９−１〜３９−Ｎ，６
９−１〜６９−Ｎの状態及びＦＰカウント値は、一致し
ている。ここで、１系ＳＴＭ／ＡＴＭ変換装置６０の運
転を停止し（例えば、電源を切る）、再び運転を再開す
る。図３３は、運転を再開した瞬間を表す図で、１系Ｓ
ＴＭ／ＡＴＭ変換装置６０内のセル組立バッファ６９−
１〜６９−Ｎはデータが蓄積されていない空の状態を示
している。１系ＳＴＭ／ＡＴＭ変換装置６０の運転を再
開した時は、その１系ＳＴＭ／ＡＴＭ変換装置６０は入
力するＳＴＭデータＩＮをすぐに取り込むことがないよ
うに制御し、それぞれのセル組立バッファ６９−１〜６
９−Ｎ単位に状態を０系ＳＴＭ／ＡＴＭ変換装置３０内
のセル組立バッファ３９−１〜３９−Ｎと合わせてい
く。図３４は、同期化の開始時のセル組立バッファ３９
−１〜３９−Ｎ，６９−１〜６９−Ｎの状態を示すもの
である。以下、図３１のフローチャートを参照しつつ、
同期化動作を説明する。
【００６３】図３１のフローチャートにおいて、まず、
ステップＳ５１から同期化を開始すると、ステップＳ５
２において、チャンネルＮが１に初期設定され、ステッ
プＳ５３へ進む。ステップＳ５３では、チャンネルＮに
呼設定が実施されていることを確認するステップであっ
て、図１のセル組立バッファ制御部４８，７８が管理す
るチャンネル情報に基づいて行われる。チャンネル１は
呼設定状態にあるので、１系セル組立バッファ６９−１
を０系セル組立バッファ３９−１の状態へと同期化す
る。図３４では、セル組立バッファ３９−１に４７ＴＳ
蓄積されている状態なので、ステップＳ５４でＹｅｓと
判断され、ステップＳ５５へ進む。Ｎｏと判断された場
合は、ステップＳ６１へ進み、ＳＴＭフレームの更新後
に再びステップＳ５４の処理を実行することになる。ス
テップＳ５５では、ＡＡＬヘッダ内ＳＮ値が「０」であ
ることの判断を行う。図３４では、ＳＮ値が「０」であ
ると仮定すると、Ｙｅｓと判断し、ステップＳ５６へ進
む。ＳＮ値が「０」でない場合は、Ｎｏと判断し、ステ
ップＳ６１へ進み、ＳＴＭフレームの更新後に再びステ
ップＳ５４へと戻る。ステップＳ５６では、同期化を実
行するチャンネル番号「１」が０系チャンネル番号デー
タ信号線５３Ｃを介して、０系同期化信号送信回路１２
０Ｃから１系同期化信号受信回路２３０Ｃに通知され
る。この時、クロック信号とデータイネーブル信号も、
第１の実施例と同様に、０系同期化クロック信号線５１
Ｃと０系データイネーブル信号線５２Ｃを介して送受さ
れる。
ステップＳ５１から同期化を開始すると、ステップＳ５
２において、チャンネルＮが１に初期設定され、ステッ
プＳ５３へ進む。ステップＳ５３では、チャンネルＮに
呼設定が実施されていることを確認するステップであっ
て、図１のセル組立バッファ制御部４８，７８が管理す
るチャンネル情報に基づいて行われる。チャンネル１は
呼設定状態にあるので、１系セル組立バッファ６９−１
を０系セル組立バッファ３９−１の状態へと同期化す
る。図３４では、セル組立バッファ３９−１に４７ＴＳ
蓄積されている状態なので、ステップＳ５４でＹｅｓと
判断され、ステップＳ５５へ進む。Ｎｏと判断された場
合は、ステップＳ６１へ進み、ＳＴＭフレームの更新後
に再びステップＳ５４の処理を実行することになる。ス
テップＳ５５では、ＡＡＬヘッダ内ＳＮ値が「０」であ
ることの判断を行う。図３４では、ＳＮ値が「０」であ
ると仮定すると、Ｙｅｓと判断し、ステップＳ５６へ進
む。ＳＮ値が「０」でない場合は、Ｎｏと判断し、ステ
ップＳ６１へ進み、ＳＴＭフレームの更新後に再びステ
ップＳ５４へと戻る。ステップＳ５６では、同期化を実
行するチャンネル番号「１」が０系チャンネル番号デー
タ信号線５３Ｃを介して、０系同期化信号送信回路１２
０Ｃから１系同期化信号受信回路２３０Ｃに通知され
る。この時、クロック信号とデータイネーブル信号も、
第１の実施例と同様に、０系同期化クロック信号線５１
Ｃと０系データイネーブル信号線５２Ｃを介して送受さ
れる。
【００６４】同期化チャンネル番号の通知を実行するタ
イミングは、第１の実施例の場合のようにＳＴＭの主信
号であるＳＴＭデータＩＮの未使用部分に制限する必要
はなく、同じフレーム時間内であれば、どのタイミング
に設定してもよい。同期化チャンネル番号を受信した１
系同期化制御部８０Ｃは、そのチャンネルデータと、Ｆ
Ｐカウンタ２４０Ｃのカウント値を、内部バス２０１を
介して図１のセル組立バッファ制御部７８へ通知する。
これにより、セル組立バッファ制御部７８では、通知さ
れたチャンネル番号のセル組立バッファのＳＮ値が
「０」となるＳＴＭデータ格納開始タイミング、即ちＳ
ＴＭデータ格納開始ＦＰカウント値を知ることとなり、
該当チャンネルのＳＴＭデータの入力を次回以降のＳＴ
Ｍデータ格納開始ＦＰカウント値から開始することが可
能となる。ステップＳ５６からステップＳ５７へ進み、
Ｎがインクリメントされ、Ｎ＝２となり、ステップＳ５
８へ進む。ステップＳ５８では、全チャンネル（２０１
７）の同期化が終了したか否かの判断が実行され、未終
了の場合、ステップＳ６０を経て再びステップＳ５３へ
処理が戻る。図３５では、Ｎ＝２で前記の同期化処理が
実行され、１系セル組立バッファ６９−２を０系セル組
立バッファ３９−２の状態への同期化が実行される。こ
の場合、セル組立バッファ３９−２のＴＳ蓄積数が４７
となる時のＦＰカウント値が１系に通知され、上記の動
作によって同期化が実行される。このような処理を繰り
返し実行することにより、全チャンネル（２０１７）の
同期化が実行され、ステップＳ５９で処理が終了する。
イミングは、第１の実施例の場合のようにＳＴＭの主信
号であるＳＴＭデータＩＮの未使用部分に制限する必要
はなく、同じフレーム時間内であれば、どのタイミング
に設定してもよい。同期化チャンネル番号を受信した１
系同期化制御部８０Ｃは、そのチャンネルデータと、Ｆ
Ｐカウンタ２４０Ｃのカウント値を、内部バス２０１を
介して図１のセル組立バッファ制御部７８へ通知する。
これにより、セル組立バッファ制御部７８では、通知さ
れたチャンネル番号のセル組立バッファのＳＮ値が
「０」となるＳＴＭデータ格納開始タイミング、即ちＳ
ＴＭデータ格納開始ＦＰカウント値を知ることとなり、
該当チャンネルのＳＴＭデータの入力を次回以降のＳＴ
Ｍデータ格納開始ＦＰカウント値から開始することが可
能となる。ステップＳ５６からステップＳ５７へ進み、
Ｎがインクリメントされ、Ｎ＝２となり、ステップＳ５
８へ進む。ステップＳ５８では、全チャンネル（２０１
７）の同期化が終了したか否かの判断が実行され、未終
了の場合、ステップＳ６０を経て再びステップＳ５３へ
処理が戻る。図３５では、Ｎ＝２で前記の同期化処理が
実行され、１系セル組立バッファ６９−２を０系セル組
立バッファ３９−２の状態への同期化が実行される。こ
の場合、セル組立バッファ３９−２のＴＳ蓄積数が４７
となる時のＦＰカウント値が１系に通知され、上記の動
作によって同期化が実行される。このような処理を繰り
返し実行することにより、全チャンネル（２０１７）の
同期化が実行され、ステップＳ５９で処理が終了する。
【００６５】（２） 図３６のタイムチャートを用いた
具体的な動作説明 図３６は、図１及び図３０の具体的な動作課程を説明す
るタイムチャートである。このタイムチャートでは、Ｓ
ＤＨから入力するＳＴＭデータＩＮ、フレーム信号Ｆ
Ｓ、及びクロック信号ＳＣＫが示されている。さらに、
フレーム信号先頭の空きＴＳの部分が拡大して示されて
いる。ＳＴＭ／ＡＴＭ変換装置３０，６０において、前
記の空きＴＳを受信する時間に、チャンネルデータ信
号、データイネーブル信号、及び同期化クロック信号が
０系と１系間で送受される。セル組立バッファ３９−１
に４７ＴＳ蓄積されている状態がＦＰカウント値４６番
フレームであるとし、この時のＡＡＬヘッダ内ＳＮ値が
「０」であるとする。すると、すぐ次の０番目フレーム
において、チャンネル番号「１」が０系チャンネル番号
データ信号線５３Ｃを介して、０系同期化信号送信回路
１２０Ｃから１系同期化信号受信回路２３０Ｃに通知さ
れる。１系ＳＴＭ／ＡＴＭ変換装置６０は、この信号を
受けると、０番フレーム内の該当ＳＴＭデータより、Ａ
ＴＭセル組立バッファチャンネル「１」へのデータ入力
を開始する。以上のように、この第４の実施例では、第
１の実施例の効果（ｉ），（ii）と同様の効果を有する
上に、次のような効果(viii)もある。(viii) ４７進カ
ウンタを用いＳＴＭフレームをカウントするＦＰカウン
タ１４０Ｃ，２４０Ｃを両系に設け、かつその両系のＦ
Ｐカウンタ１４０Ｃ，２４０Ｃの同期化を実施すること
により、各チャンネルのセル組立開始タイミングを正確
に合わせることができる。
具体的な動作説明 図３６は、図１及び図３０の具体的な動作課程を説明す
るタイムチャートである。このタイムチャートでは、Ｓ
ＤＨから入力するＳＴＭデータＩＮ、フレーム信号Ｆ
Ｓ、及びクロック信号ＳＣＫが示されている。さらに、
フレーム信号先頭の空きＴＳの部分が拡大して示されて
いる。ＳＴＭ／ＡＴＭ変換装置３０，６０において、前
記の空きＴＳを受信する時間に、チャンネルデータ信
号、データイネーブル信号、及び同期化クロック信号が
０系と１系間で送受される。セル組立バッファ３９−１
に４７ＴＳ蓄積されている状態がＦＰカウント値４６番
フレームであるとし、この時のＡＡＬヘッダ内ＳＮ値が
「０」であるとする。すると、すぐ次の０番目フレーム
において、チャンネル番号「１」が０系チャンネル番号
データ信号線５３Ｃを介して、０系同期化信号送信回路
１２０Ｃから１系同期化信号受信回路２３０Ｃに通知さ
れる。１系ＳＴＭ／ＡＴＭ変換装置６０は、この信号を
受けると、０番フレーム内の該当ＳＴＭデータより、Ａ
ＴＭセル組立バッファチャンネル「１」へのデータ入力
を開始する。以上のように、この第４の実施例では、第
１の実施例の効果（ｉ），（ii）と同様の効果を有する
上に、次のような効果(viii)もある。(viii) ４７進カ
ウンタを用いＳＴＭフレームをカウントするＦＰカウン
タ１４０Ｃ，２４０Ｃを両系に設け、かつその両系のＦ
Ｐカウンタ１４０Ｃ，２４０Ｃの同期化を実施すること
により、各チャンネルのセル組立開始タイミングを正確
に合わせることができる。
【００６６】第５の実施例 図３７は、本発明の第５の実施例を示すもので、第１の
実施例の図１の２重化ＳＴＭ／ＡＴＭ変換装置に設けら
れる同期化制御部の構成図であり、第１の実施例の図面
中の要素と共通の要素には共通の符号が付されている。
この第５の実施例が第１の実施例と異なる点は、第１の
実施例の同期化制御部５０，８０と異なる構成の０系同
期化制御部５０Ｄ及び１系同期化制御部８０Ｄを図１の
２重化ＳＴＭ／ＡＴＭ変換装置に設けたことである。こ
の第５の実施例の０系同期化制御部５０Ｄと１系同期化
制御部８０Ｄとは、同一の回路構成である。０系同期化
制御部５０Ｄは、内部バスインタフェース回路１１０
Ｄ、同期化信号送信回路１２０Ｄ、同期化信号受信回路
１３０Ｄ、ＦＰカウンタ１４０Ｄ、及びセル先頭フレー
ム番号記憶メモリ１５０Ｄより構成されている。内部バ
スインタフェース回路１１０Ｄは、内部バス１０１に接
続され、データの読み取りや書き込み等を行う回路であ
る。内部バスインタフェース回路１１０Ｄは、セル先頭
フレーム番号記憶メモリアクセス信号線１１６Ｄを介し
て、セル先頭フレーム番号記憶メモリ１５０Ｄに接続さ
れている。セル先頭フレーム番号記憶メモリ１５０Ｄに
は、０系側の各チャンネルに入力されるＳＴＭデータＩ
Ｎが、ＡＡＬペイロードの先頭に位置し、かつＳＮ値が
「０」となる時のＦＰカウント値（０〜３７５）が記憶
されている。多元データ転送を行う場合は、該当する複
数のＦＰカウント値が存在する可能性があるが、その場
合は、どのＦＰカウント値であっても同じ効果が得られ
る。ＦＰカウンタ１４０Ｄは、フレーム信号Ｆを入力
し、送信ＦＰカウント値通知信号１４５Ｄを同期化信号
送信回路１２０Ｄに出力すると共に、ＦＰカウント値通
知信号１４４Ｄを内部バスインタフェース回路１１０Ｄ
へ出力する機能を有している。同期化信号受信回路１３
０Ｄは、ＦＰカウンタクリア信号１３６ＤをＦＰカウン
タ１４０Ｄに与える回路である。１系同期化制御部８０
Ｄは、０系同期化制御部５０Ｄと同様に、内部バスイン
タフェース回路２１０Ｄ、同期化信号送信回路２２０
Ｄ、同期化信号受信回路２３０Ｄ、ＦＰカウンタ２４０
Ｄ、及びセル先頭フレーム番号記憶メモリ２５０Ｄより
構成されている。
実施例の図１の２重化ＳＴＭ／ＡＴＭ変換装置に設けら
れる同期化制御部の構成図であり、第１の実施例の図面
中の要素と共通の要素には共通の符号が付されている。
この第５の実施例が第１の実施例と異なる点は、第１の
実施例の同期化制御部５０，８０と異なる構成の０系同
期化制御部５０Ｄ及び１系同期化制御部８０Ｄを図１の
２重化ＳＴＭ／ＡＴＭ変換装置に設けたことである。こ
の第５の実施例の０系同期化制御部５０Ｄと１系同期化
制御部８０Ｄとは、同一の回路構成である。０系同期化
制御部５０Ｄは、内部バスインタフェース回路１１０
Ｄ、同期化信号送信回路１２０Ｄ、同期化信号受信回路
１３０Ｄ、ＦＰカウンタ１４０Ｄ、及びセル先頭フレー
ム番号記憶メモリ１５０Ｄより構成されている。内部バ
スインタフェース回路１１０Ｄは、内部バス１０１に接
続され、データの読み取りや書き込み等を行う回路であ
る。内部バスインタフェース回路１１０Ｄは、セル先頭
フレーム番号記憶メモリアクセス信号線１１６Ｄを介し
て、セル先頭フレーム番号記憶メモリ１５０Ｄに接続さ
れている。セル先頭フレーム番号記憶メモリ１５０Ｄに
は、０系側の各チャンネルに入力されるＳＴＭデータＩ
Ｎが、ＡＡＬペイロードの先頭に位置し、かつＳＮ値が
「０」となる時のＦＰカウント値（０〜３７５）が記憶
されている。多元データ転送を行う場合は、該当する複
数のＦＰカウント値が存在する可能性があるが、その場
合は、どのＦＰカウント値であっても同じ効果が得られ
る。ＦＰカウンタ１４０Ｄは、フレーム信号Ｆを入力
し、送信ＦＰカウント値通知信号１４５Ｄを同期化信号
送信回路１２０Ｄに出力すると共に、ＦＰカウント値通
知信号１４４Ｄを内部バスインタフェース回路１１０Ｄ
へ出力する機能を有している。同期化信号受信回路１３
０Ｄは、ＦＰカウンタクリア信号１３６ＤをＦＰカウン
タ１４０Ｄに与える回路である。１系同期化制御部８０
Ｄは、０系同期化制御部５０Ｄと同様に、内部バスイン
タフェース回路２１０Ｄ、同期化信号送信回路２２０
Ｄ、同期化信号受信回路２３０Ｄ、ＦＰカウンタ２４０
Ｄ、及びセル先頭フレーム番号記憶メモリ２５０Ｄより
構成されている。
【００６７】内部バスインタフェース回路２１０Ｄは、
内部バス２０１に接続され、さらにセル先頭フレーム番
号記憶メモリアクセス信号線２１６Ｄを介して、セル先
頭フレーム番号記憶メモリ２５０Ｄに接続されている。
ＦＰカウンタ２４０Ｄは、フレーム信号Ｆを入力し、Ｆ
Ｐカウント値通知信号２４４Ｄを内部バスインタフェー
ス回路２１０Ｄへ出力すると共に、送信ＦＰカウント値
通知信号２４５Ｄを同期化信号送信回路２２０Ｄへ出力
する機能を有している。同期化信号受信回路２３０Ｄ
は、ＦＰカウンタクリア信号２３６ＤをＦＰカウンタ２
４０Ｄに与える回路である。０系同期化信号送信回路１
２０Ｄは、ＦＰカウンタ同期化信号線５７Ｄを介して、
１系同期化信号受信回路２３０Ｄに接続されている。１
系同期化信号送信回路２２０Ｄは、ＦＰカウンタ同期化
信号線８７Ｄを介して、０系同期化信号受信回路１３０
Ｄに接続されている。以上のように構成される同期化制
御部５０Ｄ，８０Ｄを有する図１の２重化ＳＴＭ／ＡＴ
Ｍ変換装置の同期化方法を説明する。図３８は、図３７
の同期化制御部５０Ｄ，８０Ｄの動作を説明するフロー
チャートであり、このフローチャートに基づく同期化の
動作を、図３９〜図４２を参照しつつ説明する。
内部バス２０１に接続され、さらにセル先頭フレーム番
号記憶メモリアクセス信号線２１６Ｄを介して、セル先
頭フレーム番号記憶メモリ２５０Ｄに接続されている。
ＦＰカウンタ２４０Ｄは、フレーム信号Ｆを入力し、Ｆ
Ｐカウント値通知信号２４４Ｄを内部バスインタフェー
ス回路２１０Ｄへ出力すると共に、送信ＦＰカウント値
通知信号２４５Ｄを同期化信号送信回路２２０Ｄへ出力
する機能を有している。同期化信号受信回路２３０Ｄ
は、ＦＰカウンタクリア信号２３６ＤをＦＰカウンタ２
４０Ｄに与える回路である。０系同期化信号送信回路１
２０Ｄは、ＦＰカウンタ同期化信号線５７Ｄを介して、
１系同期化信号受信回路２３０Ｄに接続されている。１
系同期化信号送信回路２２０Ｄは、ＦＰカウンタ同期化
信号線８７Ｄを介して、０系同期化信号受信回路１３０
Ｄに接続されている。以上のように構成される同期化制
御部５０Ｄ，８０Ｄを有する図１の２重化ＳＴＭ／ＡＴ
Ｍ変換装置の同期化方法を説明する。図３８は、図３７
の同期化制御部５０Ｄ，８０Ｄの動作を説明するフロー
チャートであり、このフローチャートに基づく同期化の
動作を、図３９〜図４２を参照しつつ説明する。
【００６８】図３９〜図４２は、第１の実施例の図９〜
図１２と同様に、セル組立バッファ３９−１〜３９−
Ｎ，６９−１〜６９−Ｎの状態（データの蓄積状態）を
中心に、説明する図である。これらの図３９〜図４２で
は、セル組立バッファ３９−１〜３９−Ｎ，６９−１〜
６９−Ｎの状態が時間の経過と共に示されている。図３
９の状態では、０系ＳＴＭ／ＡＴＭ変換装置３０も１系
ＳＴＭ／ＡＴＭ変換装置６０も同じ状態で動作してい
る。ここで、１系ＳＴＭ／ＡＴＭ変換装置６０の運転を
停止し（例えば、電源を切る）、再び運転を再開する。
図４０は、運転を再開した瞬間を表す図で、１系ＳＴＭ
／ＡＴＭ変換装置６０内のセル組立バッファ６９−１〜
６９−Ｎはデータが蓄積されていない空の状態を示して
いる。１系ＳＴＭ／ＡＴＭ変換装置６０の運転を再開し
た時は、その１系ＳＴＭ／ＡＴＭ変換装置６０は入力す
るＳＴＭデータＩＮをすぐに取り込むことがないように
制御し、それぞれのセル組立バッファ６９−１〜６９−
Ｎ単位に状態を０系ＳＴＭ／ＡＴＭ変換装置３０内のセ
ル組立バッファ３９−１〜３９−Ｎと合わせていく。図
４１は、同期化の開始時のセル組立バッファ３９−１〜
３９−Ｎ，６９−１〜６９−Ｎの状態を示すものであ
る。以下、図３８のフローチャートを参照しつつ、同期
化動作を説明する。
図１２と同様に、セル組立バッファ３９−１〜３９−
Ｎ，６９−１〜６９−Ｎの状態（データの蓄積状態）を
中心に、説明する図である。これらの図３９〜図４２で
は、セル組立バッファ３９−１〜３９−Ｎ，６９−１〜
６９−Ｎの状態が時間の経過と共に示されている。図３
９の状態では、０系ＳＴＭ／ＡＴＭ変換装置３０も１系
ＳＴＭ／ＡＴＭ変換装置６０も同じ状態で動作してい
る。ここで、１系ＳＴＭ／ＡＴＭ変換装置６０の運転を
停止し（例えば、電源を切る）、再び運転を再開する。
図４０は、運転を再開した瞬間を表す図で、１系ＳＴＭ
／ＡＴＭ変換装置６０内のセル組立バッファ６９−１〜
６９−Ｎはデータが蓄積されていない空の状態を示して
いる。１系ＳＴＭ／ＡＴＭ変換装置６０の運転を再開し
た時は、その１系ＳＴＭ／ＡＴＭ変換装置６０は入力す
るＳＴＭデータＩＮをすぐに取り込むことがないように
制御し、それぞれのセル組立バッファ６９−１〜６９−
Ｎ単位に状態を０系ＳＴＭ／ＡＴＭ変換装置３０内のセ
ル組立バッファ３９−１〜３９−Ｎと合わせていく。図
４１は、同期化の開始時のセル組立バッファ３９−１〜
３９−Ｎ，６９−１〜６９−Ｎの状態を示すものであ
る。以下、図３８のフローチャートを参照しつつ、同期
化動作を説明する。
【００６９】図３８のフローチャートのステップＳ７１
から同期化を開始すると、ステップＳ７２において、両
系のＦＰカウンタ１４０Ｄ，２４０Ｄの同期合わせを実
行する。この動作は、アクト系である０系よりスタンバ
イ系である１系にＦＰカウント値を送信し、送信された
値に１系がＦＰカウンタ２４０Ｄをセットすることによ
り実現される。具体的には、０系ＦＰカウンタ１４０Ｄ
が「０」になった時、その旨の連絡を０系ＦＰカウンタ
同期化信号線５７Ｄを介して１系に通知する。この通知
の実施は、ＳＴＭフレーム先頭のオーバヘッド部分に割
り当てられている時間に行う。また、ＦＰカウント値が
「０」の時に通知を行い、ＦＰカウンタ２４０Ｄの同期
をとることとして説明したが、「０」以外の値であって
も、同様の効果が得られる。ステップＳ７２からステッ
プＳ７３へ進み、チャンネルＮが１に初期設定され、ス
テップＳ７４へ進む。ステップＳ７４は、チャンネルＮ
は呼設定が実施されているか否かを確認するステップで
あって、セル組立バッファ制御部４８，７８が管理する
チャンネル情報に基づいて行われる。チャンネル１は呼
設定状態にあるので、１系セル組立バッファ６９−１を
０系セル組立バッファ３９−１の状態へと同期化を実行
し、ステップＳ７５へ進む。ステップＳ７５では、セル
先頭フレーム番号記憶メモリ２５０Ｄをアクセスし、チ
ャンネル１のセル先頭フレーム信号、即ち入力されるＳ
ＴＭデータＩＮがセルペイロードの先頭に位置する時の
ＦＰカウント値（０〜３７５）を読み出す。この動作
は、同期化を受ける系（この例では１系）が行う。
から同期化を開始すると、ステップＳ７２において、両
系のＦＰカウンタ１４０Ｄ，２４０Ｄの同期合わせを実
行する。この動作は、アクト系である０系よりスタンバ
イ系である１系にＦＰカウント値を送信し、送信された
値に１系がＦＰカウンタ２４０Ｄをセットすることによ
り実現される。具体的には、０系ＦＰカウンタ１４０Ｄ
が「０」になった時、その旨の連絡を０系ＦＰカウンタ
同期化信号線５７Ｄを介して１系に通知する。この通知
の実施は、ＳＴＭフレーム先頭のオーバヘッド部分に割
り当てられている時間に行う。また、ＦＰカウント値が
「０」の時に通知を行い、ＦＰカウンタ２４０Ｄの同期
をとることとして説明したが、「０」以外の値であって
も、同様の効果が得られる。ステップＳ７２からステッ
プＳ７３へ進み、チャンネルＮが１に初期設定され、ス
テップＳ７４へ進む。ステップＳ７４は、チャンネルＮ
は呼設定が実施されているか否かを確認するステップで
あって、セル組立バッファ制御部４８，７８が管理する
チャンネル情報に基づいて行われる。チャンネル１は呼
設定状態にあるので、１系セル組立バッファ６９−１を
０系セル組立バッファ３９−１の状態へと同期化を実行
し、ステップＳ７５へ進む。ステップＳ７５では、セル
先頭フレーム番号記憶メモリ２５０Ｄをアクセスし、チ
ャンネル１のセル先頭フレーム信号、即ち入力されるＳ
ＴＭデータＩＮがセルペイロードの先頭に位置する時の
ＦＰカウント値（０〜３７５）を読み出す。この動作
は、同期化を受ける系（この例では１系）が行う。
【００７０】セル先頭フレーム番号記憶メモリ２５０Ｄ
を使用した同期化実施の前提として、０系側のセル先頭
フレーム番号記憶メモリ１５０Ｄに記憶されたデータ
は、同期化に際して１系側のセル先頭フレーム番号記憶
メモリ２５０Ｄにコピーされている必要がある。ステッ
プＳ７５からステップＳ７６へ進み、セル先頭フレーム
番号記憶メモリ２５０Ｄより読み出したチャンネル１の
セル先頭フレーム番号と、現在のＦＰカウント値とを比
較する。一致がとれると、ステップＳ７７へ進み、ＳＴ
ＭデータＩＮのセル組立バッファへの入力を開始する。
ステップＳ７６の処理は、一致がとれるまで、ＳＴＭフ
レームの更新の度に繰り返し行うこととなる。図４２で
は、Ｎ＝２の状態で前記の同期化処理が実行され、１系
セル組立バッファ６９−２を０系セル組立バッファ３９
−２の状態への同期化が実行される。このような処理を
ステップＳ７９，Ｓ８１を介して繰り返し実行すること
により、全チャンネル（２０１７）の同期化が実行さ
れ、ステップＳ８０で処理を終了する。以上のように、
この第５の実施例では、第１の実施例の効果（ｉ），
（ii）と第４の実施例の効果(viii)を有する上に、次の
ような効果（ix）もある。（ix） 入力されるＳＴＭデ
ータＩＮがセルペイロードの先頭に位置する時のＦＰカ
ウント値を、チャンネル毎に記憶するメモリ１５０Ｄ，
２５０Ｄを設けることにより、各チャンネルのセル組立
開始タイミングを合わせるための、系間信号線が最小限
で済む。なお、本発明は上記実施例に限定されず、種々
の変形が可能である。その変形例としては、例えば次の
ようなものがある。
を使用した同期化実施の前提として、０系側のセル先頭
フレーム番号記憶メモリ１５０Ｄに記憶されたデータ
は、同期化に際して１系側のセル先頭フレーム番号記憶
メモリ２５０Ｄにコピーされている必要がある。ステッ
プＳ７５からステップＳ７６へ進み、セル先頭フレーム
番号記憶メモリ２５０Ｄより読み出したチャンネル１の
セル先頭フレーム番号と、現在のＦＰカウント値とを比
較する。一致がとれると、ステップＳ７７へ進み、ＳＴ
ＭデータＩＮのセル組立バッファへの入力を開始する。
ステップＳ７６の処理は、一致がとれるまで、ＳＴＭフ
レームの更新の度に繰り返し行うこととなる。図４２で
は、Ｎ＝２の状態で前記の同期化処理が実行され、１系
セル組立バッファ６９−２を０系セル組立バッファ３９
−２の状態への同期化が実行される。このような処理を
ステップＳ７９，Ｓ８１を介して繰り返し実行すること
により、全チャンネル（２０１７）の同期化が実行さ
れ、ステップＳ８０で処理を終了する。以上のように、
この第５の実施例では、第１の実施例の効果（ｉ），
（ii）と第４の実施例の効果(viii)を有する上に、次の
ような効果（ix）もある。（ix） 入力されるＳＴＭデ
ータＩＮがセルペイロードの先頭に位置する時のＦＰカ
ウント値を、チャンネル毎に記憶するメモリ１５０Ｄ，
２５０Ｄを設けることにより、各チャンネルのセル組立
開始タイミングを合わせるための、系間信号線が最小限
で済む。なお、本発明は上記実施例に限定されず、種々
の変形が可能である。その変形例としては、例えば次の
ようなものがある。
【００７１】（ａ） 上記実施例ではＡＡＬ１を対象と
して説明したが、本発明は他のＡＡＬ２，ＡＡＬ３／
４，ＡＡＬ５等にも適用可能である。 （ｂ） 上記実施例では、０系ＳＴＭ／ＡＴＭ変換装置
３０と１系ＳＴＭ／ＡＴＭ変換装置６０とを用いた２重
化ＳＴＭ／ＡＴＭ変換装置の同期化方法について説明し
たが、これらのＳＴＭ／ＡＴＭ変換装置を３個あるいは
４個等設けた３重化、あるいは４重化等のＳＴＭ／ＡＴ
Ｍ変換装置についても、上記実施例の同期化方法を適用
できる。
して説明したが、本発明は他のＡＡＬ２，ＡＡＬ３／
４，ＡＡＬ５等にも適用可能である。 （ｂ） 上記実施例では、０系ＳＴＭ／ＡＴＭ変換装置
３０と１系ＳＴＭ／ＡＴＭ変換装置６０とを用いた２重
化ＳＴＭ／ＡＴＭ変換装置の同期化方法について説明し
たが、これらのＳＴＭ／ＡＴＭ変換装置を３個あるいは
４個等設けた３重化、あるいは４重化等のＳＴＭ／ＡＴ
Ｍ変換装置についても、上記実施例の同期化方法を適用
できる。
【００７２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、次のような効果がある。 （ｉ） アクト系とスタンバイ系のセル組立バッファの
ＳＴＭデータ蓄積状態を、主信号の瞬断を起こすことな
く一致させることができる。即ち、両系のセル組立バッ
ファの状態の違いを、主信号の瞬断を起こすことなく同
期化することができる。 （ii） 多重処理を実行するようなＳＴＭ／ＡＴＭ変換
装置において、セル組立バッファが多数存在しても、全
チャンネルの同期化を実行することができる。 (iii） 同期化するチャンネル番号自体を、データとし
て系間で送受信することにより、ＳＴＭフレーム内の固
定した時刻にデータの送受信を行うことができる。 （iv） 同期化される系では、同期化指示信号を受信し
たＳＴＭフレームの先頭からＳＴＭデータをセル組立バ
ッファに取り込み始めればよいので、同期化信号の送信
側も受信側も、ＳＴＭデータの取り込み開始タイミング
（何フレーム目からか）を計算する等の処理が不要であ
る。
によれば、次のような効果がある。 （ｉ） アクト系とスタンバイ系のセル組立バッファの
ＳＴＭデータ蓄積状態を、主信号の瞬断を起こすことな
く一致させることができる。即ち、両系のセル組立バッ
ファの状態の違いを、主信号の瞬断を起こすことなく同
期化することができる。 （ii） 多重処理を実行するようなＳＴＭ／ＡＴＭ変換
装置において、セル組立バッファが多数存在しても、全
チャンネルの同期化を実行することができる。 (iii） 同期化するチャンネル番号自体を、データとし
て系間で送受信することにより、ＳＴＭフレーム内の固
定した時刻にデータの送受信を行うことができる。 （iv） 同期化される系では、同期化指示信号を受信し
たＳＴＭフレームの先頭からＳＴＭデータをセル組立バ
ッファに取り込み始めればよいので、同期化信号の送信
側も受信側も、ＳＴＭデータの取り込み開始タイミング
（何フレーム目からか）を計算する等の処理が不要であ
る。
【００７３】（ｖ） 構造化データ転送に対しても対応
することができる。
することができる。
【００７４】第２の発明によれば、アクト系とスタンバ
イ系のセル組立バッファのＳＴＭデータ蓄積状態を、主
信号の瞬断を起こすことなく一致させることができると
いった第１の発明の効果（ｉ），（ii），(iii），
（ｖ）とほぼ同様の効果を有する上に、次のような効果
もある。 （vi） セル組立バッファのデータ蓄積数に関係なく、
他系に同期化の指示信号の送出をすることができ、同期
化に要する時間を短縮できる。第３の発明によれば、ア
クト系とスタンバイ系のセル組立バッファのＳＴＭデー
タ蓄積状態を、主信号の瞬断を起こすことなく一致させ
ることができるといった第１の発明の効果（ｉ），（i
i）とほぼ同様の効果を有する上に、次のような効果も
ある。 (vii） セルペイロード内の最終バイトになるＳＴＭデ
ータを通知することにより、各チャンネルのセル組立開
始タイミングを正確に合わせることができる。
イ系のセル組立バッファのＳＴＭデータ蓄積状態を、主
信号の瞬断を起こすことなく一致させることができると
いった第１の発明の効果（ｉ），（ii），(iii），
（ｖ）とほぼ同様の効果を有する上に、次のような効果
もある。 （vi） セル組立バッファのデータ蓄積数に関係なく、
他系に同期化の指示信号の送出をすることができ、同期
化に要する時間を短縮できる。第３の発明によれば、ア
クト系とスタンバイ系のセル組立バッファのＳＴＭデー
タ蓄積状態を、主信号の瞬断を起こすことなく一致させ
ることができるといった第１の発明の効果（ｉ），（i
i）とほぼ同様の効果を有する上に、次のような効果も
ある。 (vii） セルペイロード内の最終バイトになるＳＴＭデ
ータを通知することにより、各チャンネルのセル組立開
始タイミングを正確に合わせることができる。
【００７５】第４の発明によれば、アクト系とスタンバ
イ系のセル組立バッファのＳＴＭデータ蓄積状態を、主
信号の瞬断を起こすことなく一致させることができると
いった第１の発明の効果（ｉ），（ii）とほぼ同様の効
果を有する上に、次のような効果もある。 (viii) ＳＴＭフレームをカウントするＦＰカウンタを
両系に設け、かつ両系のＦＰカウンタの同期化を実施す
ることにより、各チャンネルのセル組立開始タイミング
を正確に合わせることができる。第５の発明によれば、
アクト系とスタンバイ系のセル組立バッファのＳＴＭデ
ータ蓄積状態を、主信号の瞬断を起こすことなく一致さ
せることができるといった第１の発明の効果（ｉ），
（ii）と第４の発明の効果(viii)を有する上に、次のよ
うな効果もある。 （ix） 入力されるＳＴＭデータがセルペイロードの先
頭に位置する時のＦＰカウント値を、チャンネル毎に記
憶するメモリを設けることにより、各チャンネルのセル
組立開始タイミングを合わせるための、系間信号線が最
小限で済む。
イ系のセル組立バッファのＳＴＭデータ蓄積状態を、主
信号の瞬断を起こすことなく一致させることができると
いった第１の発明の効果（ｉ），（ii）とほぼ同様の効
果を有する上に、次のような効果もある。 (viii) ＳＴＭフレームをカウントするＦＰカウンタを
両系に設け、かつ両系のＦＰカウンタの同期化を実施す
ることにより、各チャンネルのセル組立開始タイミング
を正確に合わせることができる。第５の発明によれば、
アクト系とスタンバイ系のセル組立バッファのＳＴＭデ
ータ蓄積状態を、主信号の瞬断を起こすことなく一致さ
せることができるといった第１の発明の効果（ｉ），
（ii）と第４の発明の効果(viii)を有する上に、次のよ
うな効果もある。 （ix） 入力されるＳＴＭデータがセルペイロードの先
頭に位置する時のＦＰカウント値を、チャンネル毎に記
憶するメモリを設けることにより、各チャンネルのセル
組立開始タイミングを合わせるための、系間信号線が最
小限で済む。
【図１】本発明の第１の実施例を示す２重化ＳＴＭ／Ａ
ＴＭ変換装置の全体の構成図である。
ＴＭ変換装置の全体の構成図である。
【図２】従来のＳＴＭデータの構造図である。
【図３】従来のＡＴＭデータの構造図である。
【図４】従来の２重化ＳＴＭ／ＡＴＭ変換装置における
通常動作時の両系動作を示す図である。
通常動作時の両系動作を示す図である。
【図５】従来の１系再立ち上げ後の両系動作１の概要を
示す図である。
示す図である。
【図６】従来の１系再立ち上げ後の両系動作２の概要を
示す図である。
示す図である。
【図７】図１中の同期化制御部の構成図である。
【図８】図７のフローチャートである。
【図９】図１の両系が同じ状態で運転中を示す図であ
る。
る。
【図１０】図１の１系電源を切った直後の状態を示す図
である。
である。
【図１１】図１の０系セル組立バッファ３９−１の蓄積
データが１セル分になった状態を示す図である。
データが１セル分になった状態を示す図である。
【図１２】図１の１系セル組立バッファ６９−１のデー
タ書込みを開始した状態を示す図である。
タ書込みを開始した状態を示す図である。
【図１３】図１及び図７のタイムチャートである。
【図１４】本発明の第２の実施例を示す同期化制御部の
構成図である。
構成図である。
【図１５】図１４のフローチャートである。
【図１６】図１４の両系が同じ状態で運転中を示す図で
ある。
ある。
【図１７】図１４の１系電源を切った直後の状態を示す
図である。
図である。
【図１８】図１４の０系セル組立バッファ３９−１の蓄
積データが１セル分になった状態を示す図である。
積データが１セル分になった状態を示す図である。
【図１９】図１４の１系セル組立バッファ６９−１のデ
ータ書込みを開始した状態を示す図である
ータ書込みを開始した状態を示す図である
【図２０】図１及び図１４のタイムチャートである。
【図２１】本発明の第３の実施例を示す同期化制御部の
構成図である。
構成図である。
【図２２】図２１のフローチャートである。
【図２３】図２１の両系が同じ状態で運転中を示す図で
ある。
ある。
【図２４】図２１の１系電源を切った直後の状態を示す
図である。
図である。
【図２５】図２１の０系セル組立バッファ３９−１の蓄
積データが１セル分になった状態を示す図である。
積データが１セル分になった状態を示す図である。
【図２６】図２１の１系セル組立バッファ６９−１のデ
ータ書込みを開始した状態を示す図である。
ータ書込みを開始した状態を示す図である。
【図２７】図２２中の多元データ対応の場合のステップ
Ｓ３６の処理を示す図である。
Ｓ３６の処理を示す図である。
【図２８】図２２中の構造化データ対応の場合のステッ
プＳ４５の処理を示す図である。
プＳ４５の処理を示す図である。
【図２９】図１及び図２１のタイムチャートである。
【図３０】本発明の第４の実施例を示す同期化制御部の
構成図である。
構成図である。
【図３１】図３０のフローチャートである。
【図３２】図３０の両系が同じ状態で運転中を示す図で
ある。
ある。
【図３３】図３０の１系電源を切った直後の状態を示す
図である。
図である。
【図３４】図３０の０系セル組立バッファ３９−１の蓄
積データが１セル分になった状態を示す図である。
積データが１セル分になった状態を示す図である。
【図３５】図３０の１系セル組立バッファ６９−１のデ
ータ書込みを開始した状態を示す図である。
ータ書込みを開始した状態を示す図である。
【図３６】図１及び図３０のタイムチャートである。
【図３７】本発明の第５の実施例を示す同期化制御部の
構成図である。
構成図である。
【図３８】図３７のフローチャートである。
【図３９】図３７の両系が同じ状態で運転中を示す図で
ある。
ある。
【図４０】図３７の１系電源を切った直後の状態を示す
図である。
図である。
【図４１】図３７の０系セル組立バッファ３９−１の蓄
積データが１セル分になった状態を示す図である。
積データが１セル分になった状態を示す図である。
【図４２】図３７の１系セル組立バッファ６９−１のデ
ータ書込みを開始した状態を示す図である。
ータ書込みを開始した状態を示す図である。
３０，６０ ＳＴＭ／ＡＴＭ変換装置 ３７，６７ ＳＴＭデータ振り分け部 ３８，６８ ＡＡＬヘッダメモリ ３９−１〜３９−Ｎ，６９−１〜６９−Ｎ セル組立
バッファ ４０，７０ ＡＴＭセル読み出しセレ
クタ ４１，７１ ＡＴＭヘッダメモリ ４２，７２ ＡＴＭヘッダセレクタ ４４，７４ ＳＴＭクロック／フレー
ム分配部 ４５，７５ ＡＴＭクロック／フレー
ム分配部 ４６，７６ ＴＳカウンタ ４７，７７ ＳＴＭデータ書き込み制
御部 ４８，７８ セル組立バッファ制御部 ４９，７９ 上位インタフェース ５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ，８０，８０
Ａ，８０Ｂ，８０Ｃ，８０Ｄ
同期化制御部 １１０，１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ，２
１０，２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ
内部バスインタフェース回路 １２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ，２
２０，２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄ
同期化信号送信回路 １３０，１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄ，２
３０，２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄ
同期化信号受信回路 １４０，１４０Ａ，２４０，２４０Ａ ＴＩＭＥ
管理部 １４０Ｃ，１４０Ｄ，２４０Ｃ，２４０Ｄ ＦＰカウ
ンタ １５０Ｄ，２５０Ｄ セル先頭フレーム番号記憶
メモリ
バッファ ４０，７０ ＡＴＭセル読み出しセレ
クタ ４１，７１ ＡＴＭヘッダメモリ ４２，７２ ＡＴＭヘッダセレクタ ４４，７４ ＳＴＭクロック／フレー
ム分配部 ４５，７５ ＡＴＭクロック／フレー
ム分配部 ４６，７６ ＴＳカウンタ ４７，７７ ＳＴＭデータ書き込み制
御部 ４８，７８ セル組立バッファ制御部 ４９，７９ 上位インタフェース ５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ，８０，８０
Ａ，８０Ｂ，８０Ｃ，８０Ｄ
同期化制御部 １１０，１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ，２
１０，２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ
内部バスインタフェース回路 １２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ，２
２０，２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄ
同期化信号送信回路 １３０，１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄ，２
３０，２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄ
同期化信号受信回路 １４０，１４０Ａ，２４０，２４０Ａ ＴＩＭＥ
管理部 １４０Ｃ，１４０Ｄ，２４０Ｃ，２４０Ｄ ＦＰカウ
ンタ １５０Ｄ，２５０Ｄ セル先頭フレーム番号記憶
メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥谷 武則 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (72)発明者 藤谷 宏 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (72)発明者 水野 俊郎 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平５−252189（ＪＰ，Ａ) 特開 平７−74756（ＪＰ，Ａ) 特開 平７−74755（ＪＰ，Ａ) 特開 平７−123103（ＪＰ，Ａ) 特開 平６−237265（ＪＰ，Ａ) 1994信学秋大Ｂ468 ＮＴＴ Ｒ＆Ｄ 第42巻第３号Ｐ. 289−296，Ｐ．357−365 信学論誌Ｂ−▲Ｉ▼，Ｊ76−Ｂ−▲Ｉ ▼，第６号Ｐ．421−430 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04J 3/00
Claims (5)
- 【請求項１】 ＳＴＭ形式信号からＡＴＭ形式信号への
信号変換を行う現用系のＳＴＭ／ＡＴＭ変換装置と予備
系のＳＴＭ／ＡＴＭ変換装置を備えた２重化構成をと
り、 前記各系のＳＴＭ／ＡＴＭ変換装置は、 前記ＳＴＭ形式信号を構成するＳＴＭデータを入力し、
そのＳＴＭデータを１つ又は複数のセル組立バッファに
振り分けて格納する振り分け格納手段と、 前記セル組立バッファに格納されたＳＴＭデータをアセ
ンブルし、ＡＴＭアダプテーションレイヤの処理に基づ
いて、前記ＡＴＭ形式信号を構成するＡＴＭセルのペイ
ロードにマッピングし、ＡＴＭヘッダを付加して前記Ｓ
ＴＭデータをＡＴＭセル化するＡＴＭセル化手段と、 前記セル組立バッファへのＳＴＭデータの振り分け格納
を制御すると共に、前記セル組立バッファからのＡＴＭ
セルの読み出しを制御する制御手段とを、有する２重化
ＳＴＭ／ＡＴＭ変換装置において、 前記現用系のＳＴＭ／ＡＴＭ変換装置と前記予備系のＳ
ＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数の
系間信号線を設け、 前記系間信号線を介してそれぞれのセル組立バッファ単
位に、前記セル組立バッファ内の蓄積データが、ＡＴＭ
アダプテーションレイヤ・ペイロードの最終バイトとな
っている状態であり、予め取り決められたＡＴＭアダプ
テーションレイヤ・ヘッダのシーケンスナンバ値となる
タイミングで、前記現用系のＳＴＭ／ＡＴＭ変換装置か
ら前記予備系のＳＴＭ／ＡＴＭ変換装置に対して同期化
を実行するセル組立バッファ番号を通知し、その通知を
受けた前記予備系のＳＴＭ／ＡＴＭ変換装置は、次のＳ
ＴＭフレームのＳＴＭデータから前記セル組立バッファ
へのＳＴＭデータ取り込みを開始することにより、前記
現用系のＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセルと前
記予備系のＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセルと
を一致させることを特徴とする２重化ＳＴＭ／ＡＴＭ変
換装置の同期化方法。 - 【請求項２】 請求項１の２重化ＳＴＭ／ＡＴＭ変換装
置において、 前記現用系のＳＴＭ／ＡＴＭ変換装置と前記予備系のＳ
ＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数の
系間信号線を設け、 前記系間信号線を介してそれぞれのセル組立バッファ単
位に、現在の前記セル組立バッファに蓄積されているＳ
ＴＭデータ数より、セル組立までのＳＴＭデータ数を求
め、前記現用系のＳＴＭ／ＡＴＭ変換装置から前記予備
系のＳＴＭ／ＡＴＭ変換装置に対して同期化を実行する
セル組立バッファ番号とセル組立までのＳＴＭデータ数
を通知し、その通知を受けた予備系のＳＴＭ／ＡＴＭ変
換装置は、通知された値の回数の前記ＳＴＭデータの入
力をカウントした後、通知されたチャンネルの前記セル
組立バッファへのＳＴＭデータ取り込みを開始すること
により、前記現用系のＳＴＭ／ＡＴＭ変換装置の出力Ａ
ＴＭセルと前記予備系のＳＴＭ／ＡＴＭ変換装置の出力
ＡＴＭセルとを一致させることを特徴とする２重化ＳＴ
Ｍ／ＡＴＭ変換装置の同期化方法。 - 【請求項３】 請求項１の２重化ＳＴＭ／ＡＴＭ変換装
置において、 前記現用系のＳＴＭ／ＡＴＭ変換装置と前記予備系のＳ
ＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数の
系間信号線を設け、 前記系間信号線を介してそれぞれのセル組立バッファ単
位に、前記セル組立バッファに入力したタイムスロット
データが、ＡＴＭアダプテーションレイヤ・ペイロード
の最終バイトとなる状態で、予め取り決められたＡＴＭ
アダプテーションレイヤ・ヘッダのシーケンスナンバ値
となるタイミングで、前記現用系のＳＴＭ／ＡＴＭ変換
装置から前記予備系のＳＴＭ／ＡＴＭ変換装置に対して
ＡＴＭアダプテーションレイヤ・ペイロードの最終バイ
トとなった入力タイムスロット番号を通知し、その通知
を受けた予備系のＳＴＭ／ＡＴＭ変換装置は、次のタイ
ムスロットデータから前記セル組立バッファへのＳＴＭ
データ取り込みを開始することにより、前記現用系のＳ
ＴＭ／ＡＴＭ変換装置の出力ＡＴＭセルと前記予備系の
ＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセルとを一致させ
ることを特徴とする２重化ＳＴＭ／ＡＴＭ変換装置の同
期化方法。 - 【請求項４】 請求項１の２重化ＳＴＭ／ＡＴＭ変換装
置において、 前記現用系のＳＴＭ／ＡＴＭ変換装置と前記予備系のＳ
ＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数の
系間信号線と、入力ＳＴＭフレームパルスをカウントす
るカウンタとを設け、 前記系間信号線を介して前記各セル組立バッファ毎に順
次、そのセル組立バッファに入力する前記ＳＴＭデータ
が、前記ＡＴＭセルのＡＴＭアダプテーションレイヤ・
ペイロードの先頭データとなる状態であり、かつ前記Ａ
ＴＭセルのＡＴＭアダプテーションレイヤ・ヘッダのシ
ーケンスナンバ値が予め取り決められた値となる場合、
前記ＳＴＭデータが入力しているＳＴＭフレーム時間内
に、前記現用系のＳＴＭ／ＡＴＭ変換装置から前記予備
系のＳＴＭ／ＡＴＭ変換装置に対して同期化を実行する
セル組立バッファ番号を通知し、その通知を受けた予備
系のＳＴＭ／ＡＴＭ変換装置は、このときの自系の前記
カウンタの入力ＳＴＭフレームパルスカウント値を、前
記入力ＳＴＭデータの前記セル組立バッファへのＳＴＭ
データ取り込み開始タイミングとして記憶し、前記通知
を受けた後の任意の時点において前記ＳＴＭフレームパ
ルスカウント値が前記カウント値となる時点から該当チ
ャンネルのＳＴＭデータの入力を開始し、セル組立時は
前記シーケンスナンバ値を前記ＡＴＭセルに付加して送
出することにより、前記現用系のＳＴＭ／ＡＴＭ変換装
置の出力ＡＴＭセルと前記予備系のＳＴＭ／ＡＴＭ変換
装置の出力ＡＴＭセルとを一致させることを特徴とする
２重化ＳＴＭ／ＡＴＭ変換装置の同期化方法。 - 【請求項５】 請求項１の２重化ＳＴＭ／ＡＴＭ変換装
置において、 前記現用系のＳＴＭ／ＡＴＭ変換装置と前記予備系のＳ
ＴＭ／ＡＴＭ変換装置との間を接続する１つ又は複数の
系間信号線と、入力ＳＴＭフレームパルスをカウントす
る入力ＳＴＭフレームパルスカウンタと、シーケンスナ
ンバ値が０となるセル組立開始時における前記入力ＳＴ
Ｍフレームパルスカウンタの入力ＳＴＭフレームパルス
カウント値を記憶するセル先頭フレーム番号記憶メモリ
とを設け、 前記系間信号線を介して前記現用系のＳＴＭ／ＡＴＭ変
換装置から前記予備系のＳＴＭ／ＡＴＭ変換装置に前記
入力ＳＴＭフレームパルスカウンタの基準フレーム・カ
ウント値を送信し、送信された値に前記予備系のＳＴＭ
／ＡＴＭ変換装置が、前記入力ＳＴＭフレームパルスカ
ウンタをセットして両系の前記入力ＳＴＭフレームパル
スカウンタの同期化をとり、 前記予備系のＳＴＭ／ＡＴＭ変換装置において、前記セ
ル先頭フレーム番号記憶メモリより順次同期化するチャ
ンネルのセル先頭フレーム番号を読み出し、その読み出
した値と現在の前記基準フレーム・カウント値とを比較
し、一致がとれると、前記チャンネルのＳＴＭデータの
前記セル組立バッファへの入力を開始することにより、
前記現用系のＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセル
と前記予備系のＳＴＭ／ＡＴＭ変換装置の出力ＡＴＭセ
ルとを一致させることを特徴とする２重化ＳＴＭ／ＡＴ
Ｍ変換装置の同期化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208174A JP3014621B2 (ja) | 1995-08-15 | 1995-08-15 | ２重化ｓｔｍ／ａｔｍ変換装置の同期化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208174A JP3014621B2 (ja) | 1995-08-15 | 1995-08-15 | ２重化ｓｔｍ／ａｔｍ変換装置の同期化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955752A JPH0955752A (ja) | 1997-02-25 |
| JP3014621B2 true JP3014621B2 (ja) | 2000-02-28 |
Family
ID=16551892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208174A Expired - Fee Related JP3014621B2 (ja) | 1995-08-15 | 1995-08-15 | ２重化ｓｔｍ／ａｔｍ変換装置の同期化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3014621B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3185922B2 (ja) | 1998-04-16 | 2001-07-11 | 日本電気株式会社 | ２重化構成ａａｌ終端装置および同期化方法 |
| JP3487806B2 (ja) | 2000-05-17 | 2004-01-19 | 日本電気株式会社 | ２重化ａａｌ１装置及びそれに用いる同期化方法 |
| JP5040767B2 (ja) * | 2008-03-25 | 2012-10-03 | 株式会社Ｊｖｃケンウッド | デジタル無線機、制御方法及びプログラム |
| KR101293899B1 (ko) * | 2010-09-17 | 2013-08-06 | (주)엘지하우시스 | 저복굴절성 고분자 블렌드를 포함하는 사출용 수지 조성물 및 이를 이용하여 제조된 전면 패널 |
-
1995
- 1995-08-15 JP JP7208174A patent/JP3014621B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| １９９４信学秋大Ｂ４６８ |
| ＮＴＴ Ｒ＆Ｄ 第４２巻第３号Ｐ．２８９−２９６，Ｐ．３５７−３６５ |
| 信学論誌Ｂ−▲Ｉ▼，Ｊ７６−Ｂ−▲Ｉ▼，第６号Ｐ．４２１−４３０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0955752A (ja) | 1997-02-25 |
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|---|---|---|---|
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