JP3013340B2 - 半導体基板及びその製法 - Google Patents
半導体基板及びその製法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Description
【０００１】
【産業上の利用分野】本発明は、単結晶Ｓｉでなる半導
体基板本体上に単結晶ＩｎＰでなる半導体層が積層され
ている構成を有する半導体基板、及びその製法に関す
る。
体基板本体上に単結晶ＩｎＰでなる半導体層が積層され
ている構成を有する半導体基板、及びその製法に関す
る。
【０００２】
【従来の技術】従来、単結晶Ｓｉでなる半導体基板本体
上に単結晶ＩｎＰでなる半導体層が積層されている構成
を有する半導体基板、及びその製法が提案されている。
図２は、その従来提案されている半導体基板の製法を示
し、単結晶Ｓｉでなる半導体基板本体２を予め用意し
（図２Ａ）、その半導体基板本体２上に、単結晶ＧａＡ
ｓでなるバッファ用半導体層３を気相成長法によって積
層して形成し（図２Ｂ）、次で、そのバッファ用半導体
層３上に、単結晶ＩｎＰでなる半導体層４を気相成長法
によって積層して形成し、よって、単結晶Ｓｉでなる半
導体基板本体２上に、単結晶ＩｎＰでなる半導体層４が
積層されている半導体基板１を得る（図２Ｃ）という順
次の工程を有している。
上に単結晶ＩｎＰでなる半導体層が積層されている構成
を有する半導体基板、及びその製法が提案されている。
図２は、その従来提案されている半導体基板の製法を示
し、単結晶Ｓｉでなる半導体基板本体２を予め用意し
（図２Ａ）、その半導体基板本体２上に、単結晶ＧａＡ
ｓでなるバッファ用半導体層３を気相成長法によって積
層して形成し（図２Ｂ）、次で、そのバッファ用半導体
層３上に、単結晶ＩｎＰでなる半導体層４を気相成長法
によって積層して形成し、よって、単結晶Ｓｉでなる半
導体基板本体２上に、単結晶ＩｎＰでなる半導体層４が
積層されている半導体基板１を得る（図２Ｃ）という順
次の工程を有している。
【０００３】図２に示す従来の半導体基板の製法によっ
て製造される従来の半導体基板は、単結晶ＩｎＰでなる
半導体層４を有するので、その半導体層４を構成してい
る単結晶ＩｎＰの材料上の特徴を生かした種々の半導体
装置を製造するのに用い得る。
て製造される従来の半導体基板は、単結晶ＩｎＰでなる
半導体層４を有するので、その半導体層４を構成してい
る単結晶ＩｎＰの材料上の特徴を生かした種々の半導体
装置を製造するのに用い得る。
【０００４】また、図２に示す従来の半導体基板及びそ
の製法によれば、単結晶Ｓｉでなる半導体基板本体２を
有し、その単結晶Ｓｉでなる半導体基板本体２を、材料
上からもまた製造上からも、半導体基板本体２が単結晶
ＩｎＰでなるとした場合に比し、広い面積を有するもの
として、廉価、容易に用意することができることから、
半導体基板１を、それが単結晶ＩｎＰでなる半導体基板
本体のみからなる構成を有するとした場合に比し、広い
面積を有するものとして、廉価、容易に提供することが
できる。従って、半導体基板１を、単結晶ＩｎＰの材料
上の特徴を生かした種々の半導体装置を大規模集積化し
て製造するのに用いて好適なものとして、廉価、容易に
提供することができる。
の製法によれば、単結晶Ｓｉでなる半導体基板本体２を
有し、その単結晶Ｓｉでなる半導体基板本体２を、材料
上からもまた製造上からも、半導体基板本体２が単結晶
ＩｎＰでなるとした場合に比し、広い面積を有するもの
として、廉価、容易に用意することができることから、
半導体基板１を、それが単結晶ＩｎＰでなる半導体基板
本体のみからなる構成を有するとした場合に比し、広い
面積を有するものとして、廉価、容易に提供することが
できる。従って、半導体基板１を、単結晶ＩｎＰの材料
上の特徴を生かした種々の半導体装置を大規模集積化し
て製造するのに用いて好適なものとして、廉価、容易に
提供することができる。
【０００５】さらに、図２に示す従来の半導体基板及び
その製法の場合、半導体基板本体２を構成している単結
晶Ｓｉと半導体層４を構成している単結晶ＩｎＰとの間
に比較的大きな格子定数の差を有していても、単結晶Ｓ
ｉでなる半導体基板本体２と単結晶ＩｎＰでなる半導体
層４との間に単結晶ＧａＡｓでなるバッファ用半導体層
３が介挿され、そして、半導体基板本体２を構成してい
る単結晶Ｓｉとバッファ用半導体層３を構成している単
結晶ＧａＡｓとの間の格子定数の差、及びバッファ用半
導体層３を構成している単結晶ＧａＡｓと半導体層４を
構成している単結晶ＩｎＰとの間の格子定数の差が、と
もに、半導体基板本体２を構成している単結晶Ｓｉと半
導体層４を構成している単結晶ＩｎＰとの間の格子定数
の差に比し小さいので、単結晶Ｓｉでなる半導体基板本
体１と単結晶ＩｎＰでなる半導体層４との間でみた格子
不整合が、それら間に単結晶ＧａＡｓでなるバッファ用
半導体層３が介挿されていない場合の８％程度から、４
％程度に緩和されており、従って、単結晶ＩｎＰでなる
半導体層４が、転位などによる結晶欠陥を、単結晶Ｓｉ
でなる半導体基板本体１と単結晶ＩｎＰでなる半導体層
４との間に単結晶ＧａＡｓでなるバッファ用半導体層３
が介挿されていない場合に比し低い密度でしか含んでい
ない。このため、半導体基板１を、単結晶ＩｎＰの材料
上の特徴を生かした半導体装置を高性能、高機能に製造
するのに用いて好適なものとして、提供することができ
る。
その製法の場合、半導体基板本体２を構成している単結
晶Ｓｉと半導体層４を構成している単結晶ＩｎＰとの間
に比較的大きな格子定数の差を有していても、単結晶Ｓ
ｉでなる半導体基板本体２と単結晶ＩｎＰでなる半導体
層４との間に単結晶ＧａＡｓでなるバッファ用半導体層
３が介挿され、そして、半導体基板本体２を構成してい
る単結晶Ｓｉとバッファ用半導体層３を構成している単
結晶ＧａＡｓとの間の格子定数の差、及びバッファ用半
導体層３を構成している単結晶ＧａＡｓと半導体層４を
構成している単結晶ＩｎＰとの間の格子定数の差が、と
もに、半導体基板本体２を構成している単結晶Ｓｉと半
導体層４を構成している単結晶ＩｎＰとの間の格子定数
の差に比し小さいので、単結晶Ｓｉでなる半導体基板本
体１と単結晶ＩｎＰでなる半導体層４との間でみた格子
不整合が、それら間に単結晶ＧａＡｓでなるバッファ用
半導体層３が介挿されていない場合の８％程度から、４
％程度に緩和されており、従って、単結晶ＩｎＰでなる
半導体層４が、転位などによる結晶欠陥を、単結晶Ｓｉ
でなる半導体基板本体１と単結晶ＩｎＰでなる半導体層
４との間に単結晶ＧａＡｓでなるバッファ用半導体層３
が介挿されていない場合に比し低い密度でしか含んでい
ない。このため、半導体基板１を、単結晶ＩｎＰの材料
上の特徴を生かした半導体装置を高性能、高機能に製造
するのに用いて好適なものとして、提供することができ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、図２に
示す従来の半導体基板及びその製法の場合、単結晶Ｉｎ
Ｐでなる半導体層４が、単結晶ＧａＡｓでなるバッファ
用半導体層３上に気相成長法に形成されるとき、半導体
層４を構成している単結晶ＩｎＰのＶ族原子とバッファ
用半導体層３を構成している単結晶ＧａＡｓのＶ族原子
とが、前者がＡｓであるのに対し後者がＰである関係で
互に異なり、しかも半導体層４を構成しているＩｎＰと
バッファ用半導体層３を構成しているＧａＡｓとの間の
格子定数の差が比較的大きいため、単結晶ＩｎＰでなる
半導体層４が、単結晶ＧａＡｓでなるバッファ用半導体
層３上に三次元性成長機構で成長することによって形成
される。このため、上述したように、単結晶Ｓｉでなる
半導体基板本体１と単結晶ＩｎＰでなる半導体層４との
間でみた格子不整合が、それら間に単結晶ＧａＡｓでな
るバッファ用半導体層３が介挿されていない場合に比し
緩和されているとしても、４％程度にしか緩和されてい
ず、よって、単結晶ＩｎＰでなる半導体層４が、結晶欠
陥を無視し得ない高い密度で含んでおり、且つ平滑性の
低い荒れた表面を有している。
示す従来の半導体基板及びその製法の場合、単結晶Ｉｎ
Ｐでなる半導体層４が、単結晶ＧａＡｓでなるバッファ
用半導体層３上に気相成長法に形成されるとき、半導体
層４を構成している単結晶ＩｎＰのＶ族原子とバッファ
用半導体層３を構成している単結晶ＧａＡｓのＶ族原子
とが、前者がＡｓであるのに対し後者がＰである関係で
互に異なり、しかも半導体層４を構成しているＩｎＰと
バッファ用半導体層３を構成しているＧａＡｓとの間の
格子定数の差が比較的大きいため、単結晶ＩｎＰでなる
半導体層４が、単結晶ＧａＡｓでなるバッファ用半導体
層３上に三次元性成長機構で成長することによって形成
される。このため、上述したように、単結晶Ｓｉでなる
半導体基板本体１と単結晶ＩｎＰでなる半導体層４との
間でみた格子不整合が、それら間に単結晶ＧａＡｓでな
るバッファ用半導体層３が介挿されていない場合に比し
緩和されているとしても、４％程度にしか緩和されてい
ず、よって、単結晶ＩｎＰでなる半導体層４が、結晶欠
陥を無視し得ない高い密度で含んでおり、且つ平滑性の
低い荒れた表面を有している。
【０００７】従って、図２に示す従来の半導体基板及び
その製法の場合、半導体基板１を、単結晶ＩｎＰの材料
上の特徴を十分生かした半導体装置をより高性能、より
高機能に製造するのに用いて好適なものとして、提供す
ることができない、という欠点を有していた。
その製法の場合、半導体基板１を、単結晶ＩｎＰの材料
上の特徴を十分生かした半導体装置をより高性能、より
高機能に製造するのに用いて好適なものとして、提供す
ることができない、という欠点を有していた。
【０００８】よって、本発明は、上述した欠点のない、
新規な半導体基板、及びその製法を提案せんとするもの
である。
新規な半導体基板、及びその製法を提案せんとするもの
である。
【０００９】
【課題を解決するための手段】本発明による半導体基板
は、図２で上述した従来の半導体基板の場合と同様に、
単結晶Ｓｉでなる半導体基板本体上に、単結晶ＩｎＰで
なる半導体層が積層されている構成を有するが、この場
合、単結晶Ｓｉでなる半導体基板本体と単結晶ＩｎＰで
なる半導体層との間に、単結晶ＧａＡｓでなる第１のバ
ッファ用半導体層と、単結晶Ｉｎx （Ｇａy Ａｌ1-y ）
1-x Ａｓ（ただし、０＜ｘ＜０．７、０≦ｙ＜１）でな
る第２のバッファ用半導体層とが、それらの順に積層さ
れて介挿されている。
は、図２で上述した従来の半導体基板の場合と同様に、
単結晶Ｓｉでなる半導体基板本体上に、単結晶ＩｎＰで
なる半導体層が積層されている構成を有するが、この場
合、単結晶Ｓｉでなる半導体基板本体と単結晶ＩｎＰで
なる半導体層との間に、単結晶ＧａＡｓでなる第１のバ
ッファ用半導体層と、単結晶Ｉｎx （Ｇａy Ａｌ1-y ）
1-x Ａｓ（ただし、０＜ｘ＜０．７、０≦ｙ＜１）でな
る第２のバッファ用半導体層とが、それらの順に積層さ
れて介挿されている。
【００１０】また、本発明による半導体基板の製法は、
図２で上述した従来の半導体基板の製法の場合と同様
の、単結晶Ｓｉでなる半導体基板本体上に単結晶ＩｎＰ
でなる半導体層が積層されている構成を有する半導体基
板の製法において、その単結晶ＩｎＰでなる半導体層
を、上記単結晶Ｓｉでなる半導体基板本体上に、単結晶
ＧａＡｓでなる第１のバッファ用半導体層と、単結晶Ｉ
ｎx （Ｇａy Ａｌ1-y ）1- x Ａｓ（ただし、０＜ｘ＜
０．７、０≦ｙ＜１）でなる第２のバッファ用半導体層
とを、それらの順に順次気相成長法によって積層して形
成して後、その第２のバッファ用半導体層上に気相成長
法によって形成させる。
図２で上述した従来の半導体基板の製法の場合と同様
の、単結晶Ｓｉでなる半導体基板本体上に単結晶ＩｎＰ
でなる半導体層が積層されている構成を有する半導体基
板の製法において、その単結晶ＩｎＰでなる半導体層
を、上記単結晶Ｓｉでなる半導体基板本体上に、単結晶
ＧａＡｓでなる第１のバッファ用半導体層と、単結晶Ｉ
ｎx （Ｇａy Ａｌ1-y ）1- x Ａｓ（ただし、０＜ｘ＜
０．７、０≦ｙ＜１）でなる第２のバッファ用半導体層
とを、それらの順に順次気相成長法によって積層して形
成して後、その第２のバッファ用半導体層上に気相成長
法によって形成させる。
【００１１】
【作用・効果】本発明による半導体基板は、図２で上述
した従来の半導体基板の場合と同様に、単結晶ＩｎＰで
なる半導体層を有するので、その半導体層を構成してい
る単結晶ＩｎＰの材料上の特徴を生かした種々の半導体
装置を製造するのに用い得る。
した従来の半導体基板の場合と同様に、単結晶ＩｎＰで
なる半導体層を有するので、その半導体層を構成してい
る単結晶ＩｎＰの材料上の特徴を生かした種々の半導体
装置を製造するのに用い得る。
【００１２】また、本発明による半導体基板及びその製
法によれば、図２で上述した従来の半導体基板及びその
製法の場合と同様に、単結晶Ｓｉでなる半導体基板本体
を有し、そして、その単結晶Ｓｉでなる半導体基板本体
を、材料上からも、製造上からも、半導体基板本体が単
結晶ＩｎＰでなるとした場合に比し、広い面積を有する
ものとして、廉価、容易に用意することができることか
ら、半導体基板を、それが単結晶ＩｎＰでなる半導体基
板本体のみからなる構成を有するとした場合に比し、広
い面積を有するものとして、廉価、容易に提供すること
ができる。従って、半導体基板を、単結晶ＩｎＰの材料
上の特徴を生かした種々の半導体装置を大規模集積化し
て製造するのに用いて好適なものとして、廉価、容易に
提供することができる。
法によれば、図２で上述した従来の半導体基板及びその
製法の場合と同様に、単結晶Ｓｉでなる半導体基板本体
を有し、そして、その単結晶Ｓｉでなる半導体基板本体
を、材料上からも、製造上からも、半導体基板本体が単
結晶ＩｎＰでなるとした場合に比し、広い面積を有する
ものとして、廉価、容易に用意することができることか
ら、半導体基板を、それが単結晶ＩｎＰでなる半導体基
板本体のみからなる構成を有するとした場合に比し、広
い面積を有するものとして、廉価、容易に提供すること
ができる。従って、半導体基板を、単結晶ＩｎＰの材料
上の特徴を生かした種々の半導体装置を大規模集積化し
て製造するのに用いて好適なものとして、廉価、容易に
提供することができる。
【００１３】さらに、本発明による半導体基板及びその
製法の場合、半導体基板本体を構成している単結晶Ｓｉ
と半導体層を構成している単結晶ＩｎＰとの間に、比較
的大きな格子定数の差を有していても、単結晶Ｓｉでな
る半導体基板本体と単結晶ＩｎＰでなる半導体層との間
に、図２で前述した従来の半導体基板及びその製法の場
合に準じて、単結晶ＧａＡｓでなる第１のバッファ用半
導体層と単結晶Ｉｎx（Ｇａy Ａｌ1-y ）1-x Ａｓでな
る第２のバッファ用半導体層とがそれらの順に積層され
て介挿され、そして、半導体基板本体を構成している単
結晶Ｓｉと第１のバッファ用半導体層を構成している単
結晶ＧａＡｓとの間の格子定数の差、第１のバッファ用
半導体層を構成している単結晶ＧａＡｓと第２のバッフ
ァ用半導体層を構成している単結晶Ｉｎx （Ｇａy Ａｌ
1-y ）1-xＡｓとの間の格子定数の差、及び第２のバッ
ファ用半導体層を構成している単結晶Ｉｎx （Ｇａy Ａ
ｌ1-y ）1-xＡｓと半導体層を構成している単結晶Ｉｎ
Ｐとの間の格子定数の差が、ともに、半導体基板本体を
構成している単結晶Ｓｉと半導体層を構成している単結
晶ＩｎＰとの間の格子定数の差に比し小さいので、単結
晶Ｓｉでなる半導体基板本体と単結晶ＩｎＰでなる半導
体層との間でみた格子不整合が、図２で前述した従来の
半導体基板及びその製法の場合に準じて、それら間に単
結晶ＧａＡｓでなる第１のバッファ用半導体層及び単結
晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓでなる第２のバッ
ファ用半導体層がそれらの順に積層して介挿されていな
い場合に比し緩和されており、従って、単結晶ＩｎＰで
なる半導体層が、結晶欠陥を、単結晶Ｓｉでなる半導体
基板本体と単結晶ＩｎＰでなる半導体層との間に単結晶
ＧａＡｓでなる第１のバッファ用半導体層と単結晶Ｉｎ
x （Ｇａy Ａｌ1-y ）1- x Ａｓでなる第２のバッファ用
半導体層とがそれらの順に積層されて介挿されていない
場合に比し低い密度でしか含んでいない。
製法の場合、半導体基板本体を構成している単結晶Ｓｉ
と半導体層を構成している単結晶ＩｎＰとの間に、比較
的大きな格子定数の差を有していても、単結晶Ｓｉでな
る半導体基板本体と単結晶ＩｎＰでなる半導体層との間
に、図２で前述した従来の半導体基板及びその製法の場
合に準じて、単結晶ＧａＡｓでなる第１のバッファ用半
導体層と単結晶Ｉｎx（Ｇａy Ａｌ1-y ）1-x Ａｓでな
る第２のバッファ用半導体層とがそれらの順に積層され
て介挿され、そして、半導体基板本体を構成している単
結晶Ｓｉと第１のバッファ用半導体層を構成している単
結晶ＧａＡｓとの間の格子定数の差、第１のバッファ用
半導体層を構成している単結晶ＧａＡｓと第２のバッフ
ァ用半導体層を構成している単結晶Ｉｎx （Ｇａy Ａｌ
1-y ）1-xＡｓとの間の格子定数の差、及び第２のバッ
ファ用半導体層を構成している単結晶Ｉｎx （Ｇａy Ａ
ｌ1-y ）1-xＡｓと半導体層を構成している単結晶Ｉｎ
Ｐとの間の格子定数の差が、ともに、半導体基板本体を
構成している単結晶Ｓｉと半導体層を構成している単結
晶ＩｎＰとの間の格子定数の差に比し小さいので、単結
晶Ｓｉでなる半導体基板本体と単結晶ＩｎＰでなる半導
体層との間でみた格子不整合が、図２で前述した従来の
半導体基板及びその製法の場合に準じて、それら間に単
結晶ＧａＡｓでなる第１のバッファ用半導体層及び単結
晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓでなる第２のバッ
ファ用半導体層がそれらの順に積層して介挿されていな
い場合に比し緩和されており、従って、単結晶ＩｎＰで
なる半導体層が、結晶欠陥を、単結晶Ｓｉでなる半導体
基板本体と単結晶ＩｎＰでなる半導体層との間に単結晶
ＧａＡｓでなる第１のバッファ用半導体層と単結晶Ｉｎ
x （Ｇａy Ａｌ1-y ）1- x Ａｓでなる第２のバッファ用
半導体層とがそれらの順に積層されて介挿されていない
場合に比し低い密度でしか含んでいない。
【００１４】このため、半導体基板を、図２で前述した
従来の半導体基板及びその製法の場合と同様に、単結晶
ＩｎＰの材料上の特徴を生かした半導体装置を高性能、
高機能なものとして製造するのに用いて好適なものとし
て、提供することができる。
従来の半導体基板及びその製法の場合と同様に、単結晶
ＩｎＰの材料上の特徴を生かした半導体装置を高性能、
高機能なものとして製造するのに用いて好適なものとし
て、提供することができる。
【００１５】しかしながら、本発明による半導体基板及
びその製法の場合、図２で前述した従来の半導体基板及
びその製法において有している単結晶ＧａＡｓでなるバ
ッファ用半導体層と同様の単結晶ＧａＡｓでなる第１の
バッファ用半導体層を有している外、図２で前述した従
来の半導体基板及びその製法においては有していない単
結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓでなる第２のバ
ッファ用半導体層を、単結晶ＧａＡｓでなる第１のバッ
ファ用半導体層と単結晶ＩｎＰでなる半導体層との間に
有し、そして、単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａ
ｓでなる第２のバッファ用半導体層が単結晶ＧａＡｓで
なる第１のバッファ用半導体層上に形成されるとき、第
２のバッファ用半導体層を構成している単結晶Ｉｎx
（Ｇａy Ａｌ1-y ）1-x ＡｓのＶ族原子と第１のバッフ
ァ用半導体層を構成している単結晶ＧａＡｓのＶ族原子
とが互に同じＡｓでなり、しかも、第２のバッファ用半
導体層を構成しているＩｎx （Ｇａy Ａｌ1-y ）1-x Ａ
ｓと第１のバッファ用半導体層を構成しているＧａＡｓ
との間の格子定数の差が、半導体層を構成しているＩｎ
Ｐと第１のバッファ用半導体層を構成しているＧａＡｓ
との間の格子定数の差に比し小さいので、単結晶ＧａＡ
ｓの単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓでなる第
２のバッファ用半導体層が、単結晶ＧａＡｓでなる第１
のバッファ用半導体層上に、三次元性成長機構ではなく
二次元性成長機構で成長することによって形成される。
さらに、この場合、第２のバッファ用半導体層を構成し
ている単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓを構成
しているＩＩＩ族原子が、二次元性成長機構で成長する
のを助長しているＡｌを含んでいるので、二次元性成長
機構による成長が、Ａｌを含んでいない場合に良好に行
われる。一方、半導体層を構成している単結晶ＩｎＰと
第２のバッファ用半導体層を構成している単結晶Ｉｎx
（Ｇａy Ａｌ1-y ）1-x Ａｓとの間には格子定数の差を
有していても、その差は第２のバッファ用半導体層を構
成している単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓと
第１のバッファ用半導体層を構成している単結晶ＧａＡ
ｓとの間の格子定数の差に比し十分小さいので、単結晶
ＩｎＰでなる半導体層が単結晶Ｉｎx（Ｇａy Ａｌ
1-y ）1-x Ａｓでなる第２のバッファ用半導体層上に、
同様に二次元性成長機構で成長することによって形成さ
れる。
びその製法の場合、図２で前述した従来の半導体基板及
びその製法において有している単結晶ＧａＡｓでなるバ
ッファ用半導体層と同様の単結晶ＧａＡｓでなる第１の
バッファ用半導体層を有している外、図２で前述した従
来の半導体基板及びその製法においては有していない単
結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓでなる第２のバ
ッファ用半導体層を、単結晶ＧａＡｓでなる第１のバッ
ファ用半導体層と単結晶ＩｎＰでなる半導体層との間に
有し、そして、単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａ
ｓでなる第２のバッファ用半導体層が単結晶ＧａＡｓで
なる第１のバッファ用半導体層上に形成されるとき、第
２のバッファ用半導体層を構成している単結晶Ｉｎx
（Ｇａy Ａｌ1-y ）1-x ＡｓのＶ族原子と第１のバッフ
ァ用半導体層を構成している単結晶ＧａＡｓのＶ族原子
とが互に同じＡｓでなり、しかも、第２のバッファ用半
導体層を構成しているＩｎx （Ｇａy Ａｌ1-y ）1-x Ａ
ｓと第１のバッファ用半導体層を構成しているＧａＡｓ
との間の格子定数の差が、半導体層を構成しているＩｎ
Ｐと第１のバッファ用半導体層を構成しているＧａＡｓ
との間の格子定数の差に比し小さいので、単結晶ＧａＡ
ｓの単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓでなる第
２のバッファ用半導体層が、単結晶ＧａＡｓでなる第１
のバッファ用半導体層上に、三次元性成長機構ではなく
二次元性成長機構で成長することによって形成される。
さらに、この場合、第２のバッファ用半導体層を構成し
ている単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓを構成
しているＩＩＩ族原子が、二次元性成長機構で成長する
のを助長しているＡｌを含んでいるので、二次元性成長
機構による成長が、Ａｌを含んでいない場合に良好に行
われる。一方、半導体層を構成している単結晶ＩｎＰと
第２のバッファ用半導体層を構成している単結晶Ｉｎx
（Ｇａy Ａｌ1-y ）1-x Ａｓとの間には格子定数の差を
有していても、その差は第２のバッファ用半導体層を構
成している単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓと
第１のバッファ用半導体層を構成している単結晶ＧａＡ
ｓとの間の格子定数の差に比し十分小さいので、単結晶
ＩｎＰでなる半導体層が単結晶Ｉｎx（Ｇａy Ａｌ
1-y ）1-x Ａｓでなる第２のバッファ用半導体層上に、
同様に二次元性成長機構で成長することによって形成さ
れる。
【００１６】このため、単結晶ＩｎＰでなる半導体層
が、結晶欠陥を図２で前述した従来の半導体基板及びそ
の製法の場合に比し格段的に低い無視し得る密度でしか
含んでおらず且つ図２で前述した従来の半導体基板及び
その製法の場合に比し格段的に平滑性の高い表面を有し
ている。
が、結晶欠陥を図２で前述した従来の半導体基板及びそ
の製法の場合に比し格段的に低い無視し得る密度でしか
含んでおらず且つ図２で前述した従来の半導体基板及び
その製法の場合に比し格段的に平滑性の高い表面を有し
ている。
【００１７】従って、本発明による半導体基板及びその
製法によれば、半導体基板を、単結晶ＩｎＰの材料上の
特徴を十分生かした半導体装置を、より高性能、より高
機能に製造するのに用いて好適なものとして、提供する
ことができる。
製法によれば、半導体基板を、単結晶ＩｎＰの材料上の
特徴を十分生かした半導体装置を、より高性能、より高
機能に製造するのに用いて好適なものとして、提供する
ことができる。
【００１８】
【実施例】次に、図１を伴って、本発明による半導体基
板の実施例、及びその製法の実施例を、その製法の実施
例で述べよう。
板の実施例、及びその製法の実施例を、その製法の実施
例で述べよう。
【００１９】図１において、図２との対応部分には同一
符号を付して示す。図１に示す本発明による半導体基板
の製法は、次に述べる順次の工程を有する。
符号を付して示す。図１に示す本発明による半導体基板
の製法は、次に述べる順次の工程を有する。
【００２０】すなわち、単結晶Ｓｉでなる半導体基板本
体２を予め用意する（図１Ａ）。
体２を予め用意する（図１Ａ）。
【００２１】そして、その単結晶Ｓｉでなる半導体基板
本体２上に、単結晶ＧａＡｓでなる第１のバッファ用半
導体層３と、単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓ
（ただし、０＜ｘ＜０．７、０≦ｙ＜１）でなる第２の
バッファ用半導体層５とをそれらの順に順次気相成長法
によって積層して形成する（図１Ｂ）。
本体２上に、単結晶ＧａＡｓでなる第１のバッファ用半
導体層３と、単結晶Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓ
（ただし、０＜ｘ＜０．７、０≦ｙ＜１）でなる第２の
バッファ用半導体層５とをそれらの順に順次気相成長法
によって積層して形成する（図１Ｂ）。
【００２２】この場合、単結晶Ｓｉでなる半導体基板本
体２上に単結晶ＧａＡｓでなる第１のバッファ用半導体
層２及び単結晶Ｉｎx （ＧａyＡｌ1-y ）1-x Ａｓなる
第２のバッファ用半導体層５を積層して形成するに先立
ち、単結晶Ｓｉでなる半導体基板本体２を、トリクロル
エチレンとアセトンと純水とを用いて、脱脂、洗浄し、
次で、Ｈ2 Ｏ2 とＨ2 ＳＯ4 との液中に浸して表面の汚
れを除去し、次で、純水で十分洗浄し、次で、ＨＦとＨ
2 Ｏとの１：１０の液に浸して表面の酸化膜を除去し、
次で、有機金属気相成長装置の反応炉内に配してＨ2 雰
囲気中での約１０００℃の熱処理を行うことによって表
面の酸化膜を除去した。また、単結晶ＧａＡｓでなる第
１のバッファ用半導体層３を、上述した反応炉内にトリ
エチルガリウムと、ＡｓＨ3 とを原料ガスとして導入
し、そして、その原料ガスを用いた、温度を約４５０℃
とする低温気相成長と温度を約７００℃とする高温気相
成長とを順次行って、約１μｍの厚さに形成した。
体２上に単結晶ＧａＡｓでなる第１のバッファ用半導体
層２及び単結晶Ｉｎx （ＧａyＡｌ1-y ）1-x Ａｓなる
第２のバッファ用半導体層５を積層して形成するに先立
ち、単結晶Ｓｉでなる半導体基板本体２を、トリクロル
エチレンとアセトンと純水とを用いて、脱脂、洗浄し、
次で、Ｈ2 Ｏ2 とＨ2 ＳＯ4 との液中に浸して表面の汚
れを除去し、次で、純水で十分洗浄し、次で、ＨＦとＨ
2 Ｏとの１：１０の液に浸して表面の酸化膜を除去し、
次で、有機金属気相成長装置の反応炉内に配してＨ2 雰
囲気中での約１０００℃の熱処理を行うことによって表
面の酸化膜を除去した。また、単結晶ＧａＡｓでなる第
１のバッファ用半導体層３を、上述した反応炉内にトリ
エチルガリウムと、ＡｓＨ3 とを原料ガスとして導入
し、そして、その原料ガスを用いた、温度を約４５０℃
とする低温気相成長と温度を約７００℃とする高温気相
成長とを順次行って、約１μｍの厚さに形成した。
【００２３】さらに、単結晶Ｉｎx （Ｇａy Ａｌ1-y ）
1-x Ａｓでなる第２のバッファ用半導体層５を、同じ反
応炉内にトリエチルガリウムとトリメチルインジウムと
ＡｓＨ3 とを他の原料ガスとして導入し、そして、その
原料ガスを用いた温度を約６５０℃とする気相成長を行
って、約７０ｎｍの厚さに形成した。
1-x Ａｓでなる第２のバッファ用半導体層５を、同じ反
応炉内にトリエチルガリウムとトリメチルインジウムと
ＡｓＨ3 とを他の原料ガスとして導入し、そして、その
原料ガスを用いた温度を約６５０℃とする気相成長を行
って、約７０ｎｍの厚さに形成した。
【００２４】次に、第２のバッファ用半導体層５上に、
単結晶ＩｎＰでなる半導体層４を気相成長法によって積
層して形成し、よって、単結晶Ｓｉでなる半導体基板本
体２上に、単結晶ＩｎＰでなる半導体層４が積層されて
いる半導体基板１を得る。（図１Ｃ）。
単結晶ＩｎＰでなる半導体層４を気相成長法によって積
層して形成し、よって、単結晶Ｓｉでなる半導体基板本
体２上に、単結晶ＩｎＰでなる半導体層４が積層されて
いる半導体基板１を得る。（図１Ｃ）。
【００２５】この場合、単結晶Ｓｉでなる半導体層４
を、上述した反応炉内にトリメチルインジウムとＰＨ3
とを原料ガスとして導入し、その原料ガスを用いた温度
約６００℃での気相成長を行って、約３μｍの厚さに形
成した。
を、上述した反応炉内にトリメチルインジウムとＰＨ3
とを原料ガスとして導入し、その原料ガスを用いた温度
約６００℃での気相成長を行って、約３μｍの厚さに形
成した。
【００２６】以上が、本発明による半導体基板の製法の
実施例である。また、図１Ｃは、本発明による半導体基
板の実施例を示している。図１に示す本発明による半導
体基板１及びその製法によれば、
実施例である。また、図１Ｃは、本発明による半導体基
板の実施例を示している。図１に示す本発明による半導
体基板１及びその製法によれば、
【作用・効果】の項で述べたところから明らかとなるの
で、詳細説明は省略するが、
で、詳細説明は省略するが、
【作用・効果】の項において、「半導体基板本体」を
「半導体基板本体２」と、「第１のバッファ用半導体
層」を「第１のバッファ用半導体層３」と、第２のバッ
ファ用半導体層」を「第２のバッファ用半導体層５」
と、「半導体層」を「半導体層４」と読み代えた
「半導体基板本体２」と、「第１のバッファ用半導体
層」を「第１のバッファ用半導体層３」と、第２のバッ
ファ用半導体層」を「第２のバッファ用半導体層５」
と、「半導体層」を「半導体層４」と読み代えた
【作用・効果】の項で前述した優れた特徴を有する。
【図１】本発明による半導体基板、及びその製法の実施
例を製法の例で示す順次の工程における略線的断面図で
ある。
例を製法の例で示す順次の工程における略線的断面図で
ある。
【図２】従来の半導体基板、及びその製法をその製法で
示す順次の工程における略線的断面図である。
示す順次の工程における略線的断面図である。
１ 半導体基板 ２ 半導体基板本体 ３ バッファ用半導体層 ４ 半導体層 ５ バッファ用半導体層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−303163（ＪＰ，Ａ) 特開 平１−207920（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/20 H01L 21/205
Claims (2)
- 【請求項１】 単結晶Ｓｉでなる半導体基板本体上に、
単結晶ＩｎＰでなる半導体層が積層されている構成を有
する半導体基板において、上記単結晶Ｓｉでなる半導体
基板と上記単結晶ＩｎＰでなる半導体層との間に、単結
晶ＧａＡｓでなる第１のバッファ用半導体層と、単結晶
Ｉｎx （Ｇａy Ａｌ1-y ）1-x Ａｓ（ただし、０＜ｘ＜
０．７、０≦ｙ＜１）でなる第２のバッファ用半導体層
とが、それらの順に積層されて介挿されていることを特
徴とする半導体基板。 - 【請求項２】 単結晶Ｓｉでなる半導体基板上に単結晶
ＩｎＰでなる半導体層が積層されている構成を有する半
導体基板の製法において、上記単結晶ＩｎＰでなる半導
体層を、上記単結晶Ｓｉでなる半導体基板本体上に、単
結晶ＧａＡｓでなる第１のバッファ用半導体層と、単結
晶Ｉｎx （ＧａyＡｌ1-y ）1-x Ａｓ（ただし、０＜ｘ
＜０．７、０≦ｙ＜１）でなる第２のバッファ用半導体
層とを、それらの順に順次気相成長法によって積層して
形成して後、その第２のバッファ用半導体層上に気相成
長法によって積層して形成させることを特徴とする半導
体基板の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094784A JP3013340B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体基板及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094784A JP3013340B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体基板及びその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304621A JPH04304621A (ja) | 1992-10-28 |
| JP3013340B2 true JP3013340B2 (ja) | 2000-02-28 |
Family
ID=14119706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094784A Expired - Lifetime JP3013340B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体基板及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013340B2 (ja) |
-
1991
- 1991-04-01 JP JP3094784A patent/JP3013340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04304621A (ja) | 1992-10-28 |
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