JP3012378B2 - プリンタのインターフェイス回路 - Google Patents
プリンタのインターフェイス回路Info
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- JP3012378B2 JP3012378B2 JP3282436A JP28243691A JP3012378B2 JP 3012378 B2 JP3012378 B2 JP 3012378B2 JP 3282436 A JP3282436 A JP 3282436A JP 28243691 A JP28243691 A JP 28243691A JP 3012378 B2 JP3012378 B2 JP 3012378B2
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Description
【０００１】
【産業上の利用分野】本発明はプリンタのインターフェ
イス回路に関し、特にビジー（ＢＵＳＹ）信号への電流
供給を制御するパワーオンリセット回路に関する。
イス回路に関し、特にビジー（ＢＵＳＹ）信号への電流
供給を制御するパワーオンリセット回路に関する。
【０００２】
【従来の技術】従来、この種のプリンタのインターフェ
イス回路は、図３に示すように、パーソナル・コンピュ
ータ（以下パソコンと略称す）から送信されるデータ信
号をラッチするデータラッチ回路２と、ビジー（ＢＵＳ
Ｙ）信号を制御するビジータイミング回路３とから構成
され、複数本のデータ信号線９と１本のＢＵＳＹ信号線
１１とが、それぞれ抵抗を介して＋５Ｖ電源が供給され
る電源線１０に接続されている。
イス回路は、図３に示すように、パーソナル・コンピュ
ータ（以下パソコンと略称す）から送信されるデータ信
号をラッチするデータラッチ回路２と、ビジー（ＢＵＳ
Ｙ）信号を制御するビジータイミング回路３とから構成
され、複数本のデータ信号線９と１本のＢＵＳＹ信号線
１１とが、それぞれ抵抗を介して＋５Ｖ電源が供給され
る電源線１０に接続されている。
【０００３】図４にプリンタのインターフェイス回路が
パソコンから送信されるデータを受信する際のタイムチ
ャートを示す。パソコンから送信されるデータを受信す
る場合、始めにプリンタは、ビジータイミング回路３に
よってパソコンのＢＵＳＹ信号線１１上のＢＵＳＹ信号
を低（ＬＯＷ）レベルにし、パソコンにデータ受信準備
が整ったことを知らせる。次にパソコンは、ＢＵＳＹ信
号がＬＯＷレベルであることを検出すると、プリンタへ
データ信号とデータストローブ信号とを送信する。プリ
ンタのデータラッチ回路２は、データストローブ信号が
ＬＯＷレベルになったときにデータ信号線９上のデータ
信号をラッチする。プリンタは、このデータ処理間は、
ビジータイミング回路３によってＢＵＳＹ信号を高（Ｈ
ＩＧＨ）レベルにし、パソコンにデータ処理中であるこ
とを知らせる。このデータ処理後、再度ＢＵＳＹ信号を
ＬＯＷレベルにし、次のデータ信号の受信準備が整った
ことをパソコンに知らせる。このようにプリンタのイン
ターフェイス回路は、このサイクルを繰返し、データ信
号の受信を行う。
パソコンから送信されるデータを受信する際のタイムチ
ャートを示す。パソコンから送信されるデータを受信す
る場合、始めにプリンタは、ビジータイミング回路３に
よってパソコンのＢＵＳＹ信号線１１上のＢＵＳＹ信号
を低（ＬＯＷ）レベルにし、パソコンにデータ受信準備
が整ったことを知らせる。次にパソコンは、ＢＵＳＹ信
号がＬＯＷレベルであることを検出すると、プリンタへ
データ信号とデータストローブ信号とを送信する。プリ
ンタのデータラッチ回路２は、データストローブ信号が
ＬＯＷレベルになったときにデータ信号線９上のデータ
信号をラッチする。プリンタは、このデータ処理間は、
ビジータイミング回路３によってＢＵＳＹ信号を高（Ｈ
ＩＧＨ）レベルにし、パソコンにデータ処理中であるこ
とを知らせる。このデータ処理後、再度ＢＵＳＹ信号を
ＬＯＷレベルにし、次のデータ信号の受信準備が整った
ことをパソコンに知らせる。このようにプリンタのイン
ターフェイス回路は、このサイクルを繰返し、データ信
号の受信を行う。
【０００４】一方、プリンタの電源がオフした状態で
は、図４に示したタイムチャートには従わない。そのタ
イムチャートは、図５のようになる。プリンタの電源を
オフした状態では、電源線１０上の＋５Ｖ電源の電圧と
ＢＵＳＹ信号線１１上のＢＵＳＹ信号とはＬＯＷレベル
である。パソコンはこのＢＵＳＹ信号がＬＯＷレベルで
あることを検出し、データ信号の送信を開始する。パソ
コンは、データ信号の送信をデータ信号線９に電流を流
すことによって行う。データ信号線９を介してプリンタ
へ流れ込んだ電流は、抵抗及び電源線１０を通ってＢＵ
ＳＹ信号線１１に流れ込む。その結果、ＢＵＳＹ信号の
電位がＨＩＧＨレベルとなる。パソコンはＢＵＳＹ信号
がＨＩＧＨレベルの間は、プリンタへそのままのデータ
を送り続ける。これによってパソコンはプリンタのイン
ターフェイス回路へ電流を流し続けるので、一旦ＨＩＧ
ＨレベルとなったＢＵＳＹ信号はＬＯＷレベルとなるこ
とはなく、ＨＩＧＨレベルのまま、その電位が維持され
る。
は、図４に示したタイムチャートには従わない。そのタ
イムチャートは、図５のようになる。プリンタの電源を
オフした状態では、電源線１０上の＋５Ｖ電源の電圧と
ＢＵＳＹ信号線１１上のＢＵＳＹ信号とはＬＯＷレベル
である。パソコンはこのＢＵＳＹ信号がＬＯＷレベルで
あることを検出し、データ信号の送信を開始する。パソ
コンは、データ信号の送信をデータ信号線９に電流を流
すことによって行う。データ信号線９を介してプリンタ
へ流れ込んだ電流は、抵抗及び電源線１０を通ってＢＵ
ＳＹ信号線１１に流れ込む。その結果、ＢＵＳＹ信号の
電位がＨＩＧＨレベルとなる。パソコンはＢＵＳＹ信号
がＨＩＧＨレベルの間は、プリンタへそのままのデータ
を送り続ける。これによってパソコンはプリンタのイン
ターフェイス回路へ電流を流し続けるので、一旦ＨＩＧ
ＨレベルとなったＢＵＳＹ信号はＬＯＷレベルとなるこ
とはなく、ＨＩＧＨレベルのまま、その電位が維持され
る。
【０００５】以上まとめると、従来のインターフェイス
回路は、電源がオンしている場合は、正規のタイムチャ
ートにのっとり正常に動作する。しかしプリンタの電源
がオフしている場合は、ＢＵＳＹ信号がＨＩＧＨレベル
となりさらにその電位を維持し続けるため、パソコンの
データ処理は中断されたままになっていた。
回路は、電源がオンしている場合は、正規のタイムチャ
ートにのっとり正常に動作する。しかしプリンタの電源
がオフしている場合は、ＢＵＳＹ信号がＨＩＧＨレベル
となりさらにその電位を維持し続けるため、パソコンの
データ処理は中断されたままになっていた。
【０００６】
【発明が解決しようとする課題】この従来のインターフ
ェイス回路は、プリンタの電源がオフしている状態では
ＢＵＳＹ信号の電位を制御することを考慮していなかっ
た。そのため、プリンタの電源がオフしている状態で
は、パソコンからデータ信号を一旦送信されることによ
って、プリンタのインターフェイス回路から出力される
ＢＵＳＹ信号の電位はＨＩＧＨレベルとなり、パソコン
からのデータ信号の送信を要求し続けるので、パソコン
はデータ処理を中断されたままとなり、他の処理ができ
ないという問題点があった。
ェイス回路は、プリンタの電源がオフしている状態では
ＢＵＳＹ信号の電位を制御することを考慮していなかっ
た。そのため、プリンタの電源がオフしている状態で
は、パソコンからデータ信号を一旦送信されることによ
って、プリンタのインターフェイス回路から出力される
ＢＵＳＹ信号の電位はＨＩＧＨレベルとなり、パソコン
からのデータ信号の送信を要求し続けるので、パソコン
はデータ処理を中断されたままとなり、他の処理ができ
ないという問題点があった。
【０００７】
【課題を解決するための手段】本発明のプリンタのイン
ターフェイス回路は、上位装置からのデータ信号を電源
線に終端接続されたデータ信号線を介して受信しラッチ
するデータラッチ回路と、前記データラッチ回路により
前記データ信号を受信し処理中であることを示すビジー
信号を前記電源線に終端接続されるビジー信号線を介し
て前記上位装置へ送出するビジータイミング回路と、前
記電源線と前記ビジー信号線との間に設けられ、プリン
タ本体の電源供給のオンオフに連動して前記ビジー信号
線の前記電源線への終端接続を制御し、電源供給のオフ
期間における前記電源線を介した前記データ信号線から
前記ビジー信号線への信号漏れを抑止するパワーオンリ
セット回路とを備えている。また、前記パワーオンリセ
ット回路が、前記電源線上の電圧を監視し、この電圧の
値があらかじめ設定された所定値未満ならば前記ビジー
信号線へ低電位の出力を供給し、前記所定値以上であれ
ば高電位の出力を供給することにより、プリンタ本体の
電源供給のオフ期間及びオン直後の一定期間は前記ビジ
ー信号線を低電位に保持し、前記オン直後の一定期間経
過後は前記ビジータイミング回路の出力に基づいた前記
ビジー信号線の電位設定を可能とした構成とすることが
できる。
ターフェイス回路は、上位装置からのデータ信号を電源
線に終端接続されたデータ信号線を介して受信しラッチ
するデータラッチ回路と、前記データラッチ回路により
前記データ信号を受信し処理中であることを示すビジー
信号を前記電源線に終端接続されるビジー信号線を介し
て前記上位装置へ送出するビジータイミング回路と、前
記電源線と前記ビジー信号線との間に設けられ、プリン
タ本体の電源供給のオンオフに連動して前記ビジー信号
線の前記電源線への終端接続を制御し、電源供給のオフ
期間における前記電源線を介した前記データ信号線から
前記ビジー信号線への信号漏れを抑止するパワーオンリ
セット回路とを備えている。また、前記パワーオンリセ
ット回路が、前記電源線上の電圧を監視し、この電圧の
値があらかじめ設定された所定値未満ならば前記ビジー
信号線へ低電位の出力を供給し、前記所定値以上であれ
ば高電位の出力を供給することにより、プリンタ本体の
電源供給のオフ期間及びオン直後の一定期間は前記ビジ
ー信号線を低電位に保持し、前記オン直後の一定期間経
過後は前記ビジータイミング回路の出力に基づいた前記
ビジー信号線の電位設定を可能とした構成とすることが
できる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例のブロック図であ
る。本実施例のプリンタのインターフェイス回路は、従
来のデータラッチ回路２とビジータイミング回路３との
他に、電源線１０を介した＋５Ｖ電源によるＢＵＳＹ信
号線１１への電流供給を制御するパワーオンリセット回
路１を有している。このパワーオンリセット回路１は、
プリンタの電源がオフした状態では動作せず、電源をオ
ンすると動作する回路であり、電源のオン／オフに同期
したスイッチ的役割りをする。このパワーオンリセット
回路１は、プリンタの電源がオフした状態でパソコンか
らデータが送信された場合、パソコンからプリンタへ流
れ込んだ電流が＋５Ｖ電源線１０を介してＢＵＳＹ信号
線１１へ流れ込むのを防止する。パワーオンリセット回
路１の入力信号は電源線１０上の＋５Ｖ電源である。
又、出力信号（ＲＥＳＯＵＴ信号）はＲＥＳＯＵＴ信号
線８上に送出され、抵抗を介してＢＵＳＹ信号線１１へ
の電流供給源となり、ＢＵＳＹ信号を制御する。
る。本実施例のプリンタのインターフェイス回路は、従
来のデータラッチ回路２とビジータイミング回路３との
他に、電源線１０を介した＋５Ｖ電源によるＢＵＳＹ信
号線１１への電流供給を制御するパワーオンリセット回
路１を有している。このパワーオンリセット回路１は、
プリンタの電源がオフした状態では動作せず、電源をオ
ンすると動作する回路であり、電源のオン／オフに同期
したスイッチ的役割りをする。このパワーオンリセット
回路１は、プリンタの電源がオフした状態でパソコンか
らデータが送信された場合、パソコンからプリンタへ流
れ込んだ電流が＋５Ｖ電源線１０を介してＢＵＳＹ信号
線１１へ流れ込むのを防止する。パワーオンリセット回
路１の入力信号は電源線１０上の＋５Ｖ電源である。
又、出力信号（ＲＥＳＯＵＴ信号）はＲＥＳＯＵＴ信号
線８上に送出され、抵抗を介してＢＵＳＹ信号線１１へ
の電流供給源となり、ＢＵＳＹ信号を制御する。
【００１０】このパワーオンリセット回路１の働きにつ
いて、図２のタイムチャートを用いて説明する。パワー
オンリセット回路１は電源線１０上の＋５Ｖ電源の電圧
を検出し、この電圧がスレッシュホールド電位より低い
場合は、回路が動作せず、出力のＲＥＳＯＵＴ信号はＬ
ＯＷレベルとなる。又、＋５Ｖ電源の電圧がスレッシュ
ホールド電位に達した場合には回路が動作し、出力のＲ
ＥＳＯＵＴ信号をＨＩＧＨレベルとする。
いて、図２のタイムチャートを用いて説明する。パワー
オンリセット回路１は電源線１０上の＋５Ｖ電源の電圧
を検出し、この電圧がスレッシュホールド電位より低い
場合は、回路が動作せず、出力のＲＥＳＯＵＴ信号はＬ
ＯＷレベルとなる。又、＋５Ｖ電源の電圧がスレッシュ
ホールド電位に達した場合には回路が動作し、出力のＲ
ＥＳＯＵＴ信号をＨＩＧＨレベルとする。
【００１１】電源スイッチがオフしている状態でもパソ
コンからデータ送信があれば、＋５Ｖ電源の電位は上昇
するので、スレッシュホールド電位はこの上昇した電位
より高い値に設定する。この設定によってパワーオンリ
セット回路１はプリンタの電源スイッチがオフしている
状態では動作しないので、ＲＥＳＯＵＴ信号線８にはＬ
ＯＷレベルが出力される。ＢＵＳＹ信号線１１は、この
ＲＥＳＯＵＴ信号線８を電流の供給源としているため、
ＢＵＳＹ信号は“ＬＯＷ”レベルとなる。そして、プリ
ンタの電源がオフしている間は、ＢＵＳＹ信号の電位を
“ＬＯＷ”レベルに保つことができる。
コンからデータ送信があれば、＋５Ｖ電源の電位は上昇
するので、スレッシュホールド電位はこの上昇した電位
より高い値に設定する。この設定によってパワーオンリ
セット回路１はプリンタの電源スイッチがオフしている
状態では動作しないので、ＲＥＳＯＵＴ信号線８にはＬ
ＯＷレベルが出力される。ＢＵＳＹ信号線１１は、この
ＲＥＳＯＵＴ信号線８を電流の供給源としているため、
ＢＵＳＹ信号は“ＬＯＷ”レベルとなる。そして、プリ
ンタの電源がオフしている間は、ＢＵＳＹ信号の電位を
“ＬＯＷ”レベルに保つことができる。
【００１２】
【発明の効果】以上説明したように本発明は、プリンタ
のインターフェイス回路において、プリンタの電源がオ
フしているときにビジー（ＢＵＳＹ）信号の電位をＬＯ
Ｗレベルに保つパワーオンリセット回路を備えることに
より、パソコンのデータ処理が中断されたままとなり他
の処理ができなくなうということをなくすことができる
という効果がある。
のインターフェイス回路において、プリンタの電源がオ
フしているときにビジー（ＢＵＳＹ）信号の電位をＬＯ
Ｗレベルに保つパワーオンリセット回路を備えることに
より、パソコンのデータ処理が中断されたままとなり他
の処理ができなくなうということをなくすことができる
という効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例のタイムチャートである。
【図３】従来のプリンタのインターフェイス回路のブロ
ック図である。
ック図である。
【図４】図３に示すプリンタのインターフェイス回路が
データを受信する際のタイムチャートである。
データを受信する際のタイムチャートである。
【図５】図３に示すプリンタのインターフェイス回路の
電源がオフしているときにパソコンからデータが送信さ
れた場合のタイムチャートである。
電源がオフしているときにパソコンからデータが送信さ
れた場合のタイムチャートである。
１ パワーオンリセット回路 ２ データラッチ回路 ３ ビジータイミング回路 ８ ＲＥＳＯＵＴ信号線 ９ データ信号線 １０ ＋５Ｖ電源線 １１ ＢＵＳＹ信号線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/12
Claims (2)
- 【請求項１】 上位装置からのデータ信号を電源線に終
端接続されたデータ信号線を介して受信しラッチするデ
ータラッチ回路と、前記データラッチ回路により前記デ
ータ信号を受信し処理中であることを示すビジー信号を
前記電源線に終端接続されるビジー信号線を介して前記
上位装置へ送出するビジータイミング回路と、前記電源
線と前記ビジー信号線との間に設けられ、プリンタ本体
の電源供給のオンオフに連動して前記ビジー信号線の前
記電源線への終端接続を制御し、電源供給のオフ期間に
おける前記電源線を介した前記データ信号線から前記ビ
ジー信号線への信号漏れを抑止するパワーオンリセット
回路とを備えることを特徴とするプリンタのインターフ
ェイス回路。 - 【請求項２】 前記パワーオンリセット回路が、前記電
源線上の電圧を監視し、この電圧の値があらかじめ設定
された所定値未満ならば前記ビジー信号線へ低電位の出
力を供給し、前記所定値以上であれば高電位の出力を供
給することにより、プリンタ本体の電源供給のオフ期間
及びオン直後の一定期間は前記ビジー信号線を低電位に
保持し、前記オン直後の一定期間経過後は前記ビジータ
イミング回路の出力に基づいた前記ビジー信号線の電位
設定を可能としたことを特徴とする請求項１記載のプリ
ンタのインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282436A JP3012378B2 (ja) | 1991-10-29 | 1991-10-29 | プリンタのインターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282436A JP3012378B2 (ja) | 1991-10-29 | 1991-10-29 | プリンタのインターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05119939A JPH05119939A (ja) | 1993-05-18 |
| JP3012378B2 true JP3012378B2 (ja) | 2000-02-21 |
Family
ID=17652392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282436A Expired - Fee Related JP3012378B2 (ja) | 1991-10-29 | 1991-10-29 | プリンタのインターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3012378B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7756268B2 (en) | 2004-02-16 | 2010-07-13 | Mosaid Technologies Incorporated | Outlet add-on module |
| US7860084B2 (en) | 2001-10-11 | 2010-12-28 | Mosaid Technologies Incorporated | Outlet with analog signal adapter, a method for use thereof and a network using said outlet |
| US7867035B2 (en) | 2003-07-09 | 2011-01-11 | Mosaid Technologies Incorporated | Modular outlet |
| US7873058B2 (en) | 2004-11-08 | 2011-01-18 | Mosaid Technologies Incorporated | Outlet with analog signal adapter, a method for use thereof and a network using said outlet |
-
1991
- 1991-10-29 JP JP3282436A patent/JP3012378B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889720B2 (en) | 2001-10-11 | 2011-02-15 | Mosaid Technologies Incorporated | Outlet with analog signal adapter, a method for use thereof and a network using said outlet |
| US7860084B2 (en) | 2001-10-11 | 2010-12-28 | Mosaid Technologies Incorporated | Outlet with analog signal adapter, a method for use thereof and a network using said outlet |
| US7953071B2 (en) | 2001-10-11 | 2011-05-31 | Mosaid Technologies Incorporated | Outlet with analog signal adapter, a method for use thereof and a network using said outlet |
| US7867035B2 (en) | 2003-07-09 | 2011-01-11 | Mosaid Technologies Incorporated | Modular outlet |
| US7873062B2 (en) | 2003-07-09 | 2011-01-18 | Mosaid Technologies Incorporated | Modular outlet |
| US8092258B2 (en) | 2003-09-07 | 2012-01-10 | Mosaid Technologies Incorporated | Modular outlet |
| US8235755B2 (en) | 2003-09-07 | 2012-08-07 | Mosaid Technologies Incorporated | Modular outlet |
| US8360810B2 (en) | 2003-09-07 | 2013-01-29 | Mosaid Technologies Incorporated | Modular outlet |
| US8591264B2 (en) | 2003-09-07 | 2013-11-26 | Mosaid Technologies Incorporated | Modular outlet |
| US7881462B2 (en) | 2004-02-16 | 2011-02-01 | Mosaid Technologies Incorporated | Outlet add-on module |
| US7756268B2 (en) | 2004-02-16 | 2010-07-13 | Mosaid Technologies Incorporated | Outlet add-on module |
| US8243918B2 (en) | 2004-02-16 | 2012-08-14 | Mosaid Technologies Incorporated | Outlet add-on module |
| US8542819B2 (en) | 2004-02-16 | 2013-09-24 | Mosaid Technologies Incorporated | Outlet add-on module |
| US8565417B2 (en) | 2004-02-16 | 2013-10-22 | Mosaid Technologies Incorporated | Outlet add-on module |
| US8611528B2 (en) | 2004-02-16 | 2013-12-17 | Mosaid Technologies Incorporated | Outlet add-on module |
| US7873058B2 (en) | 2004-11-08 | 2011-01-18 | Mosaid Technologies Incorporated | Outlet with analog signal adapter, a method for use thereof and a network using said outlet |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05119939A (ja) | 1993-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991124 |
|
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