JP3011159B2

JP3011159B2 - Ａｔｍ通信制御装置

Info

Publication number: JP3011159B2
Application number: JP30459997A
Authority: JP
Inventors: 英直佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-06
Filing date: 1997-11-06
Publication date: 2000-02-21
Anticipated expiration: 2017-11-06
Also published as: JPH11145973A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ通信制御装置
に関し、特に複数チャンネル（ｃｈａｎｎｅｌ）の送信
スケジューリングをＣＡＭを用いて設定する制御装置の
ＡＴＭ通信制御装置に関する。

【０００２】

【従来の技術】従来、この種のＡＴＭ通信制御装置は、
ＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕａＴｒａｎｓｆｅｒ
Ｍｏｄｅ）通信のサービスクラスの一つであるＡＢＲ
（ＡｖｉｌａｂｌｅＢｉｔＲａｔｅ）を実現すると
き、ＣＡＭを利用して送信スケジューリングを制御する
方法で回路構成され、ネットワークの輻輳状態をフィー
ドバックして最適な送信レートでデータ送信を行うこと
を目的として用いられている。

【０００３】従来の回路構成を図７に示す。送信部５
は、ＡＢＲスケジューラ１のアドレス出力ａｄｄｒｅｓ
ｓ＿ｏｕｔ８によりＡＴＭセルの送信を行う。ＡＢＲス
ケジューラ１は、タイマー３とＡＴＭセルの送信時刻を
決定するスケジューラ１０とで構成される。

【０００４】ＣＡＭ４の動作モードには、ＣＡＭモード
とＲＡＭモードとの２つのモードがある。ＲＡＭモード
ではｃｈａｎｎｅｌの番号に対応したアドレスにｃｈａ
ｎｎｅｌの送信時刻を書き込む。ＣＡＭモードでは検索
データとなる時刻ｔｘ＿ｔｉｍｅ７を入力とし、もし入
力データｔｘ＿ｔｉｍｅ７とＣＡＭ４に登録されている
ｃｈａｎｎｅｌの送信時刻とが一致していたならば、そ
のｃｈａｎｎｅｌに対応したアドレスをａｄｄｒｅｓｓ
＿ｏｕｔ８から出力し、ｈｉｔ９が“１”となる。（こ
こではｈｉｔ９が“１”になることを“ｈｉｔ”と呼
ぶ）

【０００５】システム・クロック２から生成されるタイ
マー３は、送信時刻を検索するためのデータ（時刻）ｔ
ｘ＿ｔｉｍｅ７を生成し、送信部５からのカウント・ア
ップ信号６により、送信部５が一つのＡＴＭセルを送信
処理できる間隔でカウント・アップする。

【０００６】タイマー３は“ｈｉｔ”状態になるｈｉｔ
９により停止する。送信部５は、受け取ったａｄｄｒｅ
ｓｓ＿ｏｕｔ８のアドレスに対応するｃｈａｎｎｅｌの
ＡＴＭセルを送信する。送信後、スケジューラ１０は、
“ｈｉｔ”したｃｈａｎｎｅｌの送信レートから次に送
信すべき時刻を計算し、ＣＡＭ４をＲＡＭモードにして
データの書き換えを行う。書き換えたデータとタイマー
３とが一致しなくなるので“ｈｉｔ”は解除（“０”）
され、タイマー３は動作を再開し、次の送信時刻と一致
するまでカウント・アップを続ける。

【０００７】同じ送信時刻のｃｈａｎｎｅｌが存在する
場合、ＣＡＭ４のアドレスの値の小さい方が優先処理さ
れ、同じ時刻のｃｈａｎｎｅｌがすべて処理されるまで
“ｈｉｔ”は解除されない。また、タイマー３はこの処
理が終了するまで停止している。

【０００８】上記従来例の動作を図７とあわせて図８の
タイミング・チャートを用いて説明する。

【０００９】２つのｃｈａｎｎｅｌ（ｃｈａｎｎｅｌ＿
Ａ．ｃｈａｎｎｅｌ＿Ｂ）が存在し、各々１／３の帯域
の送信レートでスケジューリングされており、送信時刻
の初期値は図８（Ａ）に示すように、それぞれ“１”，
“１”でＣＡＭ４に登録されている。

【００１０】タイマー３の時刻が“１”になるとＣＡＭ
４はｈｉｔ状態となる（Ｔ１のタイミング）。ｃｈａｎ
ｎｅｌ＿Ａの送信が終了し、スケジューラ１０は現在の
時刻“１”と送信レート１２から求められた間隔“３”
との和“４（＝１＋３）”をｎｅｘｔ＿ｔｉｍｅ１１に
出力し、Ｔ２のタイミングでＣＡＭ４に書き込み、ｃｈ
ａｎｎｅｌ＿Ａの処理を終了する。

【００１１】ｃｈａｎｎｅｌ＿Ａの処理は終了している
が、ｃｈａｎｎｅｌ＿Ｂの送信時刻も“１”なので更に
ｈｉｔ状態は続き、ｃｈａｎｎｅｌ＿Ｂの処理はｃｈａ
ｎｎｅｌ＿Ａと同様に行われる。（ここでは、同時刻に
スケジューリングされているｃｈａｎｎｅｌが複数個あ
り、ＣＡＭ４の“ｈｉｔ”状態が続くことをマルチ・ヒ
ットと呼ぶ。）

【００１２】ｃｈａｎｎｅｌ＿Ｂの送信が終了し、次の
送信時刻は現在の時刻“１”と送信レート１２から求め
られた間隔“３”との和“４（＝１＋３）”をｎｅｘｔ
＿ｔｉｍｅ１１に出力し、Ｔ３のタイミングでＣＡＭ４
に書き込む。ＣＡＭ４に登録されているデータが更新さ
れ、ＣＡＭ４に入力された時刻とが一致しなくなること
で、ｈｉｔは解除され、タイマー３はカウント・アップ
を再開する。

【００１３】タイマー３の値は次の送信時刻の候補なる
ｃｈａｎｎｅｌがあるまでカウント・アップを続け、
“１→２→３→４”と変化する。タイマー３がカウント
・アップすると次の送信時刻である“４”でｃｈａｎｎ
ｅｌ＿Ａ．ｃｈａｎｎｅｌ＿Ｂが再び“ｈｉｔ”状態と
なる（Ｔ４のタイミング）、ｃｈａｎｎｅｌ＿Ａ．ｃｈ
ａｎｎｅｌ＿Ｂの送信が終了すると、ＣＡＭ４には送信
時刻“７（＝４＋３）”が書き込まれて処理が終了す
る。

【００１４】

【発明が解決しようとする課題】問題点は、複数のｃｈ
ａｎｎｅｌがＣＡＭに登録されている場合において、同
じ送信時刻のｃｈａｎｎｅｌが存在するとき、図８
（Ｈ）に示すように正しい送信レートでデータ送信され
ないことである。

【００１５】その理由は、タイマー３がマルチ・ヒット
を発生するカウント・アップを停止するので、実際に送
信データを送らなければならない実時刻（Ｇ）とタイマ
ー３で生成された送信時刻（Ｈ）とのギャップが生じ、
このスケジューリング動作を繰り返すことにより、送信
ギャップが増大し、スケジューリングされた送信時刻と
実際に送信される時刻とが徐々に離れていき、送信レー
トが守れないからである。

【００１６】また、従来この種のＡＴＭ通信制御装置
は、たとえば特開平０８−２４２２３８号公報に示され
る図９のフローチャートのように、複数のｃｈａｎｎｅ
ｌが同時刻にスケジューリングされている場合、プライ
オリティエンコーダで優先制御を行い、優先度の高いｃ
ｈａｎｎｅｌだけを送信し、タイマーの値をインクリメ
ントしている。タイマーの値が更新されると、ＣＡＭに
登録されている送信時刻とＣＡＭを検索する時刻とが一
致しないため、優先度の低いｃｈａｎｎｅｌは送信され
ず、結果として送信レートが守れないことになる。

【００１７】本発明の目的は、上述した従来回路におけ
るスケジューリング方法で、同時刻にスケジューリング
されているｃｈａｎｎｅｌが複数個ある場合において、
従来のタイマーに機能拡張したタイマーをもう一つ追加
することにより、正確な送信レートでデータ通信しうる
ＡＴＭ通信制御装置を提供することにある。

【００１８】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＡＴＭ通信制御装置は、セル・タイマ
ーと、リード・タイマーとの２つのタイマーを有するＡ
ＴＭ通信制御装置であって、セル・タイマーは、システ
ム・クロックから生成され、ある一定間隔でカウント・
アップして絶対時刻を表わし、リード・タイマーは、セ
ル・タイマーを参照して送信時刻を検出し、送信時刻が
絶対時刻より遅れているときに、セル・タイマーのカウ
ント・アップ間隔よりも速い速度でカウント・アップ
し、常にセル・タイマーの時刻に追いつくように動作さ
せるものである。

【００１９】また、マルチヒットにより発生したリード
タイマーの遅れは、ヒット解除後にセル・タイマーのカ
ウント・アップよりも速い動作でカウント・アップし、
リード・タイマーとセル・タイマーとの差をなくして送
信レートを守らせるものである。

【００２０】また、本発明に係るＡＴＭ通信制御装置
は、セル・タイマーと、リード・タイマーと、ＣＡＭ
と、スケジューラとを有するＡＴＭ通信制御装置であっ
て、セル・タイマーは、システム・クロックから生成さ
れ、ある一定間隔でカウント・アップし、そのカウント
結果をリード・タイマーに出力するものであり、リード
・タイマーは、セル・タイマーのカウント・セットアッ
プ間隔よりも速い速度でカウントアップし、常にセル・
タイマーの時刻に追いつくように動作させてＣＡＭに、
登録された送信時刻の検索データを出力するものであ
り、ＣＡＭは、各送信チャンネルの送信時刻の登録、送
信時刻の検索を行い、リード・タイマーの出力とＣＡＭ
に登録された送信時刻とが一致していたときに送信する
ＡＴＭのチャンネルを割り振るアドレスを出力し、スケ
ジューラは、各チャンネルの送信レートから次の送信時
刻を決定し、ＣＡＭのチャンネルの送信時刻の書き換え
を行うものである。

【００２１】また、複数のチャンネルが同時刻にスケジ
ュールされている場合に、送信時刻をずらしてマルチヒ
ットのチャンネルをなくす回路をさらに有するものであ
る。

【００２２】また、本発明に係るＡＴＭ通信制御装置
は、セル・タイマーと、リード・タイマーと、保持回路
と、タイミング発生回路と、比較回路と、スケジューラ
と、ＣＡＭと、書き込み制御回路とを有するＡＴＭ通信
制御装置であって、セル・タイマーは、システム・クロ
ックから生成され、ある一定間隔でカウント・アップ
し、そのカウントとリード・タイマーに出力するもので
あり、リード・タイマーは、セル・タイマーのカウント
・セットアップ間隔よりも速い速度でカウントアップ
し、常にセル・タイマーの時刻に追いつくように動作さ
せてそのカウント結果を保持回路と、比較回路と、ＣＡ
Ｍとに出力するものであり、ラッチ回路は、リード・タ
イマーのカウント結果を保持し、そのデータを比較回路
に出力するものであり、タイミング発生回路は、ラッチ
回路の保持するタイミングを生成するものであり、比較
回路は、スケジューラから入力された現在の送信レート
と、ネットワークの輻輳状態をフィードバックして最適
にした新しい送信レートと、ラッチ回路の出力とリード
・タイマーの出力を入力とし、送信時刻の書き込みデー
タを書き込み制御回路に出力するものであり、スケジュ
ーラは、送信レートから、送信時刻を決定して書き込み
制御回路に出力し、また前記現在の送信レート、前記新
しい送信レートを比較回路に出力するものであり、ＣＡ
Ｍは、リード・タイマーの出力及び書き込み制御回路の
出力を入力とし、各送信チャンネルの送信時刻と送信時
刻の検索を行うものであり、書き込み制御回路は、スケ
ジューラの出力と比較回路の出力とを入力とし、送信時
刻の書き込みデータをコントロールしてＣＡＭに出力す
るものである。

【００２３】

【発明の実施の形態】（発明の実施形態１）次に本発明
の第１の実施の形態について図面を参照し詳細に説明す
る。

【００２４】図１を参照すると、本発明においては、Ａ
ＢＲスケジューラ１は、システム・クロック２から生成
され、ある一定の間隔でカウント・アップするセル・タ
イマー１３と、前述したタイマーの間隔内で可変長の間
隔でカウント・アップするリード・タイマー１４と、各
チャンネル（ｃｈａｎｎｅｌ）の送信時刻を登録するＣ
ＡＭ４と、各ｃｈａｎｎｅｌの送信レート１２から次の
送信時刻を決定するスケジューラ１０とのブロックで構
成される。

【００２５】セル・タイマー１３は、送信部５からのカ
ウント・アップ信号６により、送信部５が１つのＡＴＭ
セルの送信処理を費やすのに必要な間隔で、常にカウン
ト・アップされる。リード・タイマー１４は、ＣＡＭ４
のｈｉｔ９が“１”の間はカウント・アップを停止する
が、ｈｉｔ９が“０”ならばセル・タイマー１３と同期
してカウント・アップを行う。但し、ＣＡＭ４が連続的
にｈｉｔ状態になった結果、セル・タイマー１３とリー
ド・タイマー１４とに差が生じた場合、システム・クロ
ック１２の速さでカウント・アップし、常にセル・タイ
マー１３に追従するように動作する。このとき、リード
・タイマー１４は、セル・タイマー１３を追い越すこと
はない。

【００２６】リード・タイマー１４の出力ｔｘ＿ｔｉｍ
ｅ７は、ＣＡＭ４に登録された送信時刻の検索データと
して入力される。ＣＡＭ４に入力されたリード・タイマ
ー１４の出力ｔｘ＿ｔｉｍｅ７と、ＣＡＭ４に登録され
た送信時刻とが一致していたならば、ＣＡＭ４のｈｉｔ
９は、“１”となり、同時にＣＡＭ４の出力ａｄｄｒｅ
ｓｓ＿ｏｕｔ８からはアドレスが出力される。送信部５
は、このアドレスに割り振られているｃｈａｎｎｅｌの
ＡＴＭセルの送信を行う。

【００２７】スケジューラ１０は送信部５の処理が終了
すると、前述のｃｈａｎｎｅｌの送信レート１２から次
の送信時刻を計算してｎｅｘｔ＿ｔｉｍｅ１１に出力
し、ＣＡＭ４のｃｈａｎｎｅｌの送信時刻を書き換え
る。ＣＡＭ４の送信時刻が書き換えられたことでリード
・タイマー１４との値が不一致となり、ｈｉｔ９は
“０”となる。これによりリード・タイマー１４はカウ
ント・アップを再開する。このときリード・タイマー１
４はセル・タイマー１３との差があればシステム・クロ
ック１２の速さでセル・タイマー１３と同じ時刻までカ
ウント・アップを行う。

【００２８】次に図１の動作について、図２のタイミン
グチャートと図５のフローチャートを参照して説明す
る。

【００２９】２つのｃｈａｎｎｅｌ（ｃｈａｎｎｅｌ＿
Ａ．ｃｈａｎｎｅｌ＿Ｂ）が存在し、各々１／３の帯域
の送信レートでスケジューリングされている。ＣＡＭ４
のアドレス“０”にはｃｈａｎｎｅｌ＿Ａ、アドレス
“１”にはｃｈａｎｎｅｌ＿Ｂが対応しており、送信時
刻の初期値はそれぞれ“１”，“１”でＣＡＭ４に登録
されている状態である（（Ｃ），（Ｄ）のＴ０のタイミ
ング）。そのほかのＣＡＭ４のアドレスにはｃｈａｎｎ
ｅｌは割り振られていない。

【００３０】セル・タイマー１３と同期してカウント・
アップしたリード・タイマー１４は、時刻が“１”（Ｔ
１のタイミング）になるとＣＡＭ４に登録されたｃｈａ
ｎｎｅｌ＿Ａの送信時刻と一致し（図５のＳ３）、ＣＡ
Ｍ４のｈｉｔ９は“１”となる（図５のＳ４）。同時に
ＣＡＭ４の出力ａｄｄｒｅｓｓ＿ｏｕｔ８からのアドレ
ス“０”が出力され（図５のＳ５）、送信部５はｃｈａ
ｎｎｅｌ＿ＡのＡＴＭセルを送信する（図５のＳ６）。
ｃｈａｎｎｅｌ＿Ａの送信が終了すると、スケジューラ
１０は現在の時刻“１”とｃｈａｎｎｅｌ＿Ａの送信レ
ート１２から求められた間隔“３”との和“４（＝１＋
３）”をｎｅｘｔ＿ｔｉｍｅ１１に出力し（図５のＳ
７）、ＣＡＭ４のアドレス“０”にｎｅｘｔ＿ｔｉｍｅ
１１の値を書き込み（図２（Ｃ）のＴ２タイミング、図
５のＳ８）、ｃｈａｎｎｅｌ＿Ａの処理は終了する。

【００３１】ｃｈａｎｎｅｌ＿Ａの処理は終了している
が、ｃｈａｎｎｅｌ＿Ｂの送信時刻も“１”なので更に
ｈｉｔ状態は続く。ｃｈａｎｎｅｌ＿Ｂの処理はｃｈａ
ｎｎｅｌ＿Ａと同様に行われ、送信部５によるＡＴＭセ
ルの送信後、スケジューラ１０はＣＡＭ４のアドレス
“１”に次の送信時刻である“４”をｎｅｘｔ＿ｔｉｍ
ｅ１１に出力し、ＣＡＭ４にｎｅｘｔ＿ｔｉｍｅ１１の
値を書き込み（（Ｄ）のＴ３タイミング）ｃｈａｎｎｅ
ｌ＿Ｂの処理を終了する。

【００３２】ｃｈａｎｎｅｌ＿Ｂの処理が終了し、リー
ド・タイマー１４とＣＡＭ４に登録されているデータと
が一致しなくなることで“ｈｉｔ”は解除され（図５の
Ｓ９）、リード・タイマー１４はカウント・アップを再
開する。このときリード・タイマー１４はマルチ・ヒッ
トにより停止していたタイマー値とセル・タイマー１３
との差があるため、システム・クロック１２の速さでセ
ル・タイマー１３に追従し、次の送信時刻である“４”
の前の段階でセル・タイマー１３に追いつく（Ｔ３とＴ
４の間）。

【００３３】このときフローチャートではＳ９、Ｓ１
０、Ｓ１１、Ｓ２、Ｓ９を２回繰り返す。

【００３４】次の送信時刻である“４”（Ｔ４のタイミ
ング）でも前述した動作を繰り返すが、リード・タイマ
ー１４の遅れは取り戻される。

【００３５】これにより図２（Ｇ）に示すように、各ｃ
ｈａｎｎｅｌの送信レート（１／３）は守られ、３回に
１回ずつｃｈａｎｎｅｌ＿Ａとｃｈａｎｎｅｌ＿ＢのＡ
ＴＭセルは送信されることになる。

【００３６】（発明の実施形態２）次に本発明の第２の
実施の形態について図面を参照し詳細に説明する。

【００３７】図３を参照すると、ＡＢＲスケジューラ１
は、システム・クロック１２から生成され、ある一定の
間隔でカウント・アップするセル・タイマー１３と、前
述したタイマーの間隔で可変長の間隔でカウント・アッ
プするリード・タイマー１４と、各ｃｈａｎｎｅｌの送
信時刻を登録するＣＡＭ４と、各ｃｈａｎｎｅｌの送信
レート１２から送信時刻を決定するスケジューラ１０
と、リード・タイマー１４を保持するラッチ回路１６
と、リード・タイマー１４を保持するタイミングを生成
するタイミング発生回路１５と、ラッチ回路１６で保持
されたデータＱ１７とリード・タイマー１４のカウント
結果とを比較する比較回路１８と、比較回路１８の出力
ＣＯＭＰ１９から送信時刻の書き込みデータをコントロ
ールする書き込み制御回路２２とのブロックで構成され
る。

【００３８】セル・タイマー１３は送信部５からのカウ
ント・アップ信号６により、送信部５が１つのＡＴＭセ
ルの送信処理を費やすのに必要な間隔で、常にカウント
・アップされる。一方、リード・タイマー１４は、ＣＡ
Ｍ４のｈｉｔ９が“１”の間カウント・アップを停止す
るが、ｈｉｔ９が“０”ならばセル・タイマー１３と同
期してカウント・アップをする。但し、ＣＡＭ４が連続
的にｈｉｔ状態となった結果、セル・タイマー１３とリ
ード・タイマー１４とに差が生じた場合には、システム
・クロック１２の速さでカウント・アップし、常にセル
・タイマー１３に追従するように動作する。このとき、
リード・タイマー１４はセル・タイマー１３を追い越す
ことはない。

【００３９】リード・タイマー１４の出力ｔｘ＿ｔｉｍ
ｅ７は、ＣＡＭ４に登録された送信時刻の検索データと
して入力される。入力されたリード・タイマー１４の時
刻ｔｘ＿ｔｉｍｅ７とＣＡＭ４に登録され送信時刻とが
一致していたならば、ＣＡＭ４のｈｉｔ９は“１”とな
り、同時にＣＡＭ４の出力ａｄｄｒｅｓｓｏｕｔ８か
らアドレスが出力される。送信部５はこのアドレスに割
り振られているｃｈａｎｎｅｌのＡＴＭセルの送信を行
う。

【００４０】ラッチ回路１６は、リード・タイマー１４
が変化する度に、常に一つ前のリード・タイマー１４の
出力ｔｘ＿ｔｉｍｅ７を保持する。比較回路１８にはス
ケジューラ１０から、現在の送信レートｏｌｄ＿ｒａｔ
ｅ２１と、新しい送信レートｎｅｗ＿ｒａｔｅ２０とが
入力され、ラッチ回路１６の出力Ｑ１７とリード・タイ
マー１４の出力ｔｘ＿ｔｉｍｅ７からＣＯＭＰ１９を生
成し、書き込み制御回路２２に出力する。比較回路１８
の出力ＣＯＭＰ１９は、現在の送信レートｏｌｄ＿ｒａ
ｔｅ２１と新しい送信レートｎｅｗ＿ｒａｔｅ２０が一
致し、ラッチ回路１６の出力Ｑ１７とリード・タイマー
１４の出力ｔｘ＿ｔｉｍｅ７の値が一致したときに
“１”となる。

【００４１】スケジューラ１０は送信部５の処理が終了
すると、ｃｈａｎｎｅｌの送信レート１２から次の送信
時刻を計算し、次の送信時刻ｎｅｘｔ＿ｔｉｍｅ１１を
書き込み制御回路２２に出力する。

【００４２】書き込み制御回路２２では、比較回路１８
からのＣＯＭＰ１９とスケジューラ１０からのｎｅｘｔ
＿ｔｉｍｅ１１とで、ｃｈａｎｎｅｌの送信時刻を書き
換える。このときＣＯＭＰ１９が“１”ならばｎｅｘｔ
＿ｔｉｍｅ１１に＋１した値をＣＡＭ４に書き込み、Ｃ
ＯＭＰ１９が“０”ならばｎｅｘｔ＿ｔｉｍｅ１１を書
き込む。

【００４３】ＣＡＭ４の送信時刻が書き換えられたこと
でリード・タイマー１４との値が不一致となり、ｈｉｔ
９は“０”となる。これによりリード・タイマー１４は
カウント・アップを再開する。

【００４４】次に図３の回路動作について、図４のタイ
ムチャートと図６のフローチャートを参照して説明す
る。

【００４５】４つのｃｈａｎｎｅｌ（ｃｈａｎｎｅｌ＿
Ａ，ｃｈａｎｎｅｌ＿Ｂ，ｃｈａｎｎｅｌ＿Ｃ，ｃｈａ
ｎｎｅｌ＿Ｄ）が存在し、各々１／４の帯域の送信レー
トでスケジューリングされている。また、各々の送信レ
ート１２は常に一定（＝１／４）とする（ｏｌｄ＿ｒａ
ｔｅ２１＝ｎｅｗ＿ｒａｔｅ２０を意味する）。ＣＡＭ
４のアドレス“０”にはｃｈａｎｎｅｌ＿Ａ、アドレス
“１”にはｃｈａｎｎｅｌ＿Ｂ、アドレス“２”にはｃ
ｈａｎｎｅｌ＿Ｃ、アドレス“３”にはｃｈａｎｎｅｌ
＿Ｄが対応しており、送信時刻の初期値はそれぞれ
“１”，“１”，“１”，“２”でＣＡＭ４に登録され
ている状態である。そのほかのアドレスにはｃｈａｎｎ
ｅｌは割り振られていない。（（Ｆ），（Ｇ），
（Ｈ），（Ｉ）のＴ０のタイミング）

【００４６】セル・タイマー１３と同期してカウント・
アップしたリード・タイマー１４（図６のＳ１）は、時
刻が“１”（Ｔ１のタイミング）になると、ＣＡＭ４に
登録されたｃｈａｎｎｅｌ＿Ａの送信時刻と一致し（図
６のＳ３）、ＣＡＭ４のｈｉｔ９は“１”となる（図６
のＳ４）。同時にＣＡＭ４から出力されたａｄｄｒｅｓ
ｓ＿ｏｕｔ８の値は“０”なので、送信部５はｃｈａｎ
ｎｅｌ＿ＡのＡＴＭセルを送信する（図６のＳ６）。ｃ
ｈａｎｎｅｌ＿Ａの送信が終了し、スケジューラ１０は
現在の時刻“１”とｃｈａｎｎｅｌ＿Ａの送信レート１
２から求められた間隔“４”との和“５（＝１＋４）”
を書き込み制御回路２２にｎｅｘｔ＿ｔｉｍｅ１１とし
て出力する（図６のＳ７）。書き込み制御回路２２はＣ
ＯＭＰ１９が“０”（図６のＳ１５）なのでＣＡＭ４の
アドレス“０”には次の送信時刻としてｎｅｘｔ＿ｔｉ
ｍｅ１１の“５”を書き込む（図４（Ｆ）のＴ２のタイ
ミング、図６のＳ８）。最後にｔｘ＿ｔｉｍｅ７の値
“１”をラッチ回路１６が保持する（図６の１２）。こ
れによりｃｈａｎｎｅｌ＿Ａの処理は終了する。

【００４７】ｃｈａｎｎｅｌ＿Ａの処理は終了している
が、ｃｈａｎｎｅｌ＿Ｂの送信時刻も”１”なので更に
ｈｉｔ状態は続き、ｃｈａｎｎｅｌ＿Ｂの処理が始ま
る。送信部５によるＡＴＭセルの送信後（図６のＳ
６）、スケジューラ１０は現在の時刻“１”とｃｈａｎ
ｎｅｌ＿Ｂの送信レート１２から求められた間隔“４”
との和“５（＝１＋４）”を書き込み制御回路２２にｎ
ｅｘｔ＿ｔｉｍｅ１１として出力する（図６のＳ７）。
ラッチ回路１６で保持されたデータＱ１７が“１”で、
リード・タイマー１１の出力ｔｘ＿ｔｉｍｅ７が“１”
で、ｏｌｄ＿ｒａｔｅ２１−ｎｅｗ＿ｒａｔｅ２２０な
ので、比較回路１８の出力ＣＯＭＰ１９は“１”となる
（図４（Ｅ）のＴ２のタイミング、図６のＳ１４）。書
き込み制御回路２２はＣＯＭＰ１９が“１”なので、Ｃ
ＡＭ４のアドレス“１”にはｎｅｘｔ＿ｔｉｍｅ１１に
＋１した送信時刻”６（＝５＋１）”を書き込み（図の
Ｓ１６）、ｃｈａｎｎｅｌ＿Ｂの処理を終了する
（（Ｇ）のＴ３のタイミング）。

【００４８】ｃｈａｎｎｅｌ＿Ｂの処理は終了するが、
ｃｈａｎｎｅｌ＿Ｃの送信時刻が“１”なのでｈｉｔ状
態は更に続き、ｃｈａｎｎｅｌ＿Ｂと同様にｃｈａｎｎ
ｅｌ＿Ｃの送信処理が開始される。ｃｈａｎｎｅｌ＿Ｃ
はｃｈａｎｎｅｌ＿Ｂと同様にＣＯＭＰ１９は“１”と
なり、ＣＡＭ４のアドレス“２”には“６”が書き込ま
れる（（Ｈ）のＴ４のタイミング）。

【００４９】リード・タイマー１４は送信時刻が“１”
に対応するｃｈａｎｎｅｌがなくなったことでカウント
・アップを始める（図６のＳ２，Ｓ３，Ｓ９，Ｓ１０，
Ｓ１１）。リード・タイマー１４は“２”となり、ｃｈ
ａｎｎｅｌ＿Ｄがｈｉｔ状態となる（図６のＳ４）。送
信部５によりｃｈａｎｎｅｌ＿ＤのＡＴＭセルが送信さ
れ（図６のＳ６）、スケジューラ１０から次の送信時刻
“６（＝２＋４）”が書き込み制御回路２２に出力され
る（図６のＳ７）。この時、ラッチ回路１６の出力Ｑ１
７（＝“１”）とリード・タイマー１４の出力ｔｘ＿ｔ
ｉｍｅ７（＝“２”）は一致しないので、比較回路１８
の出力ＣＯＭＰ１９は“０”となる（図４（Ｅ）のＴ４
のタイミング、図６のＳ１５）。書き込み制御回路２２
はＣＯＭＰ１９が“０”なのでスケジューラ１０からの
送信時刻ｎｅｘｔ＿ｔｉｍｅ１１をそのままＣＡＭ４の
アドレス“３”に書き込み（図６のＳ８）、ｔｘ＿ｔｉ
ｍｅ７をラッチ回路１６が保持する（図６のＳ１２）、
ｃｈａｎｎｅｌ＿Ｄの処理は終了する。

【００５０】ｃｈａｎｎｅｌ＿Ｄの処理が終了し、リー
ド・タイマー１４とＣＡＭ４に登録されているデータと
が一致しなくなることで“ｈｉｔ”は解除され（図６の
Ｓ９）、リード・タイマー１４はカウント・アップを再
開する。このときリード・タイマー１４はマルチ・ヒッ
トにより停止していたタイマー値ｔｘ＿ｔｉｍｅ７とセ
ル・タイマー１３との差があるため、システム・クロッ
ク１２の速さでセル・タイマー１３に追従し、次の送信
時刻である“５”までカウント・アップを行う（（Ｂ）
のＴ５とＴ６の間、図６のＳ１１）。

【００５１】Ｔ６以降も上記動作を繰り返すことにより
マルチ・ヒットしているｃｈａｎｎｅｌは徐々になくな
る。最終的には図４の（ｋ）送信データ列に示すような
結果となり、全てのｃｈａｎｎｅｌは正しい送信レート
（１／４）で送信されることになる。

【００５２】本発明の第２の実施の形態は、第１の実施
の形態の回路に加えて、複数のｃｈａｎｎｅｌが同時刻
にスケジューリングされている場合、送信時刻をずらし
マルチ・ヒットを回避させる回路が付加されている。

【００５３】第１の実施の形態では同時刻にスケジュー
リングされているｃｈａｎｎｅｌの数が多い場合、マル
チ・ヒットによるセル・タイマーとリード・タイマーの
差は大きくなる。システム・クロックの周期とセル・タ
イマーの周期によってはリード・タイマーがセル・タイ
マーに追従できず、結果、正確な送信レードが守れない
ことがある。一方、第２の実施の形態では同時刻にスケ
ジューリングされているｃｈａｎｎｅｌをなくすこと
で、マルチ・ヒットは回避されるので、セル・タイマー
とリード・タイマーとの差が広がることはない。

【００５４】本発明の第２の実施の形態は、第１の実施
の形態に加えて、マルチ・ヒットしているｃｈａｎｎｅ
ｌの数には影響されず正確な送信レートが保たれるとい
う効果がある。

【００５５】

【発明の効果】第１の効果は、常に正しい送信レートが
守られることである。その理由は、絶対時刻を生成する
セル・タイマーと送信時刻を検索するリード・タイマー
の２つをもうけることで、マルチ・ヒットによる送信時
刻の遅れが発生したときに、リード・タイマーがセル・
タイマーに追従し、常に絶対時刻と送信時刻とが一致し
ているためである。

【００５６】第２の効果は、マルチ・ヒットのｃｈａｎ
ｎｅｌをなくすことである。その理由は、連続して同じ
送信時刻のｃｈａｎｎｅｌを送信し、次の送信時刻をＣ
ＡＭに書き込む時に、スケジューラで計算された送信時
刻に“＋１”して書き込むことで任意に送信時刻をずら
すためである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のブロック図であ
る。

【図２】本発明の第１の実施の形態の動作を示すタイム
チャートである。

【図３】本発明の第２の実施の形態のブロック図であ
る。

【図４】本発明の第２の実施の形態の動作を示すタイム
チャートである。

【図５】第１の実施の形態を説明するたのフローチャー
トである。

【図６】第２の実施の形態を説明するたのフローチャー
トである。

【図７】従来の実施の形態のブロック図である。

【図８】従来の実施の形態の動作を示すタイムチャート
である。タイミングチャート（ａ）は従来の実施の形態
の動作を示す。タイミングチャート（ｂ）は送信データ
列のギャップを示す。

【図９】先行例の特開平８−２４２２３８号公報に記載
されたフローチャートである。

【符号の説明】

１ＡＢＲスケジューラ２システム・クロック３タイマー４ＣＡＭ５送信部６カウント・アップ信号７ｔｘ＿ｔｉｍｅ８ａｄｄｒｅｓｓ＿ｏｕｔ９ｈｉｔ１０スケジューラ１１ｎｅｘｔ＿ｔｉｍｅ１２送信レート１３セル・タイマー（絶対時刻タイマー）１４リード・タイマー１５タイミング発生回路１６ラッチ回路１７Ｑ１８比較回路１９ＣＯＭＰ２０ｎｅｗ＿ｒａｔｅ２１ｏｌｄ＿ｒａｔｅ２２書き込み制御回路

Claims

(57)【特許請求の範囲】

【請求項１】セル・タイマーと、リード・タイマーと
の２つのタイマーを有するＡＴＭ通信制御装置であっ
て、セル・タイマーは、システム・クロックから生成され、
ある一定間隔でカウント・アップして絶対時刻を表わ
し、リード・タイマーは、セル・タイマーを参照して送信時
刻を検出し、送信時刻が絶対時刻より遅れているとき
に、セル・タイマーのカウント・アップ間隔よりも速い
速度でカウント・アップし、常にセル・タイマーの時刻
に追いつくように動作させるものであることを特徴とす
るＡＴＭ通信制御装置。
【請求項２】マルチヒットにより発生したリードタイ
マーの遅れは、ヒット解除後にセル・タイマーのカウン
ト・アップよりも速い動作でカウント・アップし、リー
ド・タイマーとセル・タイマーとの差をなくして送信レ
ートを守らせることを特徴とする請求項１に記載のＡＴ
Ｍ通信制御装置。
【請求項３】セル・タイマーと、リード・タイマー
と、ＣＡＭと、スケジューラとを有するＡＴＭ通信制御
装置であって、セル・タイマーは、システム・クロックから生成され、
ある一定間隔でカウント・アップし、そのカウント結果
をリード・タイマーに出力するものであり、リード・タイマーは、セル・タイマーのカウント・セッ
トアップ間隔よりも速い速度でカウントアップし、常に
セル・タイマーの時刻に追いつくように動作させてＣＡ
Ｍに、登録された送信時刻の検索データを出力するもの
であり、ＣＡＭは、各送信チャンネルの送信時刻の登録、送信時
刻の検索を行い、リード・タイマーの出力とＣＡＭに登
録された送信時刻とが一致していたときに送信するＡＴ
Ｍのチャンネルを割り振るアドレスを出力し、スケジューラは、各チャンネルの送信レートから次の送
信時刻を決定し、ＣＡＭのチャンネルの送信時刻の書き
換えを行うものであることを特徴とするＡＴＭ通信制御
装置。
【請求項４】複数のチャンネルが同時刻にスケジュー
ルされている場合に、送信時刻をずらしてマルチヒット
のチャンネルをなくす回路をさらに有することを特徴と
する請求項３に記載のＡＴＭ通信制御装置。
【請求項５】セル・タイマーと、リード・タイマー
と、保持回路と、タイミング発生回路と、比較回路と、
スケジューラと、ＣＡＭと、書き込み制御回路とを有す
るＡＴＭ通信制御装置であって、セル・タイマーは、システム・クロックから生成され、
ある一定間隔でカウント・アップし、そのカウントとリ
ード・タイマーに出力するものであり、リード・タイマーは、セル・タイマーのカウント・セッ
トアップ間隔よりも速い速度でカウントアップし、常に
セル・タイマーの時刻に追いつくように動作させてその
カウント結果を保持回路と、比較回路と、ＣＡＭとに出
力するものであり、ラッチ回路は、リード・タイマーのカウント結果を保持
し、そのデータを比較回路に出力するものであり、タイミング発生回路は、ラッチ回路の保持するタイミン
グを生成するものであり、比較回路は、スケジューラから入力された現在の送信レ
ートと、ネットワークの輻輳状態をフィードバックして
最適にした新しい送信レートと、ラッチ回路の出力とリ
ード・タイマーの出力を入力とし、送信時刻の書き込み
データを書き込み制御回路に出力するものであり、スケジューラは、送信レートから、送信時刻を決定して
書き込み制御回路に出力し、また前記現在の送信レー
ト、前記新しい送信レートを比較回路に出力するもので
あり、ＣＡＭは、リード・タイマーの出力及び書き込み制御回
路の出力を入力とし、各送信チャンネルの送信時刻と送
信時刻の検索を行うものであり、書き込み制御回路は、スケジューラの出力と比較回路の
出力とを入力とし、送信時刻の書き込みデータをコント
ロールしてＣＡＭに出力するものであることを特徴とす
るＡＴＭ通信制御装置。