JP3006281B2 - 光結合型リレー回路 - Google Patents
光結合型リレー回路Info
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- JP3006281B2 JP3006281B2 JP4116410A JP11641092A JP3006281B2 JP 3006281 B2 JP3006281 B2 JP 3006281B2 JP 4116410 A JP4116410 A JP 4116410A JP 11641092 A JP11641092 A JP 11641092A JP 3006281 B2 JP3006281 B2 JP 3006281B2
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Description
【０００１】
【産業上の利用分野】本発明は、光結合方式を用いて入
出力間を絶縁した光結合型リレー回路に関するものであ
る。
出力間を絶縁した光結合型リレー回路に関するものであ
る。
【０００２】
【従来の技術】図３は従来の光結合型リレー回路の回路
図である。この回路にあっては、入力端子Ｉ１，Ｉ２間
に接続された発光ダイオード１が発生する光信号をフォ
トダイオードアレイ２が受光して光起電力を発生する。
この光起電力は抵抗５を介してエンハンスメント型の出
力用ＭＯＳＦＥＴ３のゲート・ソース間に印加される。
出力用ＭＯＳＦＥＴ３のドレインとソースは出力端子Ｏ
１，Ｏ２にそれぞれ接続されている。出力用ＭＯＳＦＥ
Ｔ３のゲート・ソース間には、制御用トランジスタ４が
接続されている。この制御用トランジスタ４はディプレ
ッション型のＭＯＳＦＥＴよりなり、フォトダイオード
アレイ２の光起電力により抵抗５の両端に発生する電圧
によって高インピーダンス状態にバイアスされ、また、
フォトダイオードアレイ２の光起電力の消失により、高
インピーダンス状態から低インピーダンス状態へ変化
し、リレーオフ時には出力用ＭＯＳＦＥＴ３のゲート・
ソース間の蓄積電荷の放電経路となる。この制御用トラ
ンジスタ４のゲート・ソース間には抵抗５が接続されて
おり、制御用トランジスタ４のゲート・ソース間電圧が
低下するときに、そのゲート・ソース間の蓄積電荷の放
電経路となる。
図である。この回路にあっては、入力端子Ｉ１，Ｉ２間
に接続された発光ダイオード１が発生する光信号をフォ
トダイオードアレイ２が受光して光起電力を発生する。
この光起電力は抵抗５を介してエンハンスメント型の出
力用ＭＯＳＦＥＴ３のゲート・ソース間に印加される。
出力用ＭＯＳＦＥＴ３のドレインとソースは出力端子Ｏ
１，Ｏ２にそれぞれ接続されている。出力用ＭＯＳＦＥ
Ｔ３のゲート・ソース間には、制御用トランジスタ４が
接続されている。この制御用トランジスタ４はディプレ
ッション型のＭＯＳＦＥＴよりなり、フォトダイオード
アレイ２の光起電力により抵抗５の両端に発生する電圧
によって高インピーダンス状態にバイアスされ、また、
フォトダイオードアレイ２の光起電力の消失により、高
インピーダンス状態から低インピーダンス状態へ変化
し、リレーオフ時には出力用ＭＯＳＦＥＴ３のゲート・
ソース間の蓄積電荷の放電経路となる。この制御用トラ
ンジスタ４のゲート・ソース間には抵抗５が接続されて
おり、制御用トランジスタ４のゲート・ソース間電圧が
低下するときに、そのゲート・ソース間の蓄積電荷の放
電経路となる。
【０００３】この従来例では、リレーオン時において発
光ダイオード１の発光によりフォトダイオードアレイ２
から発生する光電流によって、抵抗５での電位差が大き
くなるにつれて、制御用トランジスタ４のゲート・ソー
ス間電圧が徐々に上昇するため、そのドレイン・ソース
間の低インピーダンス状態から高インピーダンス状態へ
の変化、すなわち出力用ＭＯＳＦＥＴ３のゲート・ソー
ス間電圧の上昇も穏やかなものとなり、このときのスイ
ッチング損失による発熱により、素子が異常発熱する恐
れがあった。
光ダイオード１の発光によりフォトダイオードアレイ２
から発生する光電流によって、抵抗５での電位差が大き
くなるにつれて、制御用トランジスタ４のゲート・ソー
ス間電圧が徐々に上昇するため、そのドレイン・ソース
間の低インピーダンス状態から高インピーダンス状態へ
の変化、すなわち出力用ＭＯＳＦＥＴ３のゲート・ソー
ス間電圧の上昇も穏やかなものとなり、このときのスイ
ッチング損失による発熱により、素子が異常発熱する恐
れがあった。
【０００４】
【発明が解決しようとする課題】本発明は上述のような
点に鑑みてなされたものであり、その目的とするところ
は、光結合型リレー回路において、出力用ＭＯＳＦＥＴ
のスイッチング損失に伴う異常発熱を抑制することにあ
る。
点に鑑みてなされたものであり、その目的とするところ
は、光結合型リレー回路において、出力用ＭＯＳＦＥＴ
のスイッチング損失に伴う異常発熱を抑制することにあ
る。
【０００５】
【課題を解決するための手段】本発明の光結合型リレー
回路にあっては、上記の課題を解決するために、図１に
示すように、入力信号に応答して光信号を発生する発光
ダイオード１のような発光素子と、発光素子の光信号を
受光して光起電力を発生し、光電流を供給するフォトダ
イオードアレイ２と、フォトダイオードアレイ２の光起
電力がゲート・ソース間に印加されて、ドレイン・ソー
ス間のインピーダンス状態が切り替わる出力用ＭＯＳＦ
ＥＴ３と、出力用ＭＯＳＦＥＴ３のゲート・ソース間の
蓄積電荷の放電経路となるディプレッション型の制御用
トランジスタ４と、フォトダイオードアレイ２の光電流
の発生時に制御用トランジスタ４のゲート・ソース間に
バイアスを印加して制御用トランジスタ４を高インピー
ダンス状態に切り替えると共に、前記光電流の消失時に
そのゲート・ソース間の蓄積電荷の放電経路となる抵抗
５と、フォトダイオードアレイ２と並列に接続された容
量性素子６と、フォトダイオードアレイ２と直列に接続
されて、フォトダイオードアレイ２の光起電力よりも若
干小さい電圧で導通するブレークオーバー型のスイッチ
素子Ｓとを有することを特徴とするものである。
回路にあっては、上記の課題を解決するために、図１に
示すように、入力信号に応答して光信号を発生する発光
ダイオード１のような発光素子と、発光素子の光信号を
受光して光起電力を発生し、光電流を供給するフォトダ
イオードアレイ２と、フォトダイオードアレイ２の光起
電力がゲート・ソース間に印加されて、ドレイン・ソー
ス間のインピーダンス状態が切り替わる出力用ＭＯＳＦ
ＥＴ３と、出力用ＭＯＳＦＥＴ３のゲート・ソース間の
蓄積電荷の放電経路となるディプレッション型の制御用
トランジスタ４と、フォトダイオードアレイ２の光電流
の発生時に制御用トランジスタ４のゲート・ソース間に
バイアスを印加して制御用トランジスタ４を高インピー
ダンス状態に切り替えると共に、前記光電流の消失時に
そのゲート・ソース間の蓄積電荷の放電経路となる抵抗
５と、フォトダイオードアレイ２と並列に接続された容
量性素子６と、フォトダイオードアレイ２と直列に接続
されて、フォトダイオードアレイ２の光起電力よりも若
干小さい電圧で導通するブレークオーバー型のスイッチ
素子Ｓとを有することを特徴とするものである。
【０００６】ここで、ブレークオーバー型のスイッチ素
子Ｓは、ゲート・カソード間への順バイアスによりアノ
ード・カソード間が導通状態となるサイリスタ７と、該
サイリスタ７のアノード・ゲート間に接続された定電圧
ダイアード８とから構成することが好ましい。
子Ｓは、ゲート・カソード間への順バイアスによりアノ
ード・カソード間が導通状態となるサイリスタ７と、該
サイリスタ７のアノード・ゲート間に接続された定電圧
ダイアード８とから構成することが好ましい。
【０００７】また、出力用ＭＯＳＦＥＴ３がエンハンス
メント型である場合には、図２に示すように、第２の制
御用トランジスタ９と抵抗１０と整流素子１１の直列回
路を出力用ＭＯＳＦＥＴ３のドレイン・ゲート間に接続
し、フォトダイオードアレイ２の光電流の発生時には第
２の制御用トランジスタ９のゲート・ソース間に抵抗５
によりバイアスを印加して第２の制御用トランジスタ９
を低インピーダンス状態に切り替えると共に、前記光電
流の消失時には抵抗５を介してそのゲート・ソース間の
蓄積電荷を放電させれば、さらに好ましい。
メント型である場合には、図２に示すように、第２の制
御用トランジスタ９と抵抗１０と整流素子１１の直列回
路を出力用ＭＯＳＦＥＴ３のドレイン・ゲート間に接続
し、フォトダイオードアレイ２の光電流の発生時には第
２の制御用トランジスタ９のゲート・ソース間に抵抗５
によりバイアスを印加して第２の制御用トランジスタ９
を低インピーダンス状態に切り替えると共に、前記光電
流の消失時には抵抗５を介してそのゲート・ソース間の
蓄積電荷を放電させれば、さらに好ましい。
【０００８】
【作用】本発明では、上記の構成を有することにより、
入力信号に応答して発光ダイオード１が発光してフォト
ダイオードアレイ２の光起電力が上昇し、容量性素子６
が充電される。この容量性素子６の電位差がフォトダイ
オードアレイ２の光起電力程度に到達するまでサイリス
タ７は定電圧ダイオード８によってその導通が制限され
る。その後、容量性素子６がフォトダイオードアレイ２
の光起電力と同電位まで充電されると、サイリスタ７が
導通することによりフォトダイオードアレイ２の発生電
流と容量性素子６の放電電流が制御用トランジスタ４の
ゲート・ソース間の抵抗５に同時に与えられるので、制
御用トランジスタ４のソース・ドレイン間を低インピー
ダンス状態から高インピーダンス状態へ急激に変化させ
ることが可能になる。また、前記フォトダイオードアレ
イ２の発生電流と容量性素子６の放電電流は、出力用Ｍ
ＯＳＦＥＴ３のゲート・ソース間の静電容量に同時に流
れ込むので、出力用ＭＯＳＦＥＴ３のゲート・ソース間
電圧は急激に上昇し、スイッチング速度を高速化するこ
とができる。さらにまた、出力用ＭＯＳＦＥＴ３がエン
ハンスメント型である場合においては、図２に示すよう
に、第２の制御用トランジスタ９と抵抗１０と整流素子
１１の直列回路を出力用ＭＯＳＦＥＴ３のドレイン・ゲ
ート間に接続して、出力用ＭＯＳＦＥＴ３のドレイン電
位を利用して、出力用ＭＯＳＦＥＴ３のゲート・ソース
間の静電容量を充電すれば、さらにスイッチング速度を
高速化することが可能となる。
入力信号に応答して発光ダイオード１が発光してフォト
ダイオードアレイ２の光起電力が上昇し、容量性素子６
が充電される。この容量性素子６の電位差がフォトダイ
オードアレイ２の光起電力程度に到達するまでサイリス
タ７は定電圧ダイオード８によってその導通が制限され
る。その後、容量性素子６がフォトダイオードアレイ２
の光起電力と同電位まで充電されると、サイリスタ７が
導通することによりフォトダイオードアレイ２の発生電
流と容量性素子６の放電電流が制御用トランジスタ４の
ゲート・ソース間の抵抗５に同時に与えられるので、制
御用トランジスタ４のソース・ドレイン間を低インピー
ダンス状態から高インピーダンス状態へ急激に変化させ
ることが可能になる。また、前記フォトダイオードアレ
イ２の発生電流と容量性素子６の放電電流は、出力用Ｍ
ＯＳＦＥＴ３のゲート・ソース間の静電容量に同時に流
れ込むので、出力用ＭＯＳＦＥＴ３のゲート・ソース間
電圧は急激に上昇し、スイッチング速度を高速化するこ
とができる。さらにまた、出力用ＭＯＳＦＥＴ３がエン
ハンスメント型である場合においては、図２に示すよう
に、第２の制御用トランジスタ９と抵抗１０と整流素子
１１の直列回路を出力用ＭＯＳＦＥＴ３のドレイン・ゲ
ート間に接続して、出力用ＭＯＳＦＥＴ３のドレイン電
位を利用して、出力用ＭＯＳＦＥＴ３のゲート・ソース
間の静電容量を充電すれば、さらにスイッチング速度を
高速化することが可能となる。
【０００９】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。図中、１は発光ダ
イオードであり、入力端子Ｉ１，Ｉ２間の入力信号に応
答して光信号を発生する。２はフォトダイオードアレイ
であり、前記発光ダイオード１の光信号を受光して光起
電力を発生し、光電流を出力するものである。３はＮチ
ャンネルのエンハンスメント型の出力用ＭＯＳＦＥＴで
あり、フォトダイオードアレイ２の光起電力をゲート・
ソース間に印加されて、ドレイン・ソース間のインピー
ダンス状態が切り替わる。この出力用ＭＯＳＦＥＴ３の
ドレインとソースは出力端子Ｏ１，Ｏ２にそれぞれ接続
されている。４はＰチャンネルのデプレッション型の制
御用トランジスタであり、出力用ＭＯＳＦＥＴ３のゲー
ト・ソース間の蓄積電荷の放電経路を構成している。５
は抵抗であり、フォトダイオードアレイ２の光電流の発
生時に制御用トランジスタ４のゲート・ソース間にバイ
アスを印加して制御用トランジスタ４を高インピーダン
ス状態に切り替えると共に、前記光電流の消失時にその
ゲート・ソース間の蓄積電荷の放電経路となるものであ
る。６は容量性素子であり、フォトダイオードアレイ２
と並列に接続されている。７はサイリスタであり、フォ
トダイオードアレイ２のアノードと制御用トランジスタ
４のゲートの間に接続されて、フォトダイオードアレイ
２からの光電流及び容量性素子６からの放電電流をスイ
ッチングするものである。８は定電圧ダイオードであ
り、フォトダイオードアレイ２のアノードとサイリスタ
７のゲートの間に接続されて、サイリスタ７の導通制御
のための基準電位を与えるものである。
下、その回路構成について説明する。図中、１は発光ダ
イオードであり、入力端子Ｉ１，Ｉ２間の入力信号に応
答して光信号を発生する。２はフォトダイオードアレイ
であり、前記発光ダイオード１の光信号を受光して光起
電力を発生し、光電流を出力するものである。３はＮチ
ャンネルのエンハンスメント型の出力用ＭＯＳＦＥＴで
あり、フォトダイオードアレイ２の光起電力をゲート・
ソース間に印加されて、ドレイン・ソース間のインピー
ダンス状態が切り替わる。この出力用ＭＯＳＦＥＴ３の
ドレインとソースは出力端子Ｏ１，Ｏ２にそれぞれ接続
されている。４はＰチャンネルのデプレッション型の制
御用トランジスタであり、出力用ＭＯＳＦＥＴ３のゲー
ト・ソース間の蓄積電荷の放電経路を構成している。５
は抵抗であり、フォトダイオードアレイ２の光電流の発
生時に制御用トランジスタ４のゲート・ソース間にバイ
アスを印加して制御用トランジスタ４を高インピーダン
ス状態に切り替えると共に、前記光電流の消失時にその
ゲート・ソース間の蓄積電荷の放電経路となるものであ
る。６は容量性素子であり、フォトダイオードアレイ２
と並列に接続されている。７はサイリスタであり、フォ
トダイオードアレイ２のアノードと制御用トランジスタ
４のゲートの間に接続されて、フォトダイオードアレイ
２からの光電流及び容量性素子６からの放電電流をスイ
ッチングするものである。８は定電圧ダイオードであ
り、フォトダイオードアレイ２のアノードとサイリスタ
７のゲートの間に接続されて、サイリスタ７の導通制御
のための基準電位を与えるものである。
【００１０】以下、本実施例の動作について説明する。
入力端子Ｉ１，Ｉ２から発光ダイオード１に入力電流が
流れると、発光ダイオード１が光信号を発生する。この
光信号を受けてフォトダイオードアレイ２に光起電力が
発生し、その光電流により容量性素子６が充電される。
サイリスタ７は容量性素子６の電位がフォトダイオード
アレイ２の光起電力と同じ程度に上昇するまでその導通
が制限される。その後、容量性素子６の電位がフォトダ
イオードアレイ２の光起電力と同電位に達すると、定電
圧ダイオード８を介してサイリスタ７のゲートに順バイ
アスが与えられて、サイリスタ７が導通する。これによ
りフォトダイオードアレイ２の発生電流と容量性素子６
の放電電流が制御用トランジスタ４のゲート・ソース間
の抵抗に同時に流れるので、制御用トランジスタ４のソ
ース・ドレイン間を低インピーダンス状態から高インピ
ーダンス状態へ急激に変化させることが可能になる。し
たがって、出力用ＭＯＳＦＥＴ３のゲート・ソース間の
電位が急激に上昇し、そのドレイン・ソース間は高イン
ピーダンス状態から低インピーダンス状態に速やかに変
化して、出力端子Ｏ１，Ｏ２間はＯＦＦ状態から速やか
にＯＮ状態へと変化するものであり、スイッチング損失
を低減させることが可能となる。
入力端子Ｉ１，Ｉ２から発光ダイオード１に入力電流が
流れると、発光ダイオード１が光信号を発生する。この
光信号を受けてフォトダイオードアレイ２に光起電力が
発生し、その光電流により容量性素子６が充電される。
サイリスタ７は容量性素子６の電位がフォトダイオード
アレイ２の光起電力と同じ程度に上昇するまでその導通
が制限される。その後、容量性素子６の電位がフォトダ
イオードアレイ２の光起電力と同電位に達すると、定電
圧ダイオード８を介してサイリスタ７のゲートに順バイ
アスが与えられて、サイリスタ７が導通する。これによ
りフォトダイオードアレイ２の発生電流と容量性素子６
の放電電流が制御用トランジスタ４のゲート・ソース間
の抵抗に同時に流れるので、制御用トランジスタ４のソ
ース・ドレイン間を低インピーダンス状態から高インピ
ーダンス状態へ急激に変化させることが可能になる。し
たがって、出力用ＭＯＳＦＥＴ３のゲート・ソース間の
電位が急激に上昇し、そのドレイン・ソース間は高イン
ピーダンス状態から低インピーダンス状態に速やかに変
化して、出力端子Ｏ１，Ｏ２間はＯＦＦ状態から速やか
にＯＮ状態へと変化するものであり、スイッチング損失
を低減させることが可能となる。
【００１１】図２は本発明の他の実施例の回路図であ
る。本実施例では、図１に示した回路構成に加えて、出
力用ＭＯＳＦＥＴ３のドレイン・ゲート間に、Ｎチャン
ネルのエンハンスメント型のＭＯＳＦＥＴよりなる第２
の制御用トランジスタ９と抵抗１０及び整流素子１１の
直列回路が接続されている。ＭＯＳＦＥＴ９のゲート・
ソース間は、抵抗５の両端に接続されている。本実施例
では、サイリスタ７が導通するまでは、図１の回路と同
様の動作を行う。また、サイリスタ７が導通すると、抵
抗５の両端に生じるバイアスにより第１の制御用トラン
ジスタ４が高インピーダンス状態になると共に、第２の
制御用トランジスタ９が低インピーダンス状態となる。
これによって、出力端子Ｏ１から、整流素子１１、抵抗
１０、及び第２の制御用トランジスタ９を介して出力用
ＭＯＳＦＥＴ３のゲート・ソース間に充電電流が流れ
る。この第２の制御用トランジスタ９を通って流れる充
電電流が、上述のフォトダイオードアレイ２からの光電
流と容量性素子６からの放電電流と同時に流れることに
より、出力用ＭＯＳＦＥＴ３のゲート・ソース間の静電
容量は速やかに充電される。このため、出力用ＭＯＳＦ
ＥＴ３のゲート・ソース間電圧は速やかに上昇するもの
であり、その電圧が出力用ＭＯＳＦＥＴ３のスレッショ
ルド電圧を越えると、出力用ＭＯＳＦＥＴ３はオン状態
となり、出力端子Ｏ１，Ｏ２間は速やかにオン状態とな
る。なお、第２の制御用トランジスタ９にゲートバイア
スを与えるための抵抗５は、第１の制御用トランジスタ
４のバイアス抵抗と兼用されているが、別の抵抗を用い
ても構わない。
る。本実施例では、図１に示した回路構成に加えて、出
力用ＭＯＳＦＥＴ３のドレイン・ゲート間に、Ｎチャン
ネルのエンハンスメント型のＭＯＳＦＥＴよりなる第２
の制御用トランジスタ９と抵抗１０及び整流素子１１の
直列回路が接続されている。ＭＯＳＦＥＴ９のゲート・
ソース間は、抵抗５の両端に接続されている。本実施例
では、サイリスタ７が導通するまでは、図１の回路と同
様の動作を行う。また、サイリスタ７が導通すると、抵
抗５の両端に生じるバイアスにより第１の制御用トラン
ジスタ４が高インピーダンス状態になると共に、第２の
制御用トランジスタ９が低インピーダンス状態となる。
これによって、出力端子Ｏ１から、整流素子１１、抵抗
１０、及び第２の制御用トランジスタ９を介して出力用
ＭＯＳＦＥＴ３のゲート・ソース間に充電電流が流れ
る。この第２の制御用トランジスタ９を通って流れる充
電電流が、上述のフォトダイオードアレイ２からの光電
流と容量性素子６からの放電電流と同時に流れることに
より、出力用ＭＯＳＦＥＴ３のゲート・ソース間の静電
容量は速やかに充電される。このため、出力用ＭＯＳＦ
ＥＴ３のゲート・ソース間電圧は速やかに上昇するもの
であり、その電圧が出力用ＭＯＳＦＥＴ３のスレッショ
ルド電圧を越えると、出力用ＭＯＳＦＥＴ３はオン状態
となり、出力端子Ｏ１，Ｏ２間は速やかにオン状態とな
る。なお、第２の制御用トランジスタ９にゲートバイア
スを与えるための抵抗５は、第１の制御用トランジスタ
４のバイアス抵抗と兼用されているが、別の抵抗を用い
ても構わない。
【００１２】本発明において、ブレークオーバー型のス
イッチ素子は、シリコン・バイラテラル・スイッチ（Ｓ
ＢＳ）やシリコン・コントロールド・スイッチ（ＳＣ
Ｓ）、シリコン・シンメトリカル・スイッチ（ＳＳ
Ｓ）、ダイアック等であっても良い。また、サイリスタ
はＮゲートサイリスタでもＰゲートサイリスタでも良
く、ＰＮＰトランジスタとＮＰＮトランジスタの組み合
わせで実現しても構わない。さらに、定電圧ダイオード
としては、ツェナーダイオードのほか、ダイオードアレ
イを使用しても良い。
イッチ素子は、シリコン・バイラテラル・スイッチ（Ｓ
ＢＳ）やシリコン・コントロールド・スイッチ（ＳＣ
Ｓ）、シリコン・シンメトリカル・スイッチ（ＳＳ
Ｓ）、ダイアック等であっても良い。また、サイリスタ
はＮゲートサイリスタでもＰゲートサイリスタでも良
く、ＰＮＰトランジスタとＮＰＮトランジスタの組み合
わせで実現しても構わない。さらに、定電圧ダイオード
としては、ツェナーダイオードのほか、ダイオードアレ
イを使用しても良い。
【００１３】
【発明の効果】請求項１記載の発明にあっては、フォト
ダイオードアレイの光電流による電荷が容量性素子に蓄
積されて、その容量性素子の電位がフォトダイオードア
レイの光起電力と同じ程度まで上昇した時点でブレーク
オーバー型のスイッチ素子が導通して、出力用ＭＯＳＦ
ＥＴのゲート・ソース間の静電容量を抵抗を介して充電
すると共に、この抵抗の両端に生じる電圧により制御用
トランジスタを高インピーダンス状態に変化させるよう
にしたので、出力用ＭＯＳＦＥＴのインピーダンス変化
を急速に行うことができ、スイッチング損失による異常
発熱を抑制することができるという効果がある。
ダイオードアレイの光電流による電荷が容量性素子に蓄
積されて、その容量性素子の電位がフォトダイオードア
レイの光起電力と同じ程度まで上昇した時点でブレーク
オーバー型のスイッチ素子が導通して、出力用ＭＯＳＦ
ＥＴのゲート・ソース間の静電容量を抵抗を介して充電
すると共に、この抵抗の両端に生じる電圧により制御用
トランジスタを高インピーダンス状態に変化させるよう
にしたので、出力用ＭＯＳＦＥＴのインピーダンス変化
を急速に行うことができ、スイッチング損失による異常
発熱を抑制することができるという効果がある。
【００１４】また、請求項２記載の発明にあっては、サ
イリスタのアノード・ゲート間に定電圧ダイオードを接
続することにより、ブレークオーバー型のスイッチ素子
を実現したので、定電圧ダイオードが導通する電圧をフ
ォトダイオードアレイの光起電力よりも若干低く設定し
ておくことにより、適切なタイミングでブレークオーバ
ー型のスイッチ素子が導通状態に変化するものであり、
回路の設計が容易に行えるという効果がある。
イリスタのアノード・ゲート間に定電圧ダイオードを接
続することにより、ブレークオーバー型のスイッチ素子
を実現したので、定電圧ダイオードが導通する電圧をフ
ォトダイオードアレイの光起電力よりも若干低く設定し
ておくことにより、適切なタイミングでブレークオーバ
ー型のスイッチ素子が導通状態に変化するものであり、
回路の設計が容易に行えるという効果がある。
【００１５】さらに、請求項３記載の発明にあっては、
出力用ＭＯＳＦＥＴがエンハンスメント型である場合
に、出力用ＭＯＳＦＥＴのドレイン・ゲート間に接続さ
れた第２の制御用トランジスタと整流素子と抵抗を介し
て出力用ＭＯＳＦＥＴのゲート・ソース間の静電容量を
出力用ＭＯＳＦＥＴのドレイン電位を利用して充電する
ようにしたので、出力用ＭＯＳＦＥＴのゲート・ソース
間の静電容量の充電速度をより高速化できるという効果
がある。
出力用ＭＯＳＦＥＴがエンハンスメント型である場合
に、出力用ＭＯＳＦＥＴのドレイン・ゲート間に接続さ
れた第２の制御用トランジスタと整流素子と抵抗を介し
て出力用ＭＯＳＦＥＴのゲート・ソース間の静電容量を
出力用ＭＯＳＦＥＴのドレイン電位を利用して充電する
ようにしたので、出力用ＭＯＳＦＥＴのゲート・ソース
間の静電容量の充電速度をより高速化できるという効果
がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来例の回路図である。
１ 発光ダイオード ２ フォトダイオードアレイ ３ 出力用ＭＯＳＦＥＴ ４ 制御用トランジスタ ５ 抵抗 ６ 容量性素子 ７ サイリスタ ８ 定電圧ダイオード ９ 制御用トランジスタ １０ 抵抗 １１ 整流素子 Ｓ スイッチ素子
フロントページの続き (72)発明者 宮島 久和 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 昭63−153916（ＪＰ，Ａ) 特開 平４−324713（ＪＰ，Ａ) 特開 平５−167412（ＪＰ，Ａ) 特開 平５−191249（ＪＰ，Ａ) 特開 平５−315927（ＪＰ，Ａ) 実開 平５−43623（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/78
Claims (3)
- 【請求項１】 入力信号に応答して光信号を発生する
発光素子と、発光素子の光信号を受光して光起電力を発
生し、光電流を供給するフォトダイオードアレイと、フ
ォトダイオードアレイの光起電力がゲート・ソース間に
印加されて、ドレイン・ソース間のインピーダンス状態
が切り替わる出力用ＭＯＳＦＥＴと、出力用ＭＯＳＦＥ
Ｔのゲート・ソース間の蓄積電荷の放電経路となるディ
プレッション型の制御用トランジスタと、フォトダイオ
ードアレイの光電流の発生時に制御用トランジスタのゲ
ート・ソース間にバイアスを印加して制御用トランジス
タを高インピーダンス状態に切り替えると共に、前記光
電流の消失時にそのゲート・ソース間の蓄積電荷の放電
経路となる抵抗と、フォトダイオードアレイと並列に接
続された容量性素子と、フォトダイオードアレイと直列
に接続されて、フォトダイオードアレイの光起電力より
も若干小さい電圧で導通するブレークオーバー型のスイ
ッチ素子とを有することを特徴とする光結合型リレー回
路。 - 【請求項２】 前記ブレークオーバー型のスイッチ素
子は、ゲート・カソード間への順バイアスによりアノー
ド・カソード間が導通状態となるサイリスタと、該サイ
リスタのアノード・ゲート間に接続された定電圧ダイア
ードとから成ることを特徴とする請求項１記載の光結合
型リレー回路。 - 【請求項３】 出力用ＭＯＳＦＥＴはエンハンスメン
ト型であり、この出力用ＭＯＳＦＥＴのドレイン・ゲー
ト間に接続され、出力用ＭＯＳＦＥＴのゲート・ソース
間の電荷の充電経路となるエンハンスメント型の第２の
制御用トランジスタと、フォトダイオードアレイの光電
流の発生時に第２の制御用トランジスタのゲート・ソー
ス間にバイアスを印加して第２の制御用トランジスタを
低インピーダンス状態に切り替えると共に前記光電流の
消失時にそのゲート・ソース間の蓄積電荷の放電経路と
なる第２の抵抗と、第２の制御用トランジスタの順方向
とは反対方向の電流を阻止する整流素子と、この整流素
子と直列的に接続された第３の抵抗とを有することを特
徴とする請求項１又は２に記載の光結合型リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116410A JP3006281B2 (ja) | 1992-05-08 | 1992-05-08 | 光結合型リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116410A JP3006281B2 (ja) | 1992-05-08 | 1992-05-08 | 光結合型リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315926A JPH05315926A (ja) | 1993-11-26 |
| JP3006281B2 true JP3006281B2 (ja) | 2000-02-07 |
Family
ID=14686378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116410A Expired - Fee Related JP3006281B2 (ja) | 1992-05-08 | 1992-05-08 | 光結合型リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006281B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101589731B1 (ko) * | 2015-09-23 | 2016-01-28 | 엘아이지넥스원 주식회사 | 측정부 연결 어댑터 |
-
1992
- 1992-05-08 JP JP4116410A patent/JP3006281B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101589731B1 (ko) * | 2015-09-23 | 2016-01-28 | 엘아이지넥스원 주식회사 | 측정부 연결 어댑터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05315926A (ja) | 1993-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |