JP2006340311A - 半導体リレー装置 - Google Patents

Abstract

【課題】光結合型ＰＮＰＮスイッチを用いた半導体リレー装置において、光結合型ＰＮＰＮスイッチのターンオン時の光感度を良くすると共に、ターンオフ時のノイズ耐量の低下を防止する。
【解決手段】入力信号Ｓ１により光信号Ｌ１を発生するＬＥＤ２ａと、この光信号Ｌ１により交流をスイッチングする光スイッチ３と、光スイッチ３をオンするための電圧を発生させるインピーダンス回路４とを備えた半導体リレー装置１ａにおいて、インピーダンス回路４を抵抗とディプレッション型ＭＯＳＦＥＴ５の並列回路で構成し、入力信号の無い場合は、ＭＯＳＦＥＴ５を短絡状態とし、入力信号が入力された場合は、ＬＥＤ２ａの光信号Ｌ２を受けた受光素子７により、ＭＯＳＦＥＴ５をオフ乃至高抵抗状態とし、光スイッチ３のターンオン時の光感度の向上と、ターンオフ時のノイズ耐量の低下防止を両立させる。
【選択図】図１

Description

本発明は、交流電源に接続される負荷のスイッチング等に用いる半導体リレー装置に関するものであり、詳しくは、光信号でスイッチングする光トリガサイリスタを用いた半導体リレー装置に関する。

光トリガサイリスタは、光信号によって直接点弧（トリガ）させる逆阻止型サイリスタであり、光信号のゲート入力によって、オン、オフを切り替えることができるスイッチング素子である。この光トリガサイリスタを用いた半導体リレー装置は、光信号を用いることにより、主電力回路と制御回路とを電気的に絶縁でき、高電圧の交流電源回路等に多く用いられている。

このような半導体リレー装置において、サイリスタの高耐圧化・大容量化に伴い、入力信号に対して高感度であって、さらに順方向阻止状態におけるアノード・カソード間の印加電圧の変化による誤点弧に対する耐量が大きく、ノイズ等による誤動作が生じないことが望まれている。

従来のこの種の半導体リレー装置の例を図８（ａ）に示す。半導体リレー装置１００は、ＰＮＰＮ４層構造を有する逆阻止３端子光点弧サイリスタの光結合型ＰＮＰＮスイッチ（以下、光スイッチと略す）１０２と、ゲートへの光制御信号を送出する発光ダイオード（ＬＥＤ）１０１とを備えている。この光スイッチ１０２は、図８（ｂ）の等価回路に示すように、ＰＮＰトランジスタとＮＰＮトランジスタで構成される。入力側のＬＥＤ１０１の光を受光すると、光スイッチ１０２は、ＰゲートとＮゲートの間のＰＮ接合で光電流（Ｉｐｎｐ）を発生する。この光電流（Ｉｐｎｐ）によりゲート・カソード間の短絡抵抗（Ｒｇｋ）１０３に電流が流れ、短絡抵抗１０３に端子間電圧（Ｖｇｋ＝Ｉｐｎｐ×Ｒｇｋ）を生じる。この端子間電圧がＮＰＮトランジスタＴｒ２（以下、単にＴｒ２と記す）を動作させるのに十分な大きさの電圧になると、Ｔｒ２がオンし、次に、トランジスタＴｒ１（以下、単にＴｒ１と記す）がオンしてアノードとカソード間が導通（ターンオン）する。即ち、光スイッチ１０２は、順方向阻止状態から順方向導通状態に移行され、光制御のスイッチング動作をする。従って、短絡抵抗１０３の抵抗値が大きければ、導通が早まり光感度は良くなる。

一方、電源投入時などにおいて、光スイッチ１０２におけるＰＮＰＮ素子のアノード・カソード間に立ち上がりの急峻な電圧が掛かった時、光スイッチ１０２には、過渡電流による変位電流が各ＰＮ接合の接合容量に発生する。この変位電流は、不要なノイズ電流であり、短絡抵抗１０３に流れることにより端子間電圧（Ｖｇｋ）を発生させ、光スイッチ１０２を誤動作（ＯＮ状態に）させる。この誤動作を防ぐには、ノイズ等による誤動作に対するｄＶ／ｄｔ耐量（順方向阻止状態におけるアノード・カソード間の印加電圧の変化による誤点弧に対する耐量）を向上させることが必要である。そして、ｄＶ／ｄｔ耐量を向上させるには、短絡抵抗１０３の抵抗値を小さくすることが有効な手段である。しかし、短絡抵抗１０３の抵抗値を小さくすると、逆に光感度を悪くすることになる。

上記のように、従来の光スイッチ１０２を用いた半導体リレー装置１００では、光感度向上とノイズによる誤動作低減とは常に、相反する関係があった。

このような関係を解消するために、Ｎ型半導体基板の第１のＮ型領域内にアノード電極を設けた第１のＰ型領域と第２のＰ型領域を形成し、この第２のＰ型領域内にカソード電極を設けた第２のＮ領域を形成し、さらに第１のＮ型領域内に第２のＰ型領域に接する第３のＰ型領域を設け、ここにＰゲート・カソード間の短絡抵抗を形成した光結合型ＰＮＰＮスイッチ素子において、絶縁膜を介して形成した電極とカソード間に、抵抗と複数の直列配列フォトダイオードとを並列に接続した半導体リレー装置が知られている（例えば、特許文献１参照）。

しかしながら、上記従来例では、Ｐゲート・カソード間抵抗の切り替えを、第３のＰ型領域上の電極に電圧を印加することにより、基板表面付近に集まるキャリアの量を制御して抵抗を可変することにより行っている。このため、光結合型ＰＮＰＮスイッチ素子がターンオンからターンオフに切り替わった時、電極に電荷がチャージされていることにより、光照射のオン、オフに対応する抵抗の切り替え応答が遅れるという問題があった。そこで、チャージされた電荷を放電するため複数フォトダイオードと並列に常に低抵抗の放電用の抵抗を必要としていた。しかし、この放電抵抗は、複数フォトダイオードに発生した起電力を無駄に消費する欠点があり、このため、抵抗値を十分小さくできず、従って、応答も速くできないという問題があった。このため、ターンオン時の光感度の向上と、ターンオフ時のノイズ耐量の低下防止の両立が不確実になる虞があった。また、Ｐゲート・カソード間抵抗を半導体基板内に形成するため半導体プロセスを複雑化していた。
特開平６−５９１１号公報

本発明は、上記の問題を解決するためになされたものであり、簡単な構成で光結合型ＰＮＰＮスイッチのターンオン時の光感度の向上と、ターンオフ時のノイズ耐量の低下防止とを両立させることのできる半導体リレー装置を提供することを目的とする。

上記目的を達成するために請求項１の発明は、入力信号に応じて光信号を発生する発光素子と、この発光素子の光信号を受けて交流をスイッチングする出力用の光結合型ＰＮＰＮスイッチと、前記ＰＮＰＮスイッチをオンするための電圧を該ＰＮＰＮスイッチのＰゲート・カソード間に発生させるインピーダンス回路と、を備えた半導体リレー装置において、前記インピーダンス回路は、抵抗と、この抵抗と並列にドレイン・ソース間が接続されたディプレッション型ＭＯＳＦＥＴとを備え、入力信号が無いときには、前記ディプレッション型ＭＯＳＦＥＴにより、前記ＰＮＰＮスイッチのＰゲート・カソード間を短絡し、入力信号が入力されたときには、前記発光素子の光信号を受けた受光素子により、前記ディプレッション型ＭＯＳＦＥＴのドレイン・ソース間をオフ乃至高抵抗状態として、前記ＰＮＰＮスイッチのＰゲート・カソード間を高抵抗状態とするものである。

請求項２の発明は、請求項１に記載の半導体リレー装置において、前記ディプレッション型ＭＯＳＦＥＴをｎチャンネル型とし、そのドレイン、ソースをそれぞれ前記ＰＮＰＮスイッチのＰゲート、カソードに接続すると共に、そのゲート・ソース間に前記受光素子としてフォトダイオードアレイを設け、該ゲート、ソースのそれぞれに前記フォトダイオードアレイのカソード、アノードを接続したものである。

請求項３の発明は、請求項１に記載の半導体リレー装置において、前記ディプレッション型ＭＯＳＦＥＴをｐチャンネル型とし、そのソース、ドレインをそれぞれ前記ＰＮＰＮスイッチのＰゲート、カソードに接続すると共に、前記ＰＮＰＮスイッチのＮゲートと前記ディプレッション型ＭＯＳＦＥＴのゲートの間に前記受光素子としてフォトダイオードを設けたものである。

請求項４の発明は、請求項３に記載の半導体リレー装置において、前記フォトダイオードに代えて、フォトトランジスタとしたものである。

請求項５の発明は、請求項２乃至請求項４のいずれかに記載の半導体リレー装置において、前記インピーダンス回路は、前記ディプレッション型ＭＯＳＦＥＴのゲート・ソース間にツエナーダイオードを設け、該ゲート・ソース間に一定以上の電圧が印加されないようにすることにより、前記ディプレッション型ＭＯＳＦＥＴの高抵抗状態を用いて前記抵抗を省いたものである。

請求項１の発明によれば、入力信号が入力されたときには、発光素子の光信号を受けた受光素子により、ディプレッション型ＭＯＳＦＥＴのドレイン・ソース間をオフ乃至高抵抗状態とし、入力信号が無いときには、ディプレッション型ＭＯＳＦＥＴを短絡することができる。これにより、光スイッチオン時に、ＰＮＰＮスイッチのＰゲート・カソード間のインピーダンスを大きくして光感度を向上し、光スイッチオフ時には、前記インピーダンスを小さくしてノイズ耐量の低下を防止することを容易に実現できる。また、光信号の制御により、光スイッチのオン、オフと同期させて、インピーダンス回路を制御できるので、光感度の向上と、ノイズ耐量の低下の防止との両立を確実に行うことができる。

請求項２の発明によれば、複数のフォトダイオードの直列配列よりなるフォトダイオードアレイで光信号を受光するので大きな起電力を発生でき、ＭＯＳＦＥＴのゲートを容易に制御できる。これにより、光信号に同期して簡単にインピーダンス回路のインピーダンスが切り替えられ、光スイッチのオン、オフに同期させて、インピーダンスを大きくまたは小さくでき、光感度の向上と、ノイズ耐量の低下防止を確実に両立させることができる。

請求項３の発明によれば、受光素子をフォトダイオードとし、フォトダイオードをｐチャンネルのＭＯＳＦＥＴのゲート・ソース間に設けたことにより、光信号を受光するフォトダイオード１個でＭＯＳＦＥＴを簡単にスイッチングさせることができ、ゲート制御回路を簡単にできる。これにより、光信号に同期して簡単にインピーダンス回路のインピーダンスを可変でき、光スイッチのオン、オフと同期させて、光感度の向上と、ノイズ耐量の低下の防止との両立を確実に行うことができる。

請求項４の発明によれば、受光素子をフォトトランジスタとしたことにより、三端子増幅素子を用いてＮゲートとＭＯＳＦＥＴのゲート間の導通を制御できるので、制御感度を高くでき、また制御回路設計が容易になり、より緻密にＭＯＳＦＥＴのスイッチング制御を行うことができる。

請求項５の発明によれば、ＭＯＳＦＥＴのゲート・ソース間に設けたツエナーダイオードにより、ゲート・ソース間に一定以上の電圧が印加されないようにできるので、容易にディプレッション型ＭＯＳＦＥＴを高抵抗状態で動作させることができる。これにより、光結合型ＰＮＰＮスイッチのＮゲート・カソード間のインピーダンス回路の抵抗を不要にして、光スイッチオン時のインピーダンス回路を高抵抗状態とすることができる。また、ＭＯＳＦＥＴのゲート・ソース間に過電圧が印加されたときのゲート破壊を防止することができる。

以下、本発明の第１の実施形態に係る半導体リレー装置について図１を参照して説明する。半導体リレー装置１ａは、入力信号Ｓ１に応じて光信号Ｌ１、Ｌ２を発生する発光ダイオードのＬＥＤ（発光素子）２ａを有する発光部２と、ＬＥＤ２ａの光信号Ｌ１を受けて交流をスイッチングする出力用の光結合型ＰＮＰＮスイッチ（以下、光スイッチと略す）３と、この光スイッチ３をオンする電圧をＰゲート・カソード間に発生させるため、光スイッチ３のＰゲート・カソード間に接続されるインピーダンス回路４と、ＬＥＤ２ａの光信号Ｌ２を受光して電気信号を発生する受光素子７で構成される。

光スイッチ３は、ＰＮＰＮ４層構造を有する通常の逆阻止３端子サイリスタにおいて、ゲートへの制御信号を電気信号に代えて、光信号の照射により順方向阻止状態から順方向導通状態に移行するように構成された光点弧型サイリスタである。

この光点弧型サイリスタからなる光スイッチ３は、等価回路として、ＰＮＰトランジスタＴｒ１（以下、単にＴｒ１と略す）とＮＰＮトランジスタＴｒ２（以下、単にＴｒ２と略す）とを備え、Ｔｒ１のエミッタ側をアノードとし、Ｔｒ１のコレクタとＴｒ２のベースとの交点をＰゲート、Ｔｒ１のベースとＴｒ２のコレクタとの交点をＮゲート、Ｔｒ２のエミッタ側をカソードとして構成される。

この光スイッチ３のＰゲート・カソード間の短絡抵抗となるインピーダンス回路４は、光スイッチ３のＰゲート・カソード間にドレイン、ソースが接続されるディプレッション型ＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴと略す）５と、このＭＯＳＦＥＴ５に並列の抵抗（Ｒ）６との並列回路で形成される。このインピーダンス回路４のインピーダンスをＺで表し、抵抗６の抵抗値をＲとする。この抵抗値Ｒは、Ｔｒ２を導通させ、光感度を良くするため大きな抵抗値を有する。

ＭＯＳＦＥＴ５は、通常、ゲート電圧が印加されていない状態では、導通状態（ノーマリオンと呼ぶ）を保ち、ゲート・ソース間に一定レベル以上の電圧がゲート電圧として印加された場合に、オフ状態に変化する。このＭＯＳＦＥＴ５のゲートには、ＭＯＳＦＥＴ５を制御する受光素子７が接続され、受光素子７は、光信号Ｌ２を受光すると電気信号を発生し、この電気信号によりＭＯＳＦＥＴ５を制御して、通常オン状態のＭＯＳＦＥＴ５をオフ状態に変化させる。

この半導体リレー装置１ａにおいて、入力信号Ｓ１によりＬＥＤ２ａで発生された光信号Ｌ１が光スイッチ３で受光されると、光スイッチ３のＰゲート・Ｎゲートの間のＰＮ接合で光電流（Ｉｐｎｐ）を発生する。また、同じ光信号Ｌ２を受光した受光素子７からの電気信号によりＭＯＳＦＥＴ５は、オフ状態となる。従って、光信号Ｌ２を受光時には、インピーダンス回路４のインピーダンスＺは、抵抗６の抵抗値Ｒで決まる。

光スイッチ３が光信号Ｌ１を受光すると、受光による光電流（Ｉｐｎｐ）により、Ｐゲート・カソード間のインピーダンス回路４の抵抗（Ｒ）４に光電流（Ｉｐｎｐ）が流れ、端子間電圧（Ｖｇｓ＝Ｉｐｎｐ×Ｒ）を生じる。抵抗値Ｒは高抵抗に設定され、端子間電圧がＴＲ２を動作させるのに十分な大きさの電圧になると、Ｔｒ２がオンし、次にＴｒ１がオンしてアノードとカソード間が導通（ターンオン）する。即ち、光スイッチ３は、順方向阻止状態から順方向導通状態に移行され、光制御のスイッチング動作をする。この時、インピーダンス回路４のインピーダンスＺは、Ｒを大きくすることにより、光感度を良くすることができる。

一方、ＬＥＤ２ａからの光信号Ｌ１がない状態では、光スイッチ３はオフとなる。この時、光信号Ｌ２もないので、受光素子７は電気信号を発生せず、ＭＯＳＦＥＴ５はオン状態（ノーマリオン）となるので、ドレイン・ソース間は短絡状態となり、インピーダンス回路４のインピーダンスＺはほぼゼロとなる。

このように、入力信号Ｓ１からの光信号Ｌ１、Ｌ２による光スイッチ３とＭＯＳＦＥＴ５の制御により、光スイッチ３のオン、オフ時において、Ｐゲート・カソード間のインピーダンス回路４のインピーダンスＺを容易に制御できる。これにより、光スイッチ３のターンオンの時には、インピーダンスＺを大きくし、オフ時には、インピーダンスＺを小さくすることが簡単にでき、スイッチオン時の光感度の向上と、スイッチオフ時のノイズ耐量の低下防止を両立させることができる。また、光スイッチ３のオン、オフと、ＭＯＳＦＥＴ５のオン、オフを同期して光信号で電子的に制御できることにより、光感度の向上とノイズ耐量の低下防止の切り替えのタイミングを精度良く行うことができる。また、インピーダンス回路４の制御を電気回路と独立した光信号Ｌ２により行えるので、インピーダンスの制御を極めて容易にできる。さらに、発光素子２ａと受光素子７は光結合で結合されるので、両者を空間的に分離することができ、回路配置設計の自由度を高めることができる。

次に、本発明の第２の実施形態に係る半導体リレー装置について、図２を参照して説明する。本実施形態の半導体リレー装置１ｂは、インピーダンス回路４にｎチャンネルのディプレッション型ＭＯＳＦＥＴ（以下、ｎ型ＭＯＳＦＥＴと略す）５ａを備え、受光素子をフォトダイオードアレイ７ａとしてｎ型ＭＯＳＦＥＴ５ａのゲート・ソース間に接続した点で前記実施形態と異なる。

半導体リレー装置１ｂは、入力信号Ｓ１に応じて光信号Ｌ１を発生する発光ダイオードのＬＥＤ（発光素子）２ａを有する発光部２と、ＬＥＤ２ａの光信号Ｌ１を受けて交流をスイッチングする出力用の光結合型ＰＮＰＮスイッチ（以下、光スイッチと略す）３と、この光スイッチ３をオンする電圧をＰゲート・カソード間に発生させるため、光スイッチ３のＰゲート・カソード間に接続されるインピーダンス回路４と、そのドレイン・ソースがそれぞれ光スイッチ３のＰゲート・カソードに接続されるｎ型ＭＯＳＦＥＴ５ａと、そのカソード、アノードがそれぞれｎ型ＭＯＳＦＥＴ５ａのゲート・ソース間に接続されるフォトダイオードアレイ７ａで構成される。

このインピーダンス回路４は、ｎ型ＭＯＳＦＥＴ５ａと、このｎ型ＭＯＳＦＥＴ５ａに並列の抵抗（Ｒ）４との並列回路で形成される。ここでは、インピーダンス回路４のインピーダンスをＺで表し、抵抗６の抵抗値をＲとする。この抵抗値Ｒと受光時の光電流（Ｉｐｎｐ）とによる電圧降下は、Ｐゲート・カソード間の端子間電圧となり、この端子間電圧を大きくすることによりＴｒ２を導通させることができる。また、この抵抗値Ｒが大きいほど光感度が良くなる。このため、抵抗値Ｒは、十分大きな値に設定されている。

ｎ型ＭＯＳＦＥＴ５ａは、通常、ゲート電圧が印加されていない状態では、導通状態（ノーマリオンと呼ぶ）を保ち、ゲート・ソース間に一定レベル以上の電圧がゲート電圧として印加された場合に、オフ状態に変化する。

このフォトダイオードアレイ７ａは、直列に接続される複数個のフォトダイオードで構成され、光信号Ｌ２を受光して起電力を発生し、この起電力によりそのアノード・カソード間に電圧Ｅａを発生する。この電圧Ｅａは、ｎ型ＭＯＳＦＥＴ５ａのゲートに逆バイアスとして印加され、通常オン状態のｎ型ＭＯＳＦＥＴ５ａをオフ状態に変化させる。

一方、ＬＥＤ２ａで光信号Ｌ１を発生させない状態では、光スイッチ３はオフとなり、ｎ型ＭＯＳＦＥＴ５ａはオン状態になるのでドレイン・ソース間はショートされ、インピーダンス回路４のインピーダンスＺはほぼゼロとなる。

上記の構成により、光信号Ｌ１を受光して光スイッチ３がターンオンすると、同時に光信号Ｌ２を受光してフォトダイオードアレイ７ａも導通し、その導通により発生した電圧Ｅａにより、ｎ型ＭＯＳＦＥＴ５ａはオフ状態とされる。これにより、インピーダンス回路４のインピーダンスＺは抵抗６で決定され、インピーダンスＺは高抵抗値のＲとすることができる。また、光スイッチ３がターンオフの時は、フォトダイオードアレイ７ａは非導通となり、ｎ型ＭＯＳＦＥＴ５ａにはゲートバイアス電圧が掛からないので、ｎ型ＭＯＳＦＥＴ５ａはオン状態になり、Ｐゲート・カソード間を短絡され、インピーダンスＺはほぼゼロとなる。

このように、光信号で受光するフォトダイオードアレイ７ａを用いてｎ型ＭＯＳＦＥＴ５ａをスイッチングすることにより、インピーダンス回路を簡単に切り替えることができる。これにより、光スイッチ３がオン、オフ時の光感度の向上と、ノイズ耐量の低下を防止を両立させることができる。また、フォトダイオードアレイ７ａを用いることにより、ｎ型ＭＯＳＦＥＴ５ａのゲート電圧の制御を、電気回路と独立した光信号により行えるので、インピーダンス制御回路が容易になる。さらに、発光素子２ａとフォトダイオードアレイ７ａは光結合で行えるので、両者を空間的に分離することができ、回路配置設計の自由度を高めることができる。

次に、本発明の第３の実施形態に係る半導体リレー装置について図３を参照して説明する。本実施形態の半導体リレー装置１ｃは、インピーダンス回路４にｐチャンネルのディプレッション型ＭＯＳＦＥＴ（以下、ｐ型ＭＯＳＦＥＴと略す）５ｂを備え、受光素子をフォトダイオード７ｂとしてＮゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間に接続した点で前記実施形態と異なる。

半導体リレー装置１ｃは、入力信号Ｓ１に応じて光信号Ｌ１を発生する発光ダイオードのＬＥＤ（発光素子）２ａを有する発光部２と、ＬＥＤ２ａの光信号Ｌ１を受けて交流をスイッチングする出力用の光結合型ＰＮＰＮスイッチ（以下、光スイッチと略す）３と、この光スイッチ３をオンする電圧をＰゲート・カソード間に発生させるため、光スイッチ３のＰゲート・カソード間に接続されるインピーダンス回路４と、そのドレイン・ソースがそれぞれ光スイッチ３のＰゲート・カソードに接続されるｐ型ＭＯＳＦＥＴ５ｂと、光スイッチ３のＮゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間に接続され、ＬＥＤ２ａの光信号Ｌ２を受光して導通するフォトダイオード７ｂとで構成される。

光スイッチ３は、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２を備え、Ｔｒ１のエミッタ側をアノードとし、Ｔｒ１のコレクタとＴｒ２のベースとの交点をＰゲート、Ｔｒ１のベースとＴｒ２のコレクタとの交点をＮゲート、Ｔｒ２のエミッタ側をカソードとして構成される。

インピーダンス回路４は、ｐ型ＭＯＳＦＥＴ５ｂと、このｐ型ＭＯＳＦＥＴ５ｂに並列の抵抗（Ｒ）６との並列回路で形成される。ここでは、このインピーダンス回路４のインピーダンスをＺで表し、抵抗６の抵抗値をＲとし、このＲはＴｒ２を導通させ、光感度を良くするため大きな抵抗値を有する。

ｐ型ＭＯＳＦＥＴ５ｂは、通常、ゲート電圧が印加されていない状態では、導通状態（ノーマリオンと呼ぶ）を保ち、ゲート・ソース間に一定レベル以上の電圧がゲート電圧として印加された場合には、オフ状態に変化する。このｐ型ＭＯＳＦＥＴ５ｂのゲートと光スイッチ３のＮゲートに接続されたフォトダイオード７ｂは、光信号Ｌ２を受光して導通し、ｐ型ＭＯＳＦＥＴ５ｂのゲートと光スイッチ３のＮゲート間は短絡される。この時、ｐ型ＭＯＳＦＥＴ５ｂのゲートバイアスが上昇し、ｐ型ＭＯＳＦＥＴ５ｂはオフとなる。これにより、インピーダンス回路４のインピーダンスＺは、抵抗６の抵抗値Ｒのみでほぼ決定される。一方、光信号のない状態では、光スイッチ３はオフとなり、ｎ型ＭＯＳＦＥＴ５ａはオン状態なのでドレイン・ソース間はショートされ、インピーダンス回路４のインピーダンスＺはほぼゼロとなる。

上記の構成により、発光部２への入力信号Ｓ１に応じてＬＥＤ２ａで発生された光信号Ｌ１、Ｌ２により、光スイッチ３はターンオンし、同時に、光信号Ｌ２を受光したフォトダイオード７ｂは導通され、ｐ型ＭＯＳＦＥＴ５ｂはオフ状態にでき、インピーダンスＺを大きくできる。また、光スイッチ３がオフの時は、フォトダイオード７ｂの非導通により、ｐ型ＭＯＳＦＥＴ５ｂはオン状態となり、ドレイン・ソース間が短絡され、Ｐゲート・カソード間のインピーダンスＺをショートすることができる。これにより、光スイッチ３のオン、オフ時の光感度の向上と、ノイズ耐量の低下を防止を両立を実現することができる・

また、フォトダイオード７ｂの１個でｐ型ＭＯＳＦＥＴ５ｂのゲート電圧の制御を容易に行うことができるので、インピーダンス制御回路の構成を簡単にできる。さらに、発光素子と受光素子は光結合で行えるので、両者を空間的に分離することができ、回路配置設計の自由度を高めることができる。

次に、本発明の第４の実施形態に係る半導体リレー装置について図４を参照して説明する。本実施形態の半導体リレー装置１ｄは、インピーダンス回路４にｐチャンネルのディプレッション型ＭＯＳＦＥＴ（以下、ｐ型ＭＯＳＦＥＴと略す）５ｂを備え、受光素子をフォトトランジスタ７ｃとし、Ｎゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間に接続した点で前記実施形態と異なる。

半導体リレー装置１ｄは、入力信号Ｓ１に応じて光信号Ｌ１を発生する発光ダイオードのＬＥＤ（発光素子）２ａを有する発光部２と、ＬＥＤ２ａの光信号Ｌ１を受けて交流電源をスイッチングする出力用の光結合型ＰＮＰＮスイッチ（以下、光スイッチと略す）３と、この光スイッチ３をオンする電圧をＰゲートとカソード間に発生させるため、そのＰゲート・カソード間に接続されるインピーダンス回路４と、そのドレイン・ソースがそれぞれ光スイッチ３のＰゲート・カソードに接続されるｐ型ＭＯＳＦＥＴ５ｂと、そのコレクタとエミッタが光スイッチ３のＮゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間にそれぞれ接続され、ＬＥＤ２ａの光信号Ｌ２を受光して導通するフォトトランジスタ７ｃとで構成される。

インピーダンス回路４は、ｐ型ＭＯＳＦＥＴ５ｂと、このｐ型ＭＯＳＦＥＴ５ｂに並列の抵抗（Ｒ）６との並列回路で形成される。ここでは、このインピーダンス回路４のインピーダンスをＺで表し、抵抗６の抵抗値をＲとし、抵抗値Ｒは、光感度を良くするため比較的大きな値に設定されている。

ｐ型ＭＯＳＦＥＴ５ｂは、通常、ゲート電圧が印加されていない状態では、導通状態（ノーマリオンと呼ぶ）を保ち、ゲート・ソース間に一定レベル以上の電圧がゲート電圧として印加された場合に、オフ状態に変化する。

フォトトランジスタ７ｃは、光信号を受光して導通し、これによりｐ型ＭＯＳＦＥＴ５ｂのゲートと光スイッチ３のＮゲート間は短絡し、光信号Ｌ２が無い場合は、オープン状態となる。この時、ｐ型ＭＯＳＦＥＴ５ｂはゲートバイアス電圧が掛からないので導通状態となる。

上記の構成により、発光部２への入力信号Ｓ１に応じてＬＥＤ２ａで発生された光信号Ｌ１が、光スイッチ３で受光されると、光スイッチ３はターンオンし、同時に、光信号を受光したフォトトランジスタ７ｃが導通されて、ｐ型ＭＯＳＦＥＴ５ｂのゲートと光スイッチ３のＮゲート間は短絡され、ｐ型ＭＯＳＦＥＴ５ｂはオフ状態になる。この時、インピーダンス回路４のインピーダンスＺは、抵抗６の抵抗値Ｒのみでほぼ決定され、インピーダンスＺを大きくできる。また、光スイッチ３がオフの時は、ｐ型ＭＯＳＦＥＴ５ｂがオン状態となり、Ｐゲート・カソード間を短絡し、インピーダンスＺをショートさせることができる。

このように、増幅素子のフォトトランジスタ７ｃをｐ型ＭＯＳＦＥＴ５ｂのゲートと光スイッチ３のＮゲート間に設けたことにより、光信号からのわずかな光でもｐ型ＭＯＳＦＥＴ５ｂを感度良く制御でき、光スイッチ３がオン、オフ時の光感度の向上と、ノイズ耐量の低下を防止を両立させることができる。また、フォトトランジスタ７ｃの三端子制御でｐ型ＭＯＳＦＥＴ５ｂの導通制御を行えるので回路設計が容易になり、ｐ型ＭＯＳＦＥＴ５ｂのオン、オフを高速に制御できる。さらに、発光素子と受光素子は光結合で行えるので、両者を空間的に分離することができ、回路配置設計の自由度を高めることができる。

次に、本発明の第５の実施形態に係る半導体リレー装置について図５を参照して説明する。本実施形態の半導体リレー装置１ｅは、受光素子をフォトダイオードアレイ７ｄとし、インピーダンス回路４をｎチャンネルのディプレッション型ＭＯＳＦＥＴ（以下、ｎ型ＭＯＳＦＥＴと略す）５ａで形成し、ｎ型ＭＯＳＦＥＴ５ａのゲート・ソース間に並列に、電圧制御用のツェナーダイオード８と、フォトダイオードアレイ７ｄとを接続し、ｎ型ＭＯＳＦＥＴ５ａのゲート・ソース間に一定以上の電圧が印加されないようにすることにより、ｎ型ＭＯＳＦＥＴ５ａの高抵抗状態を用いて、前記抵抗６（図２参照）を省いたた点で前記実施形態と異なる。

半導体リレー装置１ｅは、入力信号Ｓ１に応じて光信号Ｌ１を発生する発光ダイオードのＬＥＤ（発光素子）２ａを有する発光部２と、ＬＥＤ２ａの光信号Ｌ１を受けて交流電源をスイッチングする出力用の光結合型ＰＮＰＮスイッチ（以下、光スイッチと略す）３と、この光スイッチ３をオンする電圧をＰゲートとカソード間に発生させるため、光スイッチ３のＰゲートとカソード間に接続されるインピーダンス回路４と、そのドレイン・ソースがそれぞれ光スイッチ３のＰゲート・カソードに接続されるｎ型ＭＯＳＦＥＴ５ａと、
ｎ型ＭＯＳＦＥＴ５ａのゲート、ソース間に並列にそのカソード、アノードが接続される電圧制御用のツェナーダイオード８と、同じく並列にアノード、カソードが接続され、ＬＥＤ２ａの光信号Ｌ２を受光して起電力を発生するフォトダイオードアレイ７ｄとで構成される。

このインピーダンス回路４は、ｎ型ＭＯＳＦＥＴ５ａのみで形成される。このインピーダンス回路４のインピーダンスをＺで表し、このインピーダンスＺは、ここではｎ型ＭＯＳＦＥＴ５ａのドレイン・ソース間抵抗となる。

ｎ型ＭＯＳＦＥＴ５ａは、通常、ゲート電圧が印加されていない状態では、導通状態を保ち、ゲート・ソース間のゲート電圧が印加された場合に、印加電圧により導通状態を制御することができ、ドレイン・ソース間抵抗を可変することができる。従って、ゲート・ソース間に一定レベル以上の電圧が掛からないようにゲート電圧を設定することにより、ドレイン・ソース間抵抗を完全にオフではなく、わずかな導通を持つ高抵抗状態とすることができる。

フォトダイオードアレイ７ｄは、光信号を受光して発生する起電力により、そのアノード・カソード間に電圧Ｅｂを持つ。この電圧Ｅｂは、フォトダイオードアレイ７ｄに並列に接続されたツェナーダイオード８の固有のツェナー電圧Ｅｃより、大きな電圧を発生するようになっている。

ツェナーダイオード８は、フォトダイオードアレイ７ｄからの電圧Ｅｂが、カソード・アノード間に逆電圧として加えられ、ツェナー動作によりカソード・アノード間電圧は、ツェナー電圧Ｅｃに固定される。このツェナー電圧Ｅｃは、ｎ型ＭＯＳＦＥＴ５ａのゲートに印加されるが、その電圧の大きさは、ｎ型ＭＯＳＦＥＴ５ａのドレイン・ソース間にわずかな電流しか流れないように小さい値に選ばれている。従って、光スイッチ３がオンの時、ｎ型ＭＯＳＦＥＴ５ａにツェナー電圧Ｅｃが印加されても、完全にはオープンとはならず、ドレイン・ソース間抵抗を高抵抗状態に保つことができる。このため、光スイッチ３がオンの時、インピーダンス回路４のインピーダンスＺを高抵抗状態にでき、並列の抵抗（Ｒ）６（図２参照）を不要にできる。

一方、ＬＥＤ２ａの光信号Ｌ１が無い状態では、光スイッチ３はオフとなり、フォトダイオードアレイ７ｄも光信号Ｌ２を受光しないので電圧Ｅｂは発生しない。従って、ｎ型ＭＯＳＦＥＴ５ａのゲートにはバイアス電圧が掛からず、ｎ型ＭＯＳＦＥＴ５ａは、オン状態となりドレイン・ソース間は短絡され、インピーダンス回路４のインピーダンスＺはほぼゼロとなる。これにより、ｎ型ＭＯＳＦＥＴ５ａは、それ自身で短絡状態と高抵抗状態の二つの状態を形成することができる。

このように、ｎ型ＭＯＳＦＥＴ５ａのゲート・ソース間にフォトダイオードアレイ７ｄとツェナーダイオード８を並列に接続したことにより、光信号Ｌ１、Ｌ２により光スイッチ３のターンオンと同時に、ツェナー電圧Ｅｃを発生させる。このツェナー電圧Ｅｃにより、ｎ型ＭＯＳＦＥＴ５ａのゲート・ソース間に一定以上の電圧が印加されないようにすると、ｎ型ＭＯＳＦＥＴ５ａを高抵抗状態にでき、Ｐゲート・カソード間を高抵抗状態にすることができる。また、光スイッチ３がオフの時は、Ｐゲート・カソード間を短絡することができる。これにより、光スイッチ３がオン、オフ時の光感度の向上と、ノイズ耐量の低下防止を両立させることができる。

また、ｎ型ＭＯＳＦＥＴ５ａのゲート・ソース間にツェナーダイオード８を備えたことにより、インピーダンス回路４の抵抗６（図２参照）を不要にすることができ、インピーダンス回路をｎ型ＭＯＳＦＥＴ５ａのみで簡単に形成することができる。さらに、ツェナーダイオード８によるゲート・ソース間電圧の電圧制限作用により、ｎ型ＭＯＳＦＥＴ５ａのゲートの保護機能も果すことができる。

次に、本発明の第６の実施形態に係る半導体リレー装置について図６を参照して説明する。本実施形態の半導体リレー装置１ｆは、インピーダンス回路４にｐチャンネルのディプレッション型ＭＯＳＦＥＴ（以下、ｐ型ＭＯＳＦＥＴと略す）５ｂを備え、フォトダイオード７ｂをＮゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間に接続し、ツェナーダイオード８をｐ型ＭＯＳＦＥＴ５ｂのゲート・ソース間に設けた点で前記実施形態と異なる。

半導体リレー装置１ｆは、入力信号Ｓ１に応じて光信号Ｌ１を発生する発光ダイオードのＬＥＤ（発光素子）２ａを有する発光部２と、ＬＥＤ２ａの光信号Ｌ１を受けて交流をスイッチングする出力用の光結合型ＰＮＰＮスイッチ（以下、光スイッチと略す）３と、この光スイッチ３をオンする電圧をＰゲートとカソード間に発生させるため、光スイッチ３のＰゲート・カソード間に接続されるインピーダンス回路４と、そのドレイン・ソースがそれぞれ光スイッチ３のＰゲート・カソードに接続されるｐ型ＭＯＳＦＥＴ５ｂと、ｐ型ＭＯＳＦＥＴ５ｂのゲート、ソース間に並列にカソード、アノードが接続される電圧制御用のツェナーダイオード８と、Ｎゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間にカソード、アノードがそれぞれ接続されるフォトダイオード７ｂとで構成される。

光スイッチ３は、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２を備え、Ｔｒ１のエミッタ側をアノードとし、Ｔｒ１のコレクタとＴｒ２のベースとの交点をＰゲート、Ｔｒ１のベースとＴｒ２のコレクタとの交点をＮゲート、Ｔｒ２のエミッタ側をカソードとして構成される。

このインピーダンス回路４は、光スイッチ３のＮゲートとＰゲート間にドレインとソースが接続されるｐ型ＭＯＳＦＥＴ５ｂで形成される。ここで、このインピーダンス回路４のインピーダンスをＺで表すと、インピーダンスＺは、ｐ型ＭＯＳＦＥＴ５ｂのドレイン・ソース間抵抗となる。

ｐ型ＭＯＳＦＥＴ５ｂは、通常、ゲート電圧が印加されていない状態では、導通状態を保ち、ゲート・ソース間のゲート電圧が印加された場合に、印加電圧により導通状態を制御することができ、ドレイン・ソース間抵抗を可変することができる。従って、ゲート・ソース間に一定レベル以上の電圧が掛からないようにゲート電圧を設定することにより、ドレイン・ソース間抵抗を完全にオフではなく、わずかな導通を持つ高抵抗状態とすることができる。

フォトダイオード７ｂは、光信号Ｌ２を受光すると導通状態となり、この導通によりｐ型ＭＯＳＦＥＴ５ｂのゲートと光スイッチ３のＮゲート間を短絡し、ｐ型ＭＯＳＦＥＴ５ｂのゲート電圧とツェナーダイオード８のカソード側を、Ｎゲートの電圧まで上昇させる。

この時、ツェナーダイオード８には、そのカソードにＮゲートからの逆電圧が掛かり、ツェナー動作により、ｐ型ＭＯＳＦＥＴ５ｂのゲート・ソース間に固有のツェナー電圧Ｅｃを発生する。このツェナー電圧Ｅｃにより、ｐ型ＭＯＳＦＥＴ５ｂのゲート・ソース間の電圧は、ツェナー電圧Ｅｃに固定される。このツェナー電圧Ｅｃの大きさは、ｐ型ＭＯＳＦＥＴ５ｂのドレイン・ソース間にわずかな電流しか流れないように選ばれている。従って、光スイッチ３がオンの時、ｐ型ＭＯＳＦＥＴ５ｂにツェナー電圧Ｅｃが印加されても、完全にはオープンとはならず、ドレイン・ソース間抵抗を高抵抗状態に保つことができる。このため、光スイッチ３がオンの時、インピーダンス回路４のインピーダンスＺを高抵抗状態にでき、並列の抵抗（Ｒ）６（図３参照）を不要にできる。また、ツェナーダイオード８によるゲート・ソース間電圧の電圧制限作用により、ｎ型ＭＯＳＦＥＴ５ａのゲートの保護機能も果すことができる。

一方、光信号をない状態では、光スイッチ３はオフとなり、フォトダイオード７ｂも非導通となるので、ｐ型ＭＯＳＦＥＴ５ｂはオン状態となり、ドレイン・ソース間はショートされ、インピーダンス回路４のインピーダンスＺは、ほぼゼロとなる。

このように、光スイッチ３のＮゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間にフォトダイオード７ｂを設け、ｐ型ＭＯＳＦＥＴ５ｂのゲート・ソース間にツェナーダイオード８を設けたことにより、光スイッチ３のオン、オフ時に対応して、ｐ型ＭＯＳＦＥＴ５ｂを高抵抗状態と短絡状態に切り替えることができる。これにより、光スイッチ３がオン時の光感度の向上と、、オフ時のノイズ耐量の低下を防止を両立させることができる。また、ｐ型ＭＯＳＦＥＴ５ｂのゲートに接続されるツェナーダイオード８の制御をフォトダイオード７ｂの１個で簡単に行うことができる。またインピーダンス回路４の抵抗６（図３参照）を省けるので、インピーダンス制御回路の構成を簡単にでき、回路制御を極めて容易にできる。さらに、発光素子と受光素子は光結合で行えるので、両者を空間的に分離することができ、回路配置設計の自由度を高めることができる。

次に、本発明の第７の実施形態に係る半導体リレー装置について図７を参照して説明する。本実施形態の半導体リレー装置１ｇは、インピーダンス回路４にｐチャンネルのディプレッション型ＭＯＳＦＥＴ（以下、ｐ型ＭＯＳＦＥＴと略す）５ｂを備え、フォトトランジスタ７ｃのコレクタとエミッタを、それぞれＮゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間に接続し、ツェナーダイオード８をｐ型ＭＯＳＦＥＴ５ｂのゲート・ソース間に設けた点で前記実施形態と異なる。

半導体リレー装置１ｇは、入力信号Ｓ１に応じて光信号Ｌ１を発生する発光ダイオードのＬＥＤ（発光素子）２ａを有する発光部２と、ＬＥＤ２ａの光信号Ｌ１を受けて交流電源をスイッチングする出力用の光結合型ＰＮＰＮスイッチ（以下、光スイッチと略す）３と、この光スイッチ３をオンする電圧をＰゲートとカソード間に発生させるため、光スイッチ３のＰゲート・カソード間に接続されるインピーダンス回路４と、そのドレイン・ソースがそれぞれ光スイッチ３のＰゲート・カソードに接続されるｐ型ＭＯＳＦＥＴ５ｂと、ｐ型ＭＯＳＦＥＴ５ｂのゲート、ソース間に並列にカソード、アノードが接続される電圧制御用のツェナーダイオード８と、Ｎゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間にコレクタとエミッタが接続され、ＬＥＤ２ａの光信号を受光して導通するフォトトランジスタ７ｃとで構成される。

このインピーダンス回路４は、光スイッチ３のＰゲートとカソード間にドレインとソースが接続されるｐ型ＭＯＳＦＥＴ５ｂで形成される。ここで、このインピーダンス回路４のインピーダンスをＺで表すと、インピーダンスＺは、ｐ型ＭＯＳＦＥＴ５ｂのドレイン・ソース間抵抗となる。

上記構成において、ｐ型ＭＯＳＦＥＴ５ｂのゲートと光スイッチ３のＮゲートに接続されたフォトトランジスタ７ｃは、光信号Ｌ２を受光して感度良く導通し、ｐ型ＭＯＳＦＥＴ５ｂのゲートと光スイッチ３のＮゲート間を短絡する。これにより、ｐ型ＭＯＳＦＥＴ５ｂのゲートに接続されるツェナーダイオード８のカソードにＮゲートからの逆電圧が掛かり、ツェナー動作により、ツェナーダイオード８は、固有のツェナー電圧Ｅｃが発生する。このツェナー電圧Ｅｃにより、ｐ型ＭＯＳＦＥＴ５ｂのゲート・ソース間の電圧は、ツェナー電圧Ｅｃに固定される。このツェナー電圧Ｅｃの大きさは、ｐ型ＭＯＳＦＥＴ５ｂのドレイン・ソース間にわずかな電流しか流れないように小さい値に選ばれている。従って、光スイッチ３がオンの時、ｐ型ＭＯＳＦＥＴ５ｂにツェナー電圧Ｅｃが印加されても、完全にはオープンとはならず、ドレイン・ソース間抵抗を高抵抗状態に保つことができる。このため、光スイッチ３がオンの時、インピーダンス回路４のインピーダンスＺを高抵抗状態にでき、並列の抵抗（Ｒ）６（図４参照）を不要にできる。また、ツェナーダイオード８によるゲート・ソース間電圧の電圧制限作用により、ｎ型ＭＯＳＦＥＴ５ａのゲートの保護機能も果すことができる。

このように、光スイッチ３のＮゲートとｐ型ＭＯＳＦＥＴ５ｂのゲート間にフォトトランジスタ７ｃを設け、ｐ型ＭＯＳＦＥＴ５ｂのゲート・ソース間にツェナーダイオード８を設けたことにより、光スイッチ３のオン、オフ時に対応して、ｐ型ＭＯＳＦＥＴ５ｂを高抵抗状態と短絡状態に光感度良く切り替えることができる。これにより、光スイッチ３がオン時の光感度の向上と、オフ時のノイズ耐量の低下防止を両立させることができる。また、ｐ型ＭＯＳＦＥＴ５ｂのゲート電圧の制御をフォトトランジスタ７ｃで行うことができるので、インピーダンス制御回路を安定に制御感度良く構成できる。さらに、発光素子と受光素子は光結合で行えるので、両者を空間的に分離することができ、回路配置設計の自由度を高めることができる。

以上述べたように、本実施形態に係る半導体リレー装置１ａ乃至１ｇによれば、光スイッチ３のＰゲート・カソード間のインピーダンス回路４を、抵抗６とＭＯＳＦＥＴ５の並列回路で構成し、入力信号に対応した光信号Ｌ２を受光する受光素子７によりＭＯＳＦＥＴ５の導通を制御することにより、光スイッチ３のオン、オフ時に同期してインピーダンス回路４のインピーダンスを簡単に切り替えることができる。従って、光スイッチ３のオン時に、インピーダンスを大きくして光感度を向上し、光スイッチ３のオフ時には、インピーダンスを小さくしてノイズ耐量の低下を防止することの両立を確実に行うことができる。

また、フォトダイオードアレイをｎチャンネルのＭＯＳＦＥＴのゲート、ソース間に設けることにより、光信号により起電力を誘起させることができ、ＭＯＳＦＥＴのゲートバイアス回路が不要となり、ＭＯＳＦＥＴの導通を光信号により容易に制御することができる。これにより、光信号に同期して簡単にインピーダンス回路のインピーダンスを可変でき、光スイッチのオン、オフと同期させて、光感度の向上と、ノイズ耐量の低下の防止との両立を確実に行うことができる。

また、フォトダイオードをｐチャンネルのＭＯＳＦＥＴのゲート・ソース間に設けたことにより、光信号の制御によりフォトダイオード１個でＭＯＳＦＥＴを簡単にスイッチングさせることができ、制御回路を簡単にできる。これにより、光信号に同期して簡単にインピーダンス回路のインピーダンスを可変でき、光スイッチのオン、オフと同期させて、光感度の向上と、ノイズ耐量の低下の防止との両立を確実に行うことができる。

また、受光素子をフォトトランジスタとしたことにより、ＮゲートとＭＯＳＦＥＴのゲート間電圧を三端子素子で感度良く制御できるため、回路設計がやり易く、安定した精度の良いＭＯＳＦＥＴの導通制御を行うことができる。

さらに、ＭＯＳＦＥＴのゲート・ソース間にツエナーダイオードを設けたことにより、固定したツェナー電圧を用いてＭＯＳＦＥＴを安定に制御できるので、ゲート・ソース間を確実に高抵抗状態にでき、ＭＯＳＦＥＴの並列抵抗を不要にし、インピーダンス回路を簡単にすることができる。また、ＭＯＳＦＥＴのゲートへの過電圧印加時におけるゲート破壊を防止することができる。

本発明の第１の実施形態に係る半導体リレー装置の構成図。 本発明の第２の実施形態に係る半導体リレー装置の構成図。 本発明の第３の実施形態に係る半導体リレー装置の構成図。 本発明の第４の実施形態に係る半導体リレー装置の構成図。 本発明の第５の実施形態に係る半導体リレー装置の構成図。 本発明の第６の実施形態に係る半導体リレー装置の構成図。 本発明の第７の実施形態に係る半導体リレー装置の構成図。 （ａ）は従来例の半導体リレー装置の構成図、（ｂ）は（ａ）のＰＮＰＮ層側の等価回路図。

符号の説明

１ａ〜１ｇ 半導体リレー装置
２ａ ＬＥＤ（発光素子）
３ 光スイッチ（光結合型ＰＮＰＮスイッチ）
４ インピーダンス回路
５ ＭＯＳＦＥＴ（ディプレッション型ＰチャンネルＭＯＳＦＥＴ）
５ａ ｎチャンネルのＭＯＳＦＥＴ
５ｂ ｐチャンネルのＭＯＳＦＥＴ
６ 抵抗
７ 受光素子
７ａ、７ｄ フォトダイオードアレイ（受光素子）
７ｂ フォトダイオード（受光素子）
７ｃ フォトトランジスタ
８ ツェナーダイオード
Ｌ１ 光信号
Ｌ２ 光信号
Ｓ１ 入力信号

Claims (5)

1. 入力信号に応じて光信号を発生する発光素子と、この発光素子の光信号を受けて交流をスイッチングする出力用の光結合型ＰＮＰＮスイッチと、前記ＰＮＰＮスイッチをオンするための電圧を該ＰＮＰＮスイッチのＰゲート・カソード間に発生させるインピーダンス回路と、を備えた半導体リレー装置において、
   前記インピーダンス回路は、抵抗と、この抵抗と並列にドレイン・ソース間が接続されたディプレッション型ＭＯＳＦＥＴとを備え、入力信号が無いときには、前記ディプレッション型ＭＯＳＦＥＴにより、前記ＰＮＰＮスイッチのＰゲート・カソード間を短絡し、入力信号が入力されたときには、前記発光素子の光信号を受けた受光素子により、前記ディプレッション型ＭＯＳＦＥＴのドレイン・ソース間をオフ乃至高抵抗状態として、前記ＰＮＰＮスイッチのＰゲート・カソード間を高抵抗状態とすることを特徴とする半導体リレー装置。
2. 前記ディプレッション型ＭＯＳＦＥＴをｎチャンネル型とし、そのドレイン、ソースをそれぞれ前記ＰＮＰＮスイッチのＰゲート、カソードに接続すると共に、そのゲート・ソース間に前記受光素子としてフォトダイオードアレイを設け、該ゲート、ソースのそれぞれに前記フォトダイオードアレイのカソード、アノードを接続したことを特徴とする請求項１に記載の半導体リレー装置。
3. 前記ディプレッション型ＭＯＳＦＥＴをｐチャンネル型とし、そのソース、ドレインをそれぞれ前記ＰＮＰＮスイッチのＰゲート、カソードに接続すると共に、前記ＰＮＰＮスイッチのＮゲートと前記ディプレッション型ＭＯＳＦＥＴのゲートの間に前記受光素子としてフォトダイオードを設けたことを特徴とする請求項１に記載の半導体リレー装置。
4. 前記フォトダイオードに代えて、フォトトランジスタとしたことを特徴とする請求項３に記載の半導体リレー装置。
5. 前記インピーダンス回路は、前記ディプレッション型ＭＯＳＦＥＴのゲート・ソース間にツエナーダイオードを設け、該ゲート・ソース間に一定以上の電圧が印加されないようにすることにより、前記ＭＯＳＦＥＴの高抵抗状態を用いて前記抵抗を省いたことを特徴とする請求項２乃至請求項４のいずれかに記載の半導体リレー装置。

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