JP3001964B2 - バッファ制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ATM交換機等において、バッファメモリに
入力する情報の流量を制御して輻輳状態を解消するバッ
ファ制御装置に関する。

［従来の技術］ 一般に、ATM交換機等は、処理能力以上にセルを受信
してそのスイッチ網が輻輳状態にならないように、受信
した情報の一単位としてのセルをスイッチング処理する
前に入力セルの流量制限を行なっている。ATM交換機等
には、このような流量制限を行なう装置として、バッフ
ァ制御装置が設けられている。

この種のバッファ制御装置としては、本出願人が先
に、特許願１−8730号明細書及び図面に開示したような
ものが知られている。

この装置は、バッファメモリがフルのときに優先セル
（高い優先順位が設定されたセル）が送られてくると、
先に記録されていた非優先セル（低い優先順位が設定さ
れたセル）を廃棄するもので、次の構成を有している。

第２図に示すように、バッファ制御装置１は、優先識
別回路２、制御回路３、書込みアドレス発声回路４、廃
棄アドレス発生回路５、セレクタ回路６及び読出しアド
レス発生回路７から構成され、それぞれバッファメモリ
８に接続されている。

第３図はバッファ制御装置に適用されるセルのフォー
マットの一例で、このセル10はヘッダ11とデータエリア
13とから構成され、ヘッダ11に優先セルまたは非優先セ
ルのいずれであるかを示す廃棄優先ビットを記録する廃
棄優先ビットエリア12が設けられている。そして、この
ビットエリア12に廃棄優先ビットが示されているセル10
は、非優先セルとしてバッファメモリ８がフルのときに
優先的に廃棄される。

第２図中、優先識別回路２は、セル10を受信したこと
を検出し、受信したセル10の廃棄優先ビットエリア12よ
り優先セルか否かを識別する。この識別回路２は、受信
したセル10をバッファメモリ８に送出すると共に、優先
または非優先のいずれのセル10が到着したかを制御回路
３及び廃棄アドレス発生回路５に通知する。

バッファメモリ８は記憶番地であるアドレス毎に複数
のセル10を記憶する記憶部で、データ入力端子Din（ラ
イトデータ）、書込みアドレス入力端子Ain（ライトア
ドレス）、データ出力端子Dout（データアウト）、読出
しアドレス入力端子Aout（リードアドレス）、書込み制
御端子MW（メモリライト）及び読出し制御端子MR（メモ
リリード）を有する。

書込みアドレス発生回路４は、制御回路３の制御に従
って受信したセル10の書込みアドレスをセレクタ回路６
及び廃棄アドレス発生回路５にそれぞれ出力する。

廃棄アドレス発生回路５は、非優先セルが書込まれる
部分であるバッファメモリ８のアドレスを記憶する。即
ち、廃棄アドレス発生回路５は、受信したセル10が非優
先セルである旨の通知を受けると、この非優先セルの書
込みアドレスを、優先セルの入力によりその優先セルの
書込みを許して自己は廃棄される廃棄アドレスとして記
憶する。そして、廃棄アドレス発生回路５は、記憶した
廃棄アドレスをセレクタ回路６に出力する。

セレクタ回路６は、通常、書込みアドレス発生回路４
からのアドレスをバッファメモリ８の入力端子Ainに出
力するが、制御回路３よりバッファメモリ８がフルであ
る旨の制御信号を受信すると、廃棄アドレス発生回路５
からのアドレスを入力端子Ainに出力する。

読出しアドレス発生回路７は、バッファメモリ８に記
録されているセル10の読出しアドレスを出力する回路
で、制御回路３の指示に従いデータ出力端子Doutより出
力するセル10のアドレスをバッファメモリ８の読出しア
ドレス入力端子Aoutに出力する。

制御回路３は、受信したセル10の書込み制御及び読出
し制御をバッファメモリ８に行なう。即ち、この制御回
路３は、バッファメモリ８に空きがあれば、その空きア
ドレスを書込みアドレス発生回路４より出力し、このア
ドレス先に受信したセル10が書込まれるよう制御する。
また、バッファメモリ８がフルのときに非優先セルを受
信すると、その廃棄制御を行なう。さらに、バッファメ
モリ８がフルのときに優先セルを受信すると、制御回路
３は、廃棄アドレス発生回路５に記憶されたアドレス
に、受信した優先セルが書込まれるようにその書込み制
御を行なう。

以上のように構成されたバッファ制御装置では、セル
10が入力すると、優先識別回路２がそれを検出し、廃棄
優先ビットが記載されているか否かを識別して優先セル
か否かを判断し、その結果を制御回路３及び廃棄アドレ
ス発生回路５に送出すると共に、セル10をバッファメモ
リ８に送出する。

制御回路３は、バッファメモリ８に空きがあると、入
力したセル10のアドレス先を出力するよう書込みアドレ
ス発生回路４を制御すると共に、この回路４からのアド
レスがバッファメモリ８に出力されるようにセレクタ回
路６を制御する。さらに、書込み制御端子MWにライト信
号を送信し、セル10がバッファメモリ８のアドレスに記
憶される。

このとき、受信したセル10が非優先セルの場合には、
廃棄アドレス発生回路５は書込みアドレス発生回路４よ
り出力されたこの非優先セルのアドレスを記憶する。

バッファメモリ８がフルのときに非優先セルを受信す
ると、第４図（ｂ）に示すように、制御回路３はメモリ
ライト信号を書込み制御端子MWに出力せず、セル10はバ
ッファメモリ８に記憶されずに廃棄される。

バッファメモリ８がフルのときに優先セルを受信する
と、第４図（ａ）に示すように、バッファメモリ８に記
憶されている非優先セルを廃棄し、受信した優先セルを
このメモリ８に記憶する。

［発明が解決しようとする課題］ しかしながら、上記構成のバッファ制御装置では、全
てのセル10がバッファメモリ８に一旦入力し、このメモ
リ８内で蓄積、廃棄制御が行なわれるため、一時に大量
のセル10が入力すると、バッファメモリ８は容易にフル
となる。そして、このメモリ８に記憶されたセル10が全
て優先セルであるときには、その記憶されたセル10を保
護するように制御されるだけであるため、この状態で低
廃棄率が望まれる優先セルが入力しても廃棄されてしま
うという問題点がある。

本発明は、以上述べた問題点を解決するためになされ
たもので、優先セルの廃棄を最小限に抑え、データ伝送
品質の向上を図ることができるバッファ制御装置を提供
することを目的とする。

［課題を解決するための手段］ 本発明は、優先順位を設けた複数の情報を、その優先
順位に応じてバッファメモリへ蓄積、廃棄制御するバッ
ファ制御装置において、各情報の優先順位と通信チャネ
ルごとに設けた各情報の優先順位を検知する優先順位検
知手段と、各情報の蓄積、廃棄制御を行う廃棄制御手段
と、廃棄制御手段の廃棄起動制御を行い、各情報を優先
順位に応じて廃棄させる廃棄起動制御手段と、バッファ
メモリの情報蓄積容量の瞬時値を検出する待ち行列長検
出手段と、バッファメモリの情報蓄積容量の任意時間に
おける平均値を検出する平均待ち行列長検出手段と、優
先順位検知手段により入力情報の各情報の優先順位と通
信チャネルごとに設けた各情報の優先順位を検知し、待
ち行列長検出手段及び平均待ち行列長検出手段で検出す
るバッファメモリの情報蓄積容量が所定の設定量を越え
たとき、廃棄制御手段を廃棄起動制御手段を介して制御
して入力情報の各情報の優先順位と通信チャネルごとに
設けた各情報の優先順位及び所定の設定量に対応した廃
棄制御及び情報の入力制限を行なう主制御手段とを設け
たことを特徴とするバッファ制御装置である。

［作用］ 前記構成により、優先順位検知手段には入力端子か
ら、優先セル、非優先セルが同時に不規則状態で入力し
ている。

待ち行列長検出手段及び平均待ち行列長検出手段は、
バッファメモリの情報蓄積容量を常時監視し、バッファ
メモリへの情報の蓄積容量が設定値を越えるまでは廃棄
制御は行なわず、全ての情報をバッファメモリに蓄積す
る。設定値を越えれば、優先順位検知手段を制御して入
力情報の優先順位を判断し、廃棄制御回路により優先順
位の低い情報から順次廃棄してバッファメモリへの情報
の入力が許容限度を越えないようにする。さらに、許容
限度を越えるおそれがある場合は、情報の入力を制限
し、許容限度を越えるのを防止する。これにより、バッ
ファメモリがフルになることはほとんどなくなり、優先
順位の高いセルの廃棄を最小限に抑える。

［実施例］ 以下に本発明の一実施例を第１図、第５図〜第８図に
基づいて説明する。

第１図は本実施例のバッファ制御装置を示すブロック
図である。図中の21は入力端子22からの入力バス23を介
して入力された情報としての固定長のデータ（第３図に
示すセル10と同様のセル）が優先セルであるか否かを判
断する優先順位検知手段としての優先セルチェック回路
で、その判断動作を後述する瞬時値ｑがしきい値ｘ％を
越えたときに行なうと共に、この優先セルチェック回路
21に入力するセルがどのチャネルからのものかを判断
し、それらの結果を後述する制御プロセッサ35に送出す
る。なお、優先セルか否かの情報及びチャネル情報が優
先情報として制御プロセッサ35に入力すると、非優先セ
ルか優先セルかが判断されると共に、各チャネルに接続
された機器の優先度が予め設定されているため、優先セ
ルが高優先セルか低優先セルかが判断される。

25は非優先セル及び低優先セルの蓄積、廃棄制御を行
なう廃棄制御手段としての廃棄制御回路で、後述する廃
棄起動制御回路32からの廃棄起動信号により廃棄制御を
行なうと共に、第２図に示す従来のバッファ制御装置と
しての機能（第２図中の装置１内の全ての回路2,3,4,5,
6,7,）を備えている。

30は待ち行列長検出手段としての待ち行列長検出回路
で、従来のバッファメモリ８と同様に入力セルを蓄積す
るバッファメモリ27に蓄積されたセル数（蓄積容量）の
瞬時値、即ち、待ち行列長の瞬時値ｑ％を検出すると共
に、制御動作を開始するための設定値としての待ち行列
長しきい値x,z％が予め設定され、瞬時値ｑ％がしきい
値x,z％を越えたか否かで後述する制御を行なうように
なっている。

31は平均待ち行列長検出手段としての平均待ち行列長
検出回路で、バッファメモリ27に蓄積されたセル数の平
均値、即ち、待ち行列長の平均値％を検出すると共
に、制御動作を開始するための設定値としての平均待ち
行列長しきい値ｙ％が予め設定され、平均値％がしき
い値ｙ％を越えたか否かで後述する制御を行なうように
なっている。なお、各しきい値x,y,zは、例えば、ｘ＝5
0％、ｙ＝75％、ｚ＝75％程度に設定されている。

32は廃棄起動制御手段としての廃棄起動制御回路で、
待ち行列長検出回路30からの出力信号（瞬時値ｑ％がし
きい値ｘ％を越えた旨の信号）により、廃棄制御回路25
に廃棄起動信号を出力して直接非優先セルの廃棄制御を
行なうと共に、後述する制御プロセッサ35の制御によ
り、廃棄制御回路25へ廃棄起動信号を出力し、低優先セ
ルを廃棄させるようになっている。

35は主制御装置としての制御プロセッサで、第７図及
び第８図に示す処理機能が格納され、待ち行列長検出回
路30、平均待ち行列長検出回路31の検出値によって優先
セルチェック回路21及び廃棄起動制御回路32をそれぞれ
制御する。

前記待ち行列長検出回路30及び平均待ち行列長検出回
路31は、第５図及び第６図に示すように構成されてい
る。

待ち行列長検出回路30は、アップダウンカウンタ37と
２つのコンパレータ38,39とから構成されている。アッ
プダウンカウンタ37にはバッファメモリ27に接続された
データ入力バス（従来のデータバス15に対応するバス）
とデータ出力バス（従来のデータバス16に対応するバ
ス）とからのセル入力信号及びセル出力信号がそれぞれ
入力され、バッファメモリ27への入力セル数と出力セル
数との差をカウントするようになっている。アップダウ
ンカウンタ37でカウントした値を出力信号としてｋ本の
出力バス41のいずれかによって２つのコンパレータ38,3
9に出力される。そして、第１コンパレータ38にはしき
い値ｘ％が設定され、第２コンパレータ39にはしきい値
ｚ％が設定される。各コンパレータ38,39に出力される
待ち行列長の瞬時値ｑ％は、第６図（ａ）のように、し
きい値ｘ％、ｚ％に達した時点でその旨の出力信号を送
出する。

平均待ち行列長検出回路31は、加算器42とコンパレー
タ43とから構成されている。加算器42にはアップダウン
カウンタ37からのｋ本の出力バス41が接続され、アップ
ダウンカウンタ37における各瞬時値ｑ％は加算器42にも
出力されている。加算器42ではクリア信号がｎ周期毎に
入力され、このｎ周期間に出力された瞬時値ｑ％が加算
されてＭ本のバス44のいずれかを介してコンパレータ43
に入力し、このコンパレータ43から、第６図（ｂ）に示
すように、待ち行列長の平均値％が出力され、平均待
ち行列長しきい値ｙ％に達したとき、その旨の信号が出
力される。

次に、前記構成のバッファ制御装置の動作を、第７図
及び第８図を基に説明する。

優先セルチェック回路21には入力端子22から、優先セ
ル、非優先セルが同時に不規則状態で入力している。待
ち行列長検出回路30及び平均待ち行列長検出回路31で
は、バッファメモリ27のセル蓄積容量を常時監視してい
る。

そして、待ち行列長の瞬時値ｑ％がしきい値ｘ％を越
えた否かを監視し（S1）、越えていないときは廃棄制御
は行なわず、全てのセルをバッファメモリ27に蓄積する
（S2）。瞬時値ｑ％がしきい値ｘ％を越えたときは優先
セルチェック回路21を制御して入力セルが優先セルであ
るか否か及びいずれのチャネルから入力したものか、即
ち優先情報を取込み（S3）、この優先情報を廃棄起動制
御回路32に通知する（S4）。

一方、廃棄起動制御回路32においては、待ち行列長検
出回路30から瞬時値ｑ％がしきい値ｘ％を越えた旨の出
力信号を受けると、この回路32が独自に作動して廃棄制
御回路25に前記優先情報に沿った廃棄起動信号を出力
し、入力セルのうち、非優先セルを全て廃棄する。

次に、瞬時値ｑ％がしきい値ｚ％を越えたか否かを監
視し（S5）、越えていないときは非優先セルが廃棄され
た後の低優先セル及び高優先セルの全てをバッファメモ
リ27に蓄積する（S6）。瞬時値ｑ％がしきい値ｚ％を越
えたときは、瞬時値ｑ％が100％に達したか否かを判断
し（S7）、100％に達していないときは、低優先セルを
廃棄するように廃棄起動制御回路32を制御し、高優先セ
ルのみをバッファメモリ27に蓄積する（S8）。

瞬時値ｑ％が100％に達したとき（バッファメモリ27
内の蓄積容量がフルのとき）は、廃棄制御回路25に内蔵
された第２図の従来構成部分で通常処理を行なう（S
9）。即ち、制御プロセッサ35からの優先情報により、
優先セルを受信すると、バッファメモリ27に蓄積された
非優先セルが廃棄され、その部分に優先セルが蓄積され
る。

さらに、本実施例では、優先セルを低優先セルと高優
先セルとに区別しているため、優先セルのみが蓄積され
たバッファメモリ27に高優先セルを受信すると、従来の
非優先セルと優先セルとの関係と同じようにしてバッフ
ァメモリ27に蓄積された低優先セルが廃棄され、その部
分に高優先セルが蓄積される。

さらに、前記処理動作の間は常時呼の接続要求制御処
理が行なわれている。即ち、待ち行列長の平均値％が
平均待ち行列長しきい値ｙ％を越えたか否かを監視し
（S11）、越えていなければリターンする。平均値％
がしきい値ｙ％を越えたときは、各チャネルを介して接
続された各端末に対して新規呼受付拒否信号を送出し、
現在状態以上にセル入力量が増加して許容限度を越える
のを防止する。

以上のように、入力するセルに三段階の優先順位を設
け、バッファメモリ27の蓄積容量の変化に応じてバッフ
ァメモリ27に入力する前に優先順位の低いセルから順に
廃棄して情報の輻輳状態を防止すると共に、許容限度を
越えるおそれがある場合には新規呼の受付けを拒否し、
セル入力量が許容限度を越えるのを確実に防止する。こ
れにより、バッファメモリ27がフルになってしまうこと
はほとんどなくなり、優先順位の高いセルの廃棄を最小
限に抑えて、データ伝送品質の向上を図ることができ
る。

なお、本実施例では、優先順位を検知する回路とし
て、優先セルチェック回路21と廃棄制御回路25内に設け
られた従来技術同様の優先識別回路２とを設けたが、優
先識別回路２を省略し、この回路２の機能を優先セルチ
ェック回路21に持たせるようにしてもよい。

また、本実施例では、瞬時値ｑがしきい値ｚを越えて
100％に達していない状態で、廃棄制御回路25によって
低優先セルを廃棄させるようにしたが（S8）、バッファ
メモリ27に優先セル（低優先セル及び高優先セル）のみ
が蓄積されたか否かを検知し、蓄積されたセルが全て優
先セルとなったときに低優先セルを廃棄させるようにし
てもよい。

［発明の効果］ 以上、詳述したように本発明によれば、主制御手段
で、優先順位検知手段を制御して入力情報の優先順位を
判断し、待ち行列長検出手段及び平均待ち行列長検出手
段を制御してバッファメモリの情報蓄積容量を検出し、
その容量が許容量を越えたとき、廃棄起動制御手段を介
して廃棄制御手段を制御し、入力情報の優先順位に応じ
て廃棄制御の行なうと共に、情報の入力制限を行なうよ
うにしたので、情報の入力量が許容限度を越えるのを確
実に防止することができる。

この結果、バッファメモリが許容量を越える程に情報
が入力することがなくなり、優先順位の高い情報の廃棄
を最小限に抑えて、データ伝送品質の向上を図ることが
できる。

【図面の簡単な説明】

第１図は本発明のバッファ制御装置を示すブロック図、
第２図は従来のバッファ制御装置を示すブロック図、第
３図はセルのフォーマットを示す構成図、第４図は従来
技術における廃棄制御例を示す動作図、第５図は第１図
のバッファ制御装置の待ち行列長検出回路及び平均待ち
行列長検出回路を示すブロック図、第６図（ａ）は待ち
行列長検出回路の出力特性線図、第６図（ｂ）は平均待
ち行列長検出回路の出力特性線図、第７図は入力したセ
ル処理動作を示すフローチャート、第８図は呼の接続処
理を示すフローチャートである。 21……優先セルチェック回路、25……廃棄制御回路、27
……バッファメモリ、30……待ち行列長検出回路、31…
…平均待ち行列長検出回路、35……制御プロセッサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 萩尾 正己 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平２−190059（ＪＰ，Ａ) 特開 平２−214243（ＪＰ，Ａ) 電子情報通信学会春季大会講演論文集 Ｂ−350 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】優先順位を設けた複数の情報を、その優先
   順位に応じてバッファメモリへ蓄積、廃棄制御するバッ
   ファ制御装置において、 各情報の優先順位と通信チャネルごとに設けた前記各情
   報の優先順位を検知する優先順位検知手段と、 前記各情報の蓄積、廃棄制御を行う廃棄制御手段と、 前記廃棄制御手段の廃棄起動制御を行い、前記各情報を
   前記優先順位に応じて廃棄させる廃棄起動制御手段と、 バッファメモリの情報蓄積容量の瞬時値を検出する待ち
   行列長検出手段と、 前記バッファメモリの前記情報蓄積容量の任意時間にお
   ける平均値を検出する平均待ち行列長検出手段と、 前記優先順位検知手段により入力情報の前記各情報の優
   先順位と通信チャネルごとに設けた前記各情報の優先順
   位を検知し、前記待ち行列長検出手段及び前記平均待ち
   行列長検出手段で検出する前記バッファメモリの前記情
   報蓄積容量が所定の設定量を越えたとき、前記廃棄制御
   手段を前記廃棄起動制御手段を介して制御して前記入力
   情報の前記各情報の優先順位と通信チャネルごとに設け
   た前記各情報の優先順位及び前記所定の設定量に対応し
   た廃棄制御及び情報の入力制限を行なう主制御手段と を設けたことを特徴とするバッファ制御装置。