JP3432769B2 - 帯域制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパケット伝送に於い
て伝送帯域を制御するための帯域制御装置に関する。

【０００２】

【従来の技術】従来、帯域制御装置は特開平１０−１０
７８０２号などに示されているように、非同期転送モー
ド（以下ＡＴＭと記す）に用いられている。図７に、従
来の帯域制御装置の構成を示す。６１はファーストイン
ファーストアウト型のバッファ、６２はバッファ６１の
読み出し信号を発生する読み出し制御回路である。

【０００３】ＡＴＭの場合、セル長が一定（５３バイ
ト）のため、送信セルの平均ビットレートを制御するの
はその読み出し間隔を操作してやるだけでよい。例えば
１０ms毎に読み出しを行えば、 ５３×８bit／１０ms＝４２．４kbit/s というわけであるからｘbit/sで送信したければ ５３×８bit／ｘbit/s 毎に読み出せばいいことになる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の帯域制御装置ではＡＴＭセル、すなわち一定長のパ
ケットしか扱えず、可変長のパケットが扱えないという
問題を有していた。

【０００５】本発明は上記従来の問題点を解決するもの
で、可変長パケットでも帯域を制御できる帯域制御装置
を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記問題を解決するため
に本発明は、過去に送信したパケットデータの平均値を
求める手段を設け、その平均値が予め定められたビット
レートに近くなるようにバッファからの読み出しを制御
するように構成する。これにより、可変長パケットでも
帯域を制御できる優れた帯域制御装置を提供できる。

【０００７】

【発明の実施の形態】本発明の請求項１に記載の本発明
は、受信したパケットを蓄積するファーストインファー
ストアウト型のバッファと、過去に送信したパケットデ
ータのビットレートを求め、予め定められたビットレー
トに近くなるようにバッファからの読み出しを制御する
とともに、算出された平均ビットレートが予め定められ
た第１の基準ビットレート以下を示し、かつバッファ内
にパケットデータが存在する場合にパケットデータの読
み出しを開始し、算出された平均ビットレートが予め定
められた第１の基準ビットレートより大きい値として設
定されている第２の基準ビットレート以上となった場合
には次のパケットデータを読み出さない制御を行う読出
し制御回路とを備えた帯域制限装置において、読出し制
御回路は、算出された平均ビットレートが第１の基準ビ
ットレートより小さい値として設定されている第３の基
準ビットレート以下を示した場合、その直後の１回のみ
第２の基準ビットレートの値を設定値より少なくとも大
きい値に一時的に可変することを特徴とする。これによ
り、様々な長さのパケットを受信しても読み出し制御に
よって送信パケットデータのビットレートが定められた
値に近くなるように動作させることができる。

【０００８】

【０００９】

【００１０】また、請求項１に記載の本発明は、送信す
べきパケットがバッファ内に十分ある場合は平均ビット
レートが第１の基準ビットレート以上で第２の基準ビッ
トレート以下の間で推移させることができるようにな
る。

【００１１】また、請求項１記載の本発明は、読出し制
御回路によって算出された平均ビットレートが第１の基
準ビットレートより小さい値として設定されている第３
の基準ビットレート以下を示した場合、その直後の１回
のみ第２の基準ビットレートの値を設定値より少なくと
も大きい値に一時的に可変するように構成としているこ
とから、それまで送信パケットが少なかった場合に一時
的に大量のデータ送信を許すことができるようになる。

【００１２】また、請求項２に記載のように、本発明に
おける読み出し制御回路は、所定時間範囲中における送
信パケットのデータビット数を計数する手段と、送信し
たパケットデータのビット数を順次格納する手段と、格
納されている最近のｎ回のパケットデータのビット数か
ら平均ビットレートを算出する手段とを備えた構成とす
れば、有限時間内の平均ビットレートを制御できるよう
になる。

【００１３】以下、本発明の実施の形態について説明す
る。

【００１４】（実施の形態１）図１は本発明の実施の形
態１の構成を示すブロック図である。パケットは、パケ
ット書き込み回路１１で受信される。このパケットは、
ファーストインファーストアウトメモリ（以下ＦＩＦＯ
と略す）１２に書き込まれる。このＦＩＦＯ１２は、パ
ケット用の入出力端子Ｐin,Ｐoutと、デリミタ用の入出
力端子Ｄin,Ｄoutの２bit 幅を有している。

【００１５】パケット読み出し回路１３は、ＦＩＦＯ１
２のパケットを所定時期に読み出す。読み出し制御回路
１４には、パケット読み出し回路１３の読み出しを制御
するもので、読み出し信号の数を数えるカウンタ１５
と、動作開始からの時間を計数するタイマ１６を備え
る。

【００１６】上記構成において、パケット書き込み回路
１１は、パケットが受信されると、直ちにその内容がＦ
ＩＦＯ１２のＰin入力に書き込む。同時に、デリミタ入
力Ｄinには「０」が書き込む。また、ＦＩＦＯ１２にパ
ケットの最終ビットが書き込まれるときには同時にデリ
ミタ入力Ｄinに「１」を書き込む。

【００１７】一方、ＦＩＦＯ１２の読み出し側では、読
み出し制御回路１４においてカウンタ１５が動作開始か
ら今までの読み出し信号の数、すなわち送信したビット
数を計数する。また、読み出し制御回路１４は、送信し
たビット数をタイマ１６の値で除することによって今ま
での平均ビットレートを求める。読み出し制御回路１４
は、求められた今の平均ビットレートの値と予め定めら
れた基準ビットレートＢＲ１の値を一定時間ｄｔ毎に比
較し、平均ビットレートが基準ビットレートＢＲ１を下
回った場合にパケット読み出し可と判定し、パケット読
み出し回路１３に対し読み出し許可信号ＥＮを出力す
る。

【００１８】パケット読み出し回路１３は、読み出し許
可信号ＥＮが入力されるとＦＩＦＯ１２が空でないこと
を確認し、読み出しを開始する。読み出しを続けデリミ
タ出力Ｄout から「１」が読み出された時点で一つのパ
ケットの読み出しが完了し、一旦読み出しを終了する。
以降、再び読み出し許可信号ＥＮが入力されればこの動
作を繰り返す。また、読み出し許可信号ＥＮが入力され
てもＦＩＦＯ１２が空であれば読み出しは行わない。

【００１９】ここで具体例として、パケットデータの読
み出し速度を１０Mbit/s、パケットの最大長を１５１８
バイトとする。すると最大長のパケットでも送信にかか
る時間は １５１８×８bit／１０Mbit/s≒１．２ms である。

【００２０】図２は、上記構成の動作を示すタイミング
チャートである。具体例として、ｄｔ＝１０ms、基準ビ
ットレートＢＲ１＝１０kbit/sとし、動作開始から今ま
での時間を１０s、動作開始から今までに送信したビッ
ト数を１１０kbit とする。図２に示すようにこのとき
の平均ビットレートは１１kbit/sとなり、平均ビットレ
ート基準ビットレートＢＲ１を越えているので読み出し
許可信号ＥＮは出力されない。次の判定タイミング、す
なわち１０．０１s においては平均ビットレートは 〔１１０k/１０．０１〕bit/s（≒１０．９８９kbit/
s） であり、まだ読み出し許可信号ＥＮは出力されない。

【００２１】その後、１１．０１sになると平均ビット
レートは 〔１１０k/１１．０１〕bit/s（≒９．９９kbit/s） となるので読み出し許可信号ＥＮが出力される。そこで
１０００バイトのパケットが送信されると１１．０２s
には送信した合計ビット数が １１０kbit＋８kbit＝１１８kbit であるので平均が約１０．７kbit/sとなり基準ビットレ
ートＢＲ１を越えるので読み出し許可信号ＥＮは出力さ
れない。

【００２２】このように、実施の形態１では、読み出し
制御回路１４に、動作開始から今までの時間と動作開始
から今までに読み出したパケットデータのビット数から
平均ビットレートを算出する平均機能を有している。こ
れにより、ＦＩＦＯ１２が空でない場合は、送信した平
均ビットレートが読み出し制御回路１４で予め設定され
た基準ビットレートＢＲ１以上で、かつ、ＢＲ１に近く
なるよう制御することができる。この基準ビットレート
ＢＲ１は、過去のパケットデータ送信量を元に設定する
ことができ、この基準ビットレートＢＲ１を変更設定す
る構成としてもよい。そして、読み出し制御回路１４
は、この設定された基準ビットレートＢＲ１に近づくよ
うに、次のパケット送信タイミングを制御するため、可
変長のパケットであっても所望の帯域に近づけることが
できるようになる。

【００２３】これにより、例えば、複数のパケット伝送
路を帯域が十分太くない１本の伝送路に束ねた構成の場
合であっても、一つの伝送路のトラフィックが非常に大
きいときに他の伝送路のパケットへの影響を排除できる
ようになり、この他の伝送路のパケットの伝送を安定化
できるようになる。

【００２４】（実施の形態２）図３は本発明の実施の形
態２の構成を示すブロック図である。パケット書き込み
回路２１、パケット用の入出力端子Ｐin,Ｐoutを備えた
１bit 幅のＦＩＦＯ２２、パケット読み出し回路２３、
読み出し制御回路２４、パケットのビット数が書き込
み、読み出されるＦＩＦＯ２７で大略構成される。この
実施の形態２では、パケット書き込み回路２１は、ＦＩ
ＦＯ２２にパケットを書き込む際にＦＩＦＯ２７にその
パケットのビット数を書き込む構成である。読み出し制
御回路２４には、読み出し信号の数を計数するカウンタ
２５、動作開始からの時間を計数するタイマ２６が設け
られる。

【００２５】このような構成よれば、パケットがパケッ
ト書き込み回路２１で受信されると、直ちにその内容が
ＦＩＦＯ２２のＰin入力に書き込まれる。同時にそのパ
ケットのビット数がＦＩＦＯ２７のＬin入力に書き込ま
れる。

【００２６】一方、ＦＩＦＯ２２の読み出し側では、読
み出し制御回路２４のカウンタ２５が動作開始から今ま
での読み出し信号の数、すなわち送信したビット数を計
数する。そして、送信したビット数をタイマ２６の値で
除することによって今までの平均ビットレートを求め
る。

【００２７】また、読み出し制御回路２４では、次に読
み出すべきパケットのビット数をＦＩＦＯ２７から読み
出し、一定時間ｄｔ毎に当該パケットを読み出したと想
定した場合の平均ビットレートを算出する。その結果が
予め定められた基準ビットレートＢＲ１を下回った場合
にパケット読み出し可と判定し、パケット読み出し回路
２３に対し読み出し許可信号ＥＮを出力する。パケット
読み出し回路２３は読み出し許可信号ＥＮが入力される
とＦＩＦＯ２２が空でないことを確認し、読み出しを開
始する。先にＦＩＦＯ２７から読み出してあるパケット
のビット数だけ読み出したところで一旦読み出しを終了
する。以降再び読み出し許可信号ＥＮが入力されればこ
の動作を繰り返す。また、読み出し許可信号ＥＮが入力
されてもＦＩＦＯ２２が空であれば読み出しは行わな
い。

【００２８】具体例として、ｄｔ＝１０ms、ＢＲ１＝１
０kbit/sとし、動作開始から今までの時間を１０s 、動
作開始から今までに送信したビット数を９５kbitとし、
次に読み出されるべきパケットのビット数を８kbitとす
る。すると仮に次の判定タイミングでパケットを読み出
すとすると１０．０１s 間に１０３kbitを送信すること
になり平均ビットレートは約１０．２９kbit/sと基準ビ
ットレートＢＲ１を越えてしまう。したがってこの場合
は読み出し許可信号ＥＮが出力されない。

【００２９】ところが１０．３１sには平均が １０３kbit／１０．３１s≒９．９９kbit/s と基準ビットレートＢＲ１を下回るので読み出し許可信
号ＥＮが出力される。

【００３０】このように、実施の形態２では、動作開始
から今までの時間と動作開始から今までに読み出したパ
ケットデータのビット数から平均ビットレートを算出す
平均機能と、次にＦＩＦＯ２２から読み出すべき一つの
パケットのビット数を得るデータ量検出機能を備えてい
る。読み出し制御回路２４は、検出されたデータ量と、
そのデータを送信するのに必要な時間と、動作開始から
今までの時間と、動作開始から今までに読み出したパケ
ットデータのビット数から、仮にそのパケットデータを
送信した場合の平均ビットレートを求め、それが予め定
められた第１の基準ビットレート以下である場合にその
パケットデータを読み出す構成であり、ＦＩＦＯ２２が
空でない場合は平均ビットレートがＢＲ１以下でＢＲ１
に近くなるように制御できる。

【００３１】（実施の形態３）図４は本発明の実施の形
態３の構成を示すブロック図である。基本構成は実施の
形態１と同様であり、パケット書き込み回路３１、２bi
t 幅のＦＩＦＯ３２、パケット読み出し回路３３、読み
出し制御回路３４を備える。読み出し制御回路３４は、
読み出し信号の数を計数するカウンタ３５と、動作開始
からの時間を計数するタイマ３６が設けられる。この実
施の形態３では読み出し制御回路３４には、第１，第２
の基準ビットレートＢＲ１、ＢＲ２が設定される。第２
の基準ビットレートＢＲ２は第１の基準ビットレートＢ
Ｒ１より大きな値に設定されている（ＢＲ１＜ＢＲ
２）。

【００３２】上記構成の動作を説明すると、パケットが
パケット書き込み回路３１で受信されると直ちにその内
容がＦＩＦＯ３２のＰin入力に書き込まれる。同時にデ
リミタ入力Ｄinには「０」が書き込まれる。パケットの
最終ビットが書き込まれるときには同時にデリミタ入力
Ｄinに「１」が書き込まれる。

【００３３】一方、ＦＩＦＯ３２の読み出し側では、読
み出し制御回路３４においてカウンタ３５が動作開始か
ら今までの読み出し信号の数、すなわち送信したビット
数を計数する。そして、送信したビット数をタイマ３６
の値で除することによって今までの平均ビットレートを
求める。その平均ビットレートの値と予め定められた第
１の基準ビットレートＢＲ１の値を一定時間ｄｔ毎に比
較し、平均ビットレートが第１の基準ビットレートＢＲ
１を下回った場合にパケット読み出し可と判定し、パケ
ット読み出し回路３３に対し読み出し許可信号ＥＮを出
力する。

【００３４】パケット読み出し回路３３は読み出し許可
信号ＥＮが入力されるとＦＩＦＯ３２が空でないことを
確認し、読み出しを開始する。読み出しを続けデリミタ
出力Ｄout から「１」が読み出された時点で一つのパケ
ットの読み出しが完了し、一旦読み出しを終了する。

【００３５】ここで、次の判定タイミングでそれまでの
平均ビットレートが第１の基準ビットレートＢＲ１より
大きく設定された第２の基準ビットレートＢＲ２より小
さければ読み出し許可信号ＥＮが出力される。その後、
平均ビットレートが第２の基準ビットレートＢＲ２を越
えるかＦＩＦＯ３２が空となるまでｄｔ毎の判定タイミ
ングで毎回読み出し許可信号ＥＮが出力され、パケット
は次々に送信される。そして、平均ビットレートが第２
の基準ビットレートＢＲ２を越えたら読み出しを停止
し、平均ビットレートが第１の基準ビットレートＢＲ１
を下回るまで読み出しを行わない。

【００３６】具体例として、ｄｔ＝１０ms、ＢＲ１＝１
０kbit/s、ＢＲ２＝１２kbit/sとし、動作開始から今ま
での時間を１０s 、動作開始から今までに送信したビッ
ト数を１１０kbitとする。すると上記実施の形態１で説
明したように１１．０１s に読み出し許可信号ＥＮが出
力されパケットが送信される。送信後の平均ビットレー
トは前述のように約１０．７kbit/sであるが、第２の基
準ビットレートＢＲ２を下回っている。よって次の判定
タイミングでも読み出しは行われる。説明を簡単化する
ためにＦＩＦＯ３２に書き込まれているパケットがすべ
て８kbitであるとすると、このときまでに送信されたパ
ケットのビット数は １１０kbit＋８kbit＋８kbit＝１２６kbit である。平均ビットレートは １２６kbit／１１．０２s≒１１．４kbit/s でまだ基準ビットレートＢＲ２以下である。

【００３７】しかし、次のパケットを読み出すと平均ビ
ットレートは （１１０kbit＋８kbit×３）／１１．０３s≒１２．１k
bit/s となるのでそれ以降は読み出し許可信号ＥＮが出力され
なくなる。

【００３８】このように、実施の形態３では、前記実施
形態同様のビットレートの平均機能と、この平均機能の
出力が予め定められた第１の基準ビットレート以下を示
し、かつ前記バッファ内にパケットデータが存在する場
合にパケットデータの読み出しを開始し、前記平均機能
の出力が予め定められた第１の基準ビットレートより大
きい第２の基準ビットレート以上となったら次のパケッ
トデータを読み出さない制御を実行するものであり、送
信すべきパケットがＦＩＦＯ３２内に十分ある場合は平
均ビットレートが第１の基準ビットレートＢＲ１以上、
第２の基準ビットレートＢＲ２以下の間を推移するよう
に作用する。

【００３９】また、本実施形態によれば短期間の大きな
トラフィックは制限を設けずに通すことができるという
効果がある。上記の具体例に示したように、３０msの間
に２４kbitのデータの送信ができ、この際のビットレー
トは８００kbit/sと大きな値が得られる。

【００４０】（実施の形態４）図５は本発明の実施の形
態４の構成を示すブロック図である。パケット書き込み
回路４１、２bit 幅のＦＩＦＯ４２、パケット読み出し
回路４３、読み出し制御４４回路は、読み出し信号の数
を計数するカウンタ４５と、動作開始からの時間を計数
するタイマ４６を有する。この実施の形態４では、読み
出し制御回路４４には、第１の基準ビットレートＢＲ１
よりも小さな値の第３の基準ビットレートＢＲ３が設定
される。すなわち、第３の基準ビットレートＢＲ３＜第
１の基準ビットレートＢＲ１＜第２の基準ビットレート
ＢＲ２が設定されている。

【００４１】上記構成の基本的な動作は上述した実施の
形態３と同じである。そして、平均ビットレートが第１
の基準ビットレートＢＲ１以下となってもＦＩＦＯ４２
が空のためにパケット送信が行われないが、平均ビット
レートが第３の基準ビットレートＢＲ３以下となった場
合には、第２の基準ビットレートＢＲ２の値を設定値よ
りも１度だけ高くする一時可変の制御を行う。これによ
り、普段のパケット送信が少ない場合においては、短期
間のうちに大量のデータ送信が行えるようになり、大き
なトラフィックに対し実施の形態３よりもさらに制限を
少なくすることができる。

【００４２】（実施の形態５）図６は本発明の実施の形
態５の構成を示すブロック図である。パケット書き込み
回路５１、２bit 幅のＦＩＦＯ５２、パケット読み出し
回路５３、読み出し制御回路５４で構成される。この実
施形態の読み出し制御回路５４には、一定時間ｄｔ毎の
読み出し信号の数、すなわちｄｔ毎の送信パケットのデ
ータビット数を数えるカウンタ５５と、カウンタ５５の
値を順次記録するメモリ５６が設けられる。

【００４３】上記構成の動作において、ＦＩＦＯ５２の
書き込み動作は上述した実施の形態１と同様であり、パ
ケット書き込み回路５１は、パケットが受信されると、
直ちにその内容がＦＩＦＯ５２のＰin入力に書き込む。
同時に、デリミタ入力Ｄinには「０」が書き込む。ま
た、ＦＩＦＯ５２にパケットの最終ビットが書き込まれ
るときには同時にデリミタ入力Ｄinに「１」を書き込
む。一方ＦＩＦＯ５２からの読み出し側では、カウンタ
５５で計数した値がｄｔ毎に次々にメモり５６に書き込
まれる。

【００４４】読み出し制御回路５４は、このメモリ５６
に格納されている最近のｎ回の計数値から平均ビットレ
ートを下記の式にしたがって求める。

【００４５】ｎ回の計数値の合計／（ｎ×ｄｔ） そして、読み出し制御回路５４は、求められた今の平均
ビットレートの値と予め定められた基準ビットレートＢ
Ｒ１の値を一定時間ｄｔ毎に比較し、平均ビットレート
が基準ビットレートＢＲ１を下回った場合にパケット読
み出し可と判定し、パケット読み出し回路５３に対し読
み出し許可信号ＥＮを出力する。

【００４６】具体例として、ｄｔ＝１０ms、ＢＲ１＝１
０kbit/sとし、メモリ５６には最近８回分の読み出し信
号の回数が記録されていたものとする。例えば、０,２
４０,０,８０,０,１６０,８０,２５６とする。このとき
の平均ビットレートは (０+２４０+０+８０+０+１６０+８０+２５６)bit／（８
×１０ms）＝１０．２kbit/s であり、基準ビットレートＢＲ１を越えているので読み
出し許可信号ＥＮは出力されない。次の判定タイミング
ではメモリの内容は ２４０,０,８０,０,１６０,８０,２５６,０ であり合計値に変化がないので読み出し許可信号ＥＮは
出力されない。

【００４７】しかし、さらに次の判定タイミングではメ
モリの内容が ０,８０,０,１６０,８０,２５６,０,０ となり平均ビットレートが７．２kbit/sとなりＢＲ１を
下回るので読み出し許可信号ＥＮが出力される。この実
施の形態５によればパケットの平均ビットレートを求め
るのに、有限の大きさのメモリで実現できるという効果
がある。

【００４８】また、この実施の形態５で説明した如く読
み出し制御回路５４にメモリ５６を設けて平均ビットレ
ートを求める構成は、上記実施の形態１、２、３、４の
いずれにも適用でき、各実施の形態で使用したタイマに
変えて用いればよく、同様の作用効果を得ることができ
る。

【００４９】

【発明の効果】以上のように本発明の請求項１によれ
ば、過去に送信したパケットデータのビットレートに基
づき、予め定められたビットレートに近くなるように次
のパケット送信タイミングを制御するので、可変長のパ
ケットでも所望の帯域に近づけることができる効果を有
する。

【００５０】これにより、複数のパケット伝送路を帯域
が十分太くない１本の伝送路に束ねられても、一つの伝
送路のトラフィックが非常に大きいときに他の伝送路の
パケット伝送への影響を極力排除できるという効果を有
する。

【００５１】また、有料の伝送路に於いてユーザーが契
約帯域を越えたパケット送信をしようとしてもそれを制
限することができるという効果を得ることができる。

【００５２】

【００５３】

【００５４】また、請求項１に記載の本発明は、第１、
第２の基準ビットレートを設定することにより、送信す
べきパケットがバッファ内に十分ある場合は平均ビット
レートが第１の基準ビットレート以上で第２の基準ビッ
トレート以下の間で推移させることができるようにな
る。

【００５５】また、請求項１に記載の本発明は、第１の
基準ビットレートより小さい値として第３の基準ビット
レートを設定することにより、パケットの送信が少なく
第３の基準ビットレート以下となった直後には一時的に
大量のデータ送信を許すことができるようになる。

【００５６】請求項２に記載の本発明は、最近のｎ回の
パケットデータのビット数を格納し、この推移によって
刻時平均ビットレートを算出していくことにより、有限
時間内の平均ビットレートを制御できるようになる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に於ける帯域制御装置の
構成を示すブロック図

【図２】本発明の実施の形態１に於ける帯域制御装置の
動作を示すタイミング図

【図３】本発明の実施の形態２に於ける帯域制御装置の
構成を示すブロック図

【図４】本発明の実施の形態３に於ける帯域制御装置の
構成を示すブロック図

【図５】本発明の実施の形態４に於ける帯域制御装置の
構成を示すブロック図

【図６】本発明の実施の形態５に於ける帯域制御装置の
構成を示すブロック図

【図７】従来の帯域制御装置の構成を示すブロック図

【符号の説明】

１１，２１，３１，４１，５１ パケット書き込み回路 １２，２２，３２，４２，５２ ＦＩＦＯメモリ １３，２３，３３，４３，５３ パケット読み出し回路 １４，２４，３４，４４，５４ 読み出し制御回路 １５，２５，３５，４５，５５ カウンタ １６，２６，３６，４６ タイマ ２７ ＦＩＦＯメモリ ５６ メモリ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−98219（ＪＰ，Ａ) 特開 平11−355356（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 受信したパケットを蓄積するファースト
   インファーストアウト型のバッファと、 過去に送信したパケットデータのビットレートを求め、
   予め定められたビットレートに近くなるように前記バッ
   ファからの読み出しを制御するとともに、算出された平
   均ビットレートが予め定められた第１の基準ビットレー
   ト以下を示し、かつバッファ内にパケットデータが存在
   する場合にパケットデータの読み出しを開始し、算出さ
   れた平均ビットレートが予め定められた第１の基準ビッ
   トレートより大きい値として設定されている第２の基準
   ビットレート以上となった場合には次のパケットデータ
   を読み出さない制御を行う読出し制御回路とを備えた帯
   域制限装置において、 前記読出し制御回路は、前記算出された平均ビットレー
   トが第１の基準ビットレートより小さい値として設定さ
   れている第３の基準ビットレート以下を示した場合、そ
   の直後の１回のみ第２の基準ビットレートの値を設定値
   より少なくとも大きい値に一時的に可変する ことを特徴
   とする帯域制御装置。
2. 【請求項２】 前記読み出し制御回路は、所定時間範囲
   中における送信パケットのデータビット数を計数する手
   段と、 前記送信したパケットデータのビット数を順次格納する
   手段と、 前記格納されている最近のｎ回のパケットデータのビッ
   ト数から平均ビットレートを算出する手段と、を備えた
   請求項１記載の帯域制御装置。