JP2999877B2 - Access method to time switch, write access method to call path memory, read access method to call path memory, time switch, time switch matrix, time division communication path, and time division digital electronic exchange - Google Patents
Access method to time switch, write access method to call path memory, read access method to call path memory, time switch, time switch matrix, time division communication path, and time division digital electronic exchangeInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、通話路メモリおよび制
御メモリ等を含むようにして構成され、タイムスロット
の入替えを行う時間スイッチへの外部からのアクセス方
法、その制御メモリによる通話路メモリへの書込アクセ
ス方法、その制御メモリによる通話路メモリへの読出ア
クセス方法、通話路メモリから読み出された通話データ
のワイヤードオア等が考慮された時間スイッチ、時間ス
イッチ集合体としての時間スイッチマトリックス、時間
スイッチマトリックスが通話路制御回路によって制御さ
れるようにした時分割通話路、更にはそのような時分割
通話路を具備してなる時分割ディジタル電子交換機に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for externally accessing a time switch for exchanging time slots, comprising a channel memory, a control memory, and the like, and a method of writing to the channel memory by the control memory. Access method, read access method to call path memory by control memory thereof, time switch considering wired OR of call data read from call path memory, time switch matrix as time switch aggregate, time switch The present invention relates to a time-division communication path in which a matrix is controlled by a communication path control circuit, and a time-division digital electronic exchange having such a time-division communication path.
【0002】[0002]
【従来の技術】一般に、時分割ディジタル電子交換機に
おける通話路は複数の同一構成の時間スイッチより構成
されているが、図4はその時間スイッチの基本的な構成
を示したものである。この時間スイッチにおいては、ラ
ンダム書込・シーケンシャル読出が通話路メモリ3で行
われるようになっている。即ち、入力ハイウェイ1から
の書込デ−タ(フレーム形式の通話データ)DAWは、
カウンタ4からのシ−ケンシャル読出アドレスによって
制御メモリ5から読み出された上、セレクタ6を介し供
給される書込アドレスADWによって通話路メモリ3に
書き込まれるものとなっている。一方、カウンタ4から
セレクタ6を介し供給される読出アドレスADRによっ
て、通話路メモリ3からは読出デ−タ(フレーム形式の
通話データ)DARが出力ハイウェイ2上に読み出され
るものとなっている。その書込・読出に際して、書込ア
ドレスADWが読出アドレスADRと異なる順序になっ
ていれば、通話路メモリ3では、いわゆるタイムスロッ
ト変換が行われることから、時間スイッチとしての機能
が実現されるものである。2. Description of the Related Art Generally, a communication path in a time-division digital electronic exchange is composed of a plurality of time switches having the same configuration. FIG. 4 shows a basic configuration of the time switches. In this time switch, random writing / sequential reading is performed in the channel memory 3. That is, the write data (communication data in frame format) DAW from the input highway 1 is:
The data is read from the control memory 5 by the sequential read address from the counter 4 and written into the communication path memory 3 by the write address ADW supplied through the selector 6. On the other hand, in accordance with the read address ADR supplied from the counter 4 via the selector 6, read data (communication data in a frame format) DAR is read from the communication path memory 3 onto the output highway 2. At the time of writing / reading, if the write address ADW is in a different order from the read address ADR, so-called time slot conversion is performed in the communication path memory 3, so that a function as a time switch is realized. It is.
【0003】さて、図5は以上のようにして構成されて
なる時間スイッチを複数個用い、大規模通話路を構成し
た場合での構成を示したものである。これによる場合、
入力ハイウェイ101からの書込デ−タDAW1は時間
スイッチ301,302各々における制御メモリからの
書込アドレスによって通話路メモリに書き込まれた上、
時間スイッチ301,302各々におけるカウンタから
の読出アドレスによって、読出デ−タDAR01,DA
R02が読み出されるものとなっている。これと同様に
して、入力ハイウェイ102からの書込デ−タDAW2
は時間スイッチ303,304各々における制御メモリ
からの書込アドレスによって通話路メモリに書き込まれ
た上、時間スイッチ303,304各々におけるカクン
タからの読出アドレスによって、読出デ−タDAR0
3,DAR04が読み出されるようになっている。時間
スイッチ301,303各々からの読出デ−タDAR0
1,DAR03はその何れかが、制御メモリ601から
の選択信号S1による選択制御下にセレクタ701より
選択出力された上、読出デ−タDAR1として出力ハイ
ウェイ201上に出力されるものとなっている。これと
同様にして、時間スイッチ302,304各々からの読
出デ−タDAR02,DAR04はその何れかが、制御
メモリ602からの選択信号S2による選択制御下にセ
レクタ702より選択出力された上、読出デ−タDAR
2として出力ハイウェイ202上に出力されるようにな
っている。FIG. 5 shows a configuration in the case where a large-scale communication path is formed by using a plurality of time switches configured as described above. In this case,
The write data DAW1 from the input highway 101 is written into the channel memory by the write address from the control memory in each of the time switches 301 and 302, and
The read data DAR01, DA is determined by the read address from the counter in each of the time switches 301, 302.
R02 is to be read. Similarly, the write data DAW2 from the input highway 102
Is written into the channel memory by the write address from the control memory in each of the time switches 303 and 304, and the read data DAR0 is read by the read address from the counter in each of the time switches 303 and 304.
3, DAR04 is read. Read data DAR0 from each of time switches 301 and 303
1, DAR03 is selected and output from the selector 701 under the selection control by the selection signal S1 from the control memory 601 and is output on the output highway 201 as read data DAR1. . Similarly, any one of the read data DAR02 and DAR04 from the time switches 302 and 304 is selectively output from the selector 702 under selection control by the selection signal S2 from the control memory 602, and then read. Data DAR
2 is output on the output highway 202.
【0004】ところで、以上のように、複数個の時間ス
イッチによって大規模通話路が構成される場合には、時
間スイッチ各々からの読出データ選択制御用に制御メモ
リやセレクタが外付けされる必要があるばかりか、制御
メモリとしては通話路を構成している時間スイッチの数
が増える程にその並列ビット数が多く要され、また、セ
レクタにしても多入力のものが要されるるものとなって
いる。As described above, when a large-scale communication path is constituted by a plurality of time switches, it is necessary to externally provide a control memory and a selector for controlling selection of data read from each of the time switches. Not only that, as the number of time switches constituting the communication path increases, the number of parallel bits increases as the control memory increases, and the selector also requires a multi-input memory. I have.
【0005】このような不具合を解決する方法として
は、例えば特開昭59−156097号公報に記載の
「時分割スイッチの出力制御方式」が挙げられる。図6
はその方式に係る基本的な時間スイッチの構成を示した
ものである。これによる場合、この時間スイッチでの動
作はシーケンシャル書込・ランダム読出とされている
が、基本的な構成は既述の図4に示した時間スイッチと
同様である。ただ、異なるところは、制御メモリ5には
通話路メモリ3への読出アドレスADRとしての各入力
チャネル接続情報以外に、読出アドレスADR各々には
空き塞り管理ビットSが入力チャネル接続情報に対とし
て付加されており、通話路メモリ3からの読出データは
その空き塞り管理ビットSとAND回路7で論理積され
た上、出力ハイウェイ2上に出力されていることであ
る。したがって、空き入力チャネルに対しての空き塞り
管理ビットSを“0”に、また、使用状態にある入力チ
ャネルに対しての空き塞り管理ビットSを“1”に予め
設定しておけば、空き入力チャネルに対する通話路メモ
リ3からの読出データのデータ状態如何に拘らず、AN
D回路7出力は“0”状態におかれるものとなってい
る。したがって、そのような時間スイッチを複数用い、
大規模通話路を構成する場合には、複数の時間スイッチ
におけるAND回路出力をOR回路にて論理和した上、
出力ハイウェイ上に出力すればよいものである。大規模
通話路を構成するに際して、若干の多入力OR回路が外
付回路として要されるわけであるが、何れにしても従来
要されていた制御メモリやセレクタは不要とされ、時間
スイッチのみでほぼ大規模通話路が構成され得るもので
ある。As a method of solving such a problem, for example, an "output control method of a time-division switch" described in JP-A-59-156097 can be mentioned. FIG.
Shows the configuration of a basic time switch according to the method. In this case, the operation of this time switch is sequential writing / random reading, but the basic configuration is the same as that of the time switch shown in FIG. However, the difference is that, in addition to the respective input channel connection information as the read address ADR to the communication path memory 3 in the control memory 5, each of the read addresses ADR has a free / busy management bit S as a pair with the input channel connection information. That is, the read data from the communication path memory 3 is logically ANDed with the free / busy management bit S by the AND circuit 7 and output to the output highway 2. Therefore, if the idle / busy management bit S for an idle input channel is set to “0” and the idle / busy management bit S to an input channel in use is set to “1” in advance. Irrespective of the data state of the data read from the channel memory 3 for the empty input channel,
The output of the D circuit 7 is in the "0" state. Therefore, using multiple such time switches,
When configuring a large-scale communication channel, the outputs of AND circuits in a plurality of time switches are ORed by an OR circuit,
What is necessary is just to output on an output highway. When constructing a large-scale communication channel, some multi-input OR circuits are required as external circuits, but in any case, the control memory and selector conventionally required are not required, and only a time switch is required. An almost large-scale communication channel can be formed.
【0006】[0006]
【発明が解決しようとする課題】従来技術に係る時間ス
イッチでは、空き塞り管理ビットを拡張ビットとし、こ
れによって空き入力チャネルに対する通話路メモリから
の読出データの外部への出力は抑えられているが、空き
入力チャネルと雖も通話路メモリからのデータ読出は行
われていることから、多数の時間スイッチによって大規
模通話路が構成される場合には、通話路全体での消費電
力は無視し得ないものとなっている。また、大規模通話
路として構成されている場合に、チャネル接続情報の制
御メモリへの外部からの書込や、制御メモリ内容の外部
への読出のためには、通話路制御回路よりアクセスオー
ダを時間スイッチ各々に対して個別に発する必要がある
が、その際でのアクセス方法については何等言及されて
いないものとなっている。In the time switch according to the prior art, the idle block management bit is an extension bit, whereby the output of read data from the channel memory to the idle input channel to the outside is suppressed. However, since data is read from the channel memory even though it is an empty input channel, when a large-scale channel is configured by a large number of time switches, the power consumption of the entire channel is ignored. It has not been obtained. In addition, when the communication path is configured as a large-scale communication path, in order to write the channel connection information from the outside to the control memory and to read the contents of the control memory to the outside, an access order is issued from the communication path control circuit. It is necessary to individually issue each time switch, but there is no mention of an access method at that time.
【0007】本発明の第1の目的は、大規模通話路とし
て構成される場合に、時間スイッチ各々における制御メ
モリ上での通話データ書込用アドレスおよび拡張ビット
に対する外部からの更新、その制御メモリからの通話デ
ータ書込用アドレスの外部への読出が容易とされた、時
間スイッチへのアクセス方法を供するにある。本発明の
第2の目的は、大規模通話路として構成される場合に、
時間スイッチ各々における通話路メモリへの書込データ
制御により、通話路全体での消費電力が抑制可とされ
た、通話路メモリへの書込アクセス方法を供するにあ
る。本発明の第3の目的は、大規模通話路として構成さ
れる場合に、時間スイッチ各々における通話路メモリか
らの読出データが、出力ハイウェイ上でワイヤードオア
可とされ、しかも通話路全体での消費電力が抑制可とさ
れた、通話路メモリへの読出アクセス方法を供するにあ
る。本発明の第4の目的は、大規模通話路として構成さ
れる場合に、制御メモリ上での通話データ書込用アドレ
スおよび拡張ビットに対する外部からの更新、その制御
メモリからの通話データ書込用アドレスの外部への読出
が容易とされ、しかも通話路メモリからの読出データ
が、出力ハイウェイ上でワイヤードオア可とされ、更に
通話路全体での消費電力が抑制可とされた、時間スイッ
チそのものを供するにある。本発明の第5の目的は、そ
のような時間スイッチによって大規模通話路が構成され
る際での時間スイッチ集合体としての、時間スイッチマ
トリックスを供するにある。本発明の第6の目的は、そ
のような時間スイッチマトリックスを含む時分割通話路
を供するにある。本発明の第7の目的は、そのような時
分割通話路を具備してなる時分割ディジタル電子交換機
を供するにある。A first object of the present invention is to externally update a communication data write address and an extension bit on a control memory in each time switch when the communication system is configured as a large-scale communication path, An object of the present invention is to provide a method for accessing a time switch, which facilitates reading of a call data write address from the outside. A second object of the present invention is to provide a large-scale communication path,
An object of the present invention is to provide a write access method to a channel memory in which power consumption in the entire channel can be suppressed by controlling write data to the channel memory in each time switch. A third object of the present invention is to provide, when configured as a large-scale communication channel, data read from the communication channel memory in each of the time switches can be wired-ORed on the output highway, and furthermore, consumption of the entire communication channel can be reduced. An object of the present invention is to provide a read access method to a communication path memory in which power can be suppressed. A fourth object of the present invention is to externally update a call data write address and an extension bit on a control memory when a large-scale call path is configured, and to write call data from the control memory. The time switch itself, in which the address can be easily read out to the outside, and the read data from the channel memory can be wired-ORed on the output highway, and the power consumption in the entire channel can be suppressed. To serve. A fifth object of the present invention is to provide a time switch matrix as a time switch aggregate when a large-scale communication path is constituted by such time switches. A sixth object of the present invention is to provide a time division communication channel including such a time switch matrix. A seventh object of the present invention is to provide a time-division digital electronic exchange having such a time-division communication path.
【0008】[0008]
【課題を解決するための手段】上記第1の目的は、外部
アクセス用アドレスバス上の1以上のビットデータがそ
の制御メモリの自己選択データに一致した場合のみその
制御メモリに対する外部アクセスを許容するものとし
て、通話データ書込用アドレスおよび拡張ビットの更新
に際しては、外部アクセス用データバス上の1以上のビ
ットデータとその制御メモリの自己選択データとの比較
結果を拡張ビットとして、書込データとしての通話デー
タ書込用アドレスと対にして記憶せしめる一方、通話デ
ータ書込用アドレスの外部アクセス用データバス上への
読出に際しては、制御メモリより読み出される通話デー
タ書込用アドレスは、そのアドレスと対にして同時に読
み出される拡張ビットにもとづき、その時間スイッチ以
外の時間スイッチから読み出される通話データ書込用ア
ドレスとの間で、外部アクセス用データバス上でワイヤ
ードオア可なものとして出力制御されることで達成され
る。上記第2の目的は、制御メモリより、そのメモリに
更新可として、かつ対として記憶されている通話データ
書込用アドレスおよび拡張ビットを所定アドレス順にシ
ーケンシャルに順次読み出した上、その通話データ書込
用アドレスにもとづき通話路メモリを書込アクセスする
に際しては、同時に読み出された拡張ビットにもとづき
その通話路メモリにおける書込動作の可否を制御するこ
とで達成される。上記第3の目的は、カウンタからのカ
ウンタ値による通話データ読出用アドレスにもとづき通
話路メモリを読出アクセスするに際しては、拡張ビット
メモリから読み出された拡張ビットにもとづきその通話
路メモリにおける読出動作の可否を制御する一方、その
拡張ビットをゲート制御信号として、その通話路メモリ
から読み出された通話データは、該時間スイッチ以外の
時間スイッチにおける通話路メモリから読み出された通
話データとの間で、出力ハイウェイ上でワイヤードオア
可なものとしてゲート出力制御されることで達成され
る。A first object of the present invention is to permit external access to a control memory only when one or more bit data on an external access address bus matches self-selection data of the control memory. When updating the address for writing call data and the extension bit, the comparison result between one or more bit data on the external access data bus and the self-selection data of the control memory is used as the extension bit, and While the call data write address is read out onto the external access data bus, the call data write address read from the control memory is stored with the address. A time switch other than that time switch based on the extension bits read simultaneously in pairs Between the call data writing address to be read is accomplished by output control as being wired friendly externally accessible data bus. A second object of the present invention is to sequentially read out a call data write address and an extension bit stored as a pair in a control memory from a control memory in an updatable manner and sequentially read the call data write address and an extension bit in a predetermined address order. The write access to the channel memory based on the address is achieved by controlling whether or not a write operation can be performed in the channel memory based on the simultaneously read extension bits. A third object of the present invention is to provide a read access to a call path memory based on a call data read address based on a counter value from a counter, and to perform a read operation in the call path memory based on an extension bit read from an extension bit memory. On the other hand, the call data read from the call path memory is controlled by using the extension bit as a gate control signal, and the call data is read from the call data read from the call path memory in a time switch other than the time switch. This is achieved by controlling the gate output as being wire-ORable on the output highway.
【0009】上記第4の目的は、制御メモリ周辺に、外
部アクセス用アドレスバス上の1以上のビットデータと
該制御メモリの自己選択データとを比較し、その比較結
果にもとづきその制御メモリに対する外部からのアクセ
スの可否を制御する比較器と、外部アクセス用データバ
ス上の1以上のビットデータとその制御メモリの自己選
択データとを比較し、その比較結果を該制御メモリへの
書込拡張ビットとして発生する比較器と、その制御メモ
リからの拡張ビットをゲート制御信号として、その制御
メモリより読み出される通話データ書込用アドレスを、
その時間スイッチ以外の時間スイッチにおける制御メモ
リより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子とを設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、その拡張ビットをゲート制御信号とし
て、その通話路メモリから読み出される通話データを、
その時間スイッチ以外の時間スイッチにおける通話路メ
モリより読み出される通話データとの間で、出力ハイウ
ェイ上でワイヤードオアを可能ならしめるゲート素子が
設けられることで達成される。上記第5の目的は、以上
の如く構成されてなる時間スイッチ各々を、各時間スイ
ッチ共通の外部アクセス用データバスおよび外部アクセ
ス用アドレスバスに並列的にマルチドロップ接続せしめ
ることで達成される。上記第6の目的は、以上の如く構
成されてなる時間スイッチマトリックスを、各時間スイ
ッチ共通の外部アクセス用データバスおよび外部アクセ
ス用アドレスバスを介し通話路制御回路に収容せしめる
ことで達成される。上記第7の目的は、そのように構成
されてなる時分割通話路を電子交換機に具備せしめるこ
とで達成される。A fourth object of the present invention is to compare one or more bit data on an external access address bus with the self-selection data of the control memory around the control memory, and, based on the result of the comparison, to externally control the control memory. A comparator for controlling whether or not access from the external memory is possible, and comparing one or more bit data on an external access data bus with self-selection data of the control memory, and comparing the comparison result with a write extension bit for the control memory. And a communication data write address read from the control memory using an extension bit from the control memory as a gate control signal,
A gate element for performing gate output control on the external access data bus so as to be able to perform a gate output control between the address switch and the call data write address read from the control memory in the time switch other than the time switch; The extended bits are input as a write operation enable / disable control signal, and the extended bits from the extended bit memory are input as a read operation enable / disable control signal. The call data read from the call path memory is
This is achieved by providing a gate element enabling wired OR on the output highway between the time switch and the call data read from the call path memory in the time switch. The fifth object is achieved by connecting the time switches configured as described above in a multidrop manner in parallel to an external access data bus and an external access address bus common to the time switches. The sixth object is achieved by accommodating the time switch matrix configured as described above in a communication path control circuit via an external access data bus and an external access address bus common to each time switch. The seventh object is achieved by providing an electronic exchange with a time-division communication path configured as described above.
【0010】[0010]
【作用】通話路制御回路が各時間スイッチ共通の外部ア
クセス用のアドレスバスおよびデータバスを介し時間ス
イッチ各々をアクセスするに際しては、そのアドレスバ
ス上の1以上のビットデータがその制御メモリの自己選
択データに一致した場合のみその制御メモリを含む時間
スイッチに対する外部アクセスを許容するものとして、
通話データ書込用アドレスおよび拡張ビットの更新に際
しては、データバス上の1以上のビットデータとその制
御メモリの自己選択データとの比較結果を拡張ビットと
して、書込データとしての通話データ書込用アドレスと
対にして記憶せしめる一方、通話データ書込用アドレス
のデータバス上への読出に際しては、制御メモリより読
み出される通話データ書込用アドレスは、そのアドレス
と対にして同時に読み出される拡張ビットにもとづき、
その時間スイッチ以外の時間スイッチから読み出される
通話データ書込用アドレスとの間で、データバス上でワ
イヤードオア可なものとして出力制御されるようにした
ものである。また、制御メモリより、そのメモリに更新
可として、かつ対として記憶されている通話データ書込
用アドレスおよび拡張ビットを所定アドレス順にシーケ
ンシャルに順次読み出した上、その通話データ書込用ア
ドレスにもとづき通話路メモリを書込アクセスするに際
しては、同時に読み出された拡張ビットにもとづきその
通話路メモリにおける書込動作の可否を制御するように
すれば、通話路メモリでの書込動作は抑えられるから、
通話路メモリでの消費電力が少なくて済まされるもので
ある。更に、カウンタからのカウント値による通話デー
タ読出用アドレスにもとづき通話路メモリを読出アクセ
スするに際しては、拡張ビットメモリより所定アドレス
順にシーケンシャルに順次読み出した拡張ビットにもと
づきその通話路メモリにおける読出動作の可否を制御す
るようにすれば、通話路メモリでの読出動作は抑えられ
るから、通話路メモリでの消費電力が少なくて済まされ
るものである。また、この拡張ビットをゲート制御信号
として、その通話路メモリから読み出された通話データ
が所定にゲート出力制御される場合は、複数の時間スイ
ッチにおける通話路メモリから同時に読み出された通話
データは、出力ハイウェイ上でそのままワイヤードオア
され得るものである。When the communication path control circuit accesses each time switch via the external access address bus and data bus common to each time switch, one or more bit data on the address bus is self-selected by the control memory. As an external access to the time switch including the control memory only when the data matches,
When updating the call data write address and the extension bit, a comparison result between one or more bit data on the data bus and the self-selection data of the control memory is used as an extension bit to write the call data as write data. On the other hand, when the call data write address is read onto the data bus, the call data write address read from the control memory is stored in an extension bit that is read simultaneously with the address. Based on
The output is controlled so that wired OR can be performed on a data bus between the switch and a call data write address read from a time switch other than the time switch. In addition, a call data write address and an extension bit, which can be updated in the memory and are stored as a pair, are sequentially read from the control memory sequentially in a predetermined address order, and a call is made based on the call data write address. At the time of writing access to the channel memory, if the write operation in the channel memory is controlled based on the extension bits read at the same time, the write operation in the channel memory can be suppressed.
The power consumption in the channel memory is reduced. Further, when reading and accessing the communication path memory based on the communication data read address based on the count value from the counter, whether or not the read operation in the communication path memory is possible based on the extension bits sequentially read out sequentially from the extension bit memory in a predetermined address order. Is controlled, the reading operation in the channel memory can be suppressed, so that the power consumption in the channel memory can be reduced. Further, when the communication data read from the communication channel memory is gate-controlled in a predetermined manner using the extension bit as a gate control signal, the communication data simultaneously read from the communication channel memory in a plurality of time switches is , Which can be wired OR on the output highway as it is.
【0011】[0011]
【実施例】以下、本発明を図1から図3により説明す
る。先ず本発明による、ランダム書込・シーケンシャル
読出に係る時間スイッチについて説明すれば、図1はそ
の一例での構成を示したものである。これによる場合、
所定周期でカウント値が更新されるカウンタ4と、カウ
ンタ4からのカウント値を読出アドレスとして、更新可
として記憶されている通話データ書込用アドレスが対と
してその入力チャネルの空き塞り状態を示す拡張ビット
とともに所定周期で外部に順次読み出される制御メモリ
5と、制御メモリ5からの通話データ書込用アドレスを
書込アドレス、カウンタ5からのカウンタ値を読出アド
レスとして、入力ハイウェイ1からのフレーム形式通話
データのランダム書込、出力ハイウェイ2へのフレーム
形式通話データのシーケンシャル読出が行われる通話路
メモリ3と、制御メモリ5から読み出された通話データ
書込用アドレスを書込アドレス、カウンタ5からのカウ
ンタ値を読出アドレスとして、制御メモリ5から通話デ
ータ書込用アドレスとともに読み出された拡張ビットを
記憶し、拡張ビットが所定周期で外部に読み出される拡
張ビットメモリ13とを少なくとも含むものとして構成
されたものとなっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to FIGS. First, a description will be given of a time switch related to random write / sequential read according to the present invention. FIG. 1 shows an example of the configuration. In this case,
The counter 4 whose count value is updated in a predetermined cycle, and the count value from the counter 4 as a read address, and a call data write address stored as updatable as a pair to indicate the open / closed state of the input channel. A frame format from the input highway 1 using the control memory 5 which is sequentially read out externally in a predetermined cycle together with the extension bit, a call data write address from the control memory 5 as a write address, and a counter value from the counter 5 as a read address. A communication path memory 3 for performing random writing of communication data and sequential reading of frame-format communication data to the output highway 2, a communication data writing address read from the control memory 5, a writing address, and a counter 5. From the control memory 5 as a read address using the counter value of Storing the extended bits read together, it has become one extension bit is configured as including at least a extension bit memory 13 to be read to the outside in a predetermined period.
【0012】さて、通話路メモリ3は一般に複数面のメ
モリ(メモリ個々の容量は通話データ1フレーム分)か
ら構成され、その書込/読出モードはフレーム周期で交
互に更新されているが、先ず入力ハイウェイ1からの通
話データの通話路メモリ3への書込モード時での動作に
ついて説明すれば以下のようである。即ち、書込モード
においては、通話路メモリ3への通話データ書込用アド
レスは、カウンタ4からのカウント値を読出アドレスと
して、セレクタ12を介し制御メモリ5が読出アクセス
されることで発生されるものとなっている。制御メモリ
5からセレクタ6を介し与えられる通話データ書込用ア
ドレスにより通話路メモリ3には通話データが書き込ま
れるわけでが、その際、制御メモリ5から通話データ書
込用アドレスとともに読み出される拡張ビットはセレク
タ14を介しAND回路11でクロック信号と論理積さ
れた上、通話路メモリ3に対し書込動作可否制御信号と
して入力されるようになっている。拡張ビットは入力チ
ャネルが空いているか塞がっているかを示しているが、
入力チャネルが空いている場合での書込は不要とされる
から、通話路メモリ3に対する書込動作の実行可否は拡
張ビットによって制御し得るものである。換言すれば、
拡張ビットが“1”状態にある場合は書込動作が許容さ
れるが、“0”状態にある場合は書込動作を不可とする
ものである。これにより空き入力チャネルに対する書込
アクセスは禁止されるものである。したがって、複数の
時間スイッチによって大規模通話路が構成される場合に
は、全体として相当な消費電力の低減化が図れるもので
ある。また、通話データの通話路メモリ3への書込に際
しては、制御メモリ5から通話データ書込用アドレスと
ともに読み出された拡張ビットは、その通話データ書込
用アドレスを書込アドレスとして拡張ビットメモリ13
に書き込まれるようになっている。拡張ビットメモリ1
3に書込された拡張ビットは後に通話路メモリ3から読
み出された読出データをゲート制御するために用いられ
るが、これについては後述するところである。The communication channel memory 3 is generally composed of a plurality of memories (the capacity of each memory is equivalent to one frame of communication data), and its write / read mode is alternately updated at a frame cycle. The operation in the write mode of the communication data from the input highway 1 to the communication path memory 3 will be described as follows. That is, in the write mode, the address for writing call data to the call path memory 3 is generated by the read access of the control memory 5 via the selector 12 using the count value from the counter 4 as the read address. It has become something. The call data is written in the call path memory 3 by the call data write address given from the control memory 5 via the selector 6. At this time, an extension bit read out together with the call data write address from the control memory 5 is used. Is logically ANDed with the clock signal by the AND circuit 11 via the selector 14, and then inputted to the communication path memory 3 as a write operation enable / disable control signal. The extension bit indicates whether the input channel is free or blocked,
Since writing is not required when the input channel is vacant, whether or not the writing operation to the channel memory 3 can be performed can be controlled by the extension bit. In other words,
When the extension bit is in the "1" state, the write operation is permitted, but when it is in the "0" state, the write operation is disabled. As a result, write access to an empty input channel is prohibited. Therefore, when a large-scale communication path is formed by a plurality of time switches, the power consumption can be considerably reduced as a whole. When writing the call data to the call path memory 3, the extension bits read out together with the call data write address from the control memory 5 use the call bit write address as the write address. 13
Is written to. Extended bit memory 1
The extension bit written in 3 is used for gate-controlling the read data read from the channel memory 3 later, which will be described later.
【0013】一方、通話データの通話路メモリ3からの
読出モードにおいては、カウンタ4からセレクタ6を介
し与えられる通話データ読出用アドレスによって通話デ
ータが通話路メモリ3から読み出されるが、その読出に
際しては、セレクタ6を介された、カウンタ4からの通
話データ読出用アドレスを読出アドレスとして、拡張ビ
ットメモリ13からは拡張ビットが同時に読み出される
ものとなっている。この拡張ビットはセレクタ14を介
し通話路メモリ3に読出動作可否制御信号として入力さ
れるが、これによって通話データの通話路メモリ3から
の読出動作の実行可否が制御されるものである。即ち、
拡張ビットが“1”状態にある場合は読出動作が許容さ
れるが、“0”状態にある場合は読出動作を不可とする
ものである。これにより空き入力チャネルに対する読出
アクセスは禁止されるものである。したがって、複数の
時間スイッチによって大規模通話路が構成される場合に
は、全体として相当な消費電力の低減化が図れるもので
ある。このように、拡張ビットが“1”状態にある場合
にのみ、通話路メモリ3からは通話データが読み出され
るが、通話路メモリ3から読み出される通話データは、
拡張ビットメモリ13から読み出された拡張ビットによ
りAND回路7でゲート制御された上、出力ハイウェイ
2上に出力されるようになっている。マトリックス状に
配置された、複数(一般にN2個、但し、Nは2以上の
整数)の時間スイッチによって大規模通話路が構成され
る場合には、AND回路7出力は多入力OR回路を介し
出力ハイウェイ上に出力されればよいものであるが、A
ND回路7の代りにトライステートのバッファゲートを
使用し、拡張ビットが“1”状態にある場合にその出力
インピーダンス状態を低出力インピーダンス状態とすべ
く、拡張ビットによってゲート出力のインピーダンス状
態を制御する場合は、多入力OR回路を要することなく
出力ハイウェイ2上でそれらゲート出力がワイヤードオ
アされ得るものとなっている。On the other hand, in the mode for reading the call data from the call path memory 3, the call data is read from the call path memory 3 by the call data read address given from the counter 4 via the selector 6. The extension bits are simultaneously read from the extension bit memory 13 using the address for reading the call data from the counter 4 via the selector 6 as a read address. The extension bit is input to the communication path memory 3 via the selector 14 as a read operation enable / disable control signal. This controls whether or not the read operation of the communication data from the communication path memory 3 can be performed. That is,
When the extension bit is in the "1" state, the read operation is permitted. When the extension bit is in the "0" state, the read operation is disabled. As a result, read access to an empty input channel is prohibited. Therefore, when a large-scale communication path is formed by a plurality of time switches, the power consumption can be considerably reduced as a whole. Thus, only when the extension bit is in the “1” state, the call data is read from the call path memory 3, but the call data read from the call path memory 3 is:
The gate is controlled by the AND circuit 7 based on the extension bit read from the extension bit memory 13, and is output on the output highway 2. When a large-scale communication path is formed by a plurality of (in general, N 2 , where N is an integer of 2 or more) time switches arranged in a matrix, the output of the AND circuit 7 is transmitted through a multi-input OR circuit. What is necessary is to output on the output highway.
A tri-state buffer gate is used instead of the ND circuit 7, and when the extension bit is in the "1" state, the impedance state of the gate output is controlled by the extension bit so that the output impedance state is set to the low output impedance state. In this case, these gate outputs can be wired-ORed on the output highway 2 without the need for a multi-input OR circuit.
【0014】以上のように、制御メモリ5には通話デー
タ書込用アドレスおよび拡張ビットが対として記憶され
ているが、これらは必要に応じ更新されたり、また、必
要に応じ通話路制御回路に読み出されるものとなってい
る。ここで、制御メモリ5に対する外部からのアクセ
ス、即ち、通話路制御回路による書込/読出アクセスに
ついて説明すれば、そのアクセスは各時間スイッチに共
通とされた外部アクセス用データバス(本例では16ビ
ット構成のものを想定)DATA、外部アクセス用アド
レスバス(本例では16ビット構成のものを想定)AD
DRおよび書込/読出モード制御信号R/W(−)によ
って行われるようになっている。マトリックス状に配置
された、複数の時間スイッチによって大規模通話路が構
成される場合には、何れかの列方向、または行方向の複
数の時間スイッチが選択された上、それに対してアクセ
スが行われるが、その選択制御は、外部アクセス用アド
レスバスADDRにおける所定数のビット(本例では上
位側3ビット)と、その時間スイッチの自己選択データ
IDO×××(×××:000〜111の何れか)との
比較結果によるものとなっている。自己選択データID
O×××は比較器9周辺にジャンパ線等により予め設定
されているが、これと外部アクセス用アドレスバスAD
DRからの上位側3ビットとを比較器9で比較し、その
比較結果をして制御メモリ5に対する書込/読出アクセ
スの可否が制御されているものである。書込/読出アク
セスが許容された場合での書込/読出アクセスアドレス
は、外部アクセス用アドレスバスADDR上における下
位側13ビットとされた上、セレクタ12を介し制御メ
モリ5に入力されているものである。As described above, the communication data write address and the extension bit are stored in the control memory 5 as a pair, and these are updated as necessary, and are stored in the communication path control circuit as necessary. It is to be read. Here, an external access to the control memory 5, that is, a write / read access by the communication path control circuit, will be described. The access is made by an external access data bus (16 in this example) common to each time switch. DATA, external address bus (assuming 16-bit configuration in this example) AD
This is performed by the DR and the write / read mode control signal R / W (-). When a large-scale communication path is formed by a plurality of time switches arranged in a matrix, any of a plurality of time switches in a column direction or a row direction is selected, and access is performed to the time switches. However, the selection control is performed by controlling a predetermined number of bits (the upper three bits in this example) in the external access address bus ADDR and the self-selection data IDO ××× (×××: 000 to 111) of the self-selection data IDO of the time switch. ). Self-selection data ID
Oxxx is set in advance around the comparator 9 by a jumper wire or the like.
The comparator 3 compares the upper three bits from the DR with the comparator 9 and, based on the result of the comparison, controls whether write / read access to the control memory 5 is possible. When the write / read access is permitted, the write / read access address is the lower 13 bits on the external access address bus ADDR and is input to the control memory 5 via the selector 12. It is.
【0015】また、制御メモリ5での記憶内容、即ち、
通話データ書込用アドレスを通話路制御回路からの書込
アクセスによって更新するに際しては、拡張ビットも併
せて更新される必要があるが、更新されるべき拡張ビッ
トは比較器8で発生されるものとなっている。比較器8
ではバッファゲートを介された、外部アクセス用データ
バスDATAにおける所定数のビット(本例では上位側
3ビット)と、予め設定されている、その時間スイッチ
の自己選択データIDI×××(×××:000〜11
1の何れか)とが比較されており、その比較結果を拡張
ビットとして発生しているものである。したがって、書
込アクセスの際には、通話データ書込用アドレスとして
の、外部アクセス用データバスDATAにおける下位側
13ビットデータは、比較器8からの拡張ビットととも
に制御メモリ5上の同一アドレスに対として書込みされ
得るものである。Further, the contents stored in the control memory 5, that is,
When the call data write address is updated by a write access from the call path control circuit, the extension bit needs to be updated together, but the extension bit to be updated is generated by the comparator 8. It has become. Comparator 8
In this example, a predetermined number of bits (the upper three bits in this example) of the external access data bus DATA passed through the buffer gate and self-selection data IDI ××× (××× ×: 000 to 11
1), and the result of the comparison is generated as an extension bit. Therefore, at the time of write access, the lower 13-bit data on the external access data bus DATA as the address for writing the call data, together with the extension bit from the comparator 8, is set to the same address on the control memory 5. It can be written as
【0016】更に、制御メモリ5上での記憶内容を通話
路制御回路に読み出す必要がある場合には、制御メモリ
5に対し通話路制御回路によって読出アクセスが行わ
れ、制御メモリ5より読み出された通話データ書込用ア
ドレスが外部アクセス用データバスDATAを介し通話
路制御回路によって読取られる必要があるが、複数の時
間スイッチによって大規模通話路が構成される場合を考
慮すれば、制御メモリ5から読み出される通話データ書
込用アドレスは、外部アクセス用データバスDATA上
で他の時間スイッチから読み出された通話データ書込用
アドレスとワイヤードオアされるべく、トライステート
バッファ10を介し外部アクセス用データバスDATA
上に出力されるものとなっている。通話データ書込用ア
ドレスと同時に読み出される拡張ビットによってトライ
ステートバッファ10での出力インピーダンスが制御さ
れればよいものであり、必要に応じその拡張ビットを上
位側3ビットのうち、何れかのビットに割当てて通話デ
ータ書込用アドレスとともに出力することも可能となっ
ている。なお、その際、自己選択データIDI×××が
上位側3ビットとして併せて、外部アクセス用データバ
スDATA上に出力される場合は、制御メモリでの記憶
内容は後での通話路制御回路による再書込よって容易に
再現され得るものである。Further, when it is necessary to read out the contents stored in the control memory 5 to the communication path control circuit, a read access is made to the control memory 5 by the communication path control circuit, and the data is read out from the control memory 5. It is necessary for the communication data write address to be read by the communication path control circuit via the external access data bus DATA. However, in consideration of the case where a large-scale communication path is constituted by a plurality of time switches, the control memory 5 The address for writing the call data read from the external access data bus DATA is wired-ORed with the address for writing the call data read from the other time switch on the external access data bus DATA. Data bus DATA
This is what is output above. The output impedance of the tri-state buffer 10 only needs to be controlled by an extension bit that is read out simultaneously with the call data write address. If necessary, the extension bit is set to any one of the upper three bits. It is also possible to assign and output it together with the call data write address. In this case, when the self-selection data IDIxxx is output together with the upper three bits on the external access data bus DATA, the content stored in the control memory is determined by the later-described communication path control circuit. It can be easily reproduced by rewriting.
【0017】ここで、外部アクセス用データバスDAT
Aからの上位側3ビット(DATA13〜15)と自己
選択データIDI×××との関係によって拡張ビットが
如何に発生されるか、また、外部アクセス用アドレスバ
スADDRからの上位側3ビット(ADDR13〜1
5)と自己選択データIDO×××との関係によって制
御メモリ5が如何にアクセス可能状態(チップイネーブ
ル状態)におかれるか、更に拡張ビットの状態によって
如何に制御メモリ5からの読出出力が外部アクセス用デ
ータバスDATA上に出力されるか、を確認の意味で図
2により説明すれば以下のようである。即ち、図2から
も判るように、制御メモリ5に対し何等かのアクセスを
行う場合には、ADDR13〜15とIDO×××とが
一致していることが前提条件となっている。この前提条
件の下に制御メモリ5に対し書込みが行われる際(書込
/読出モード制御信号R/W(−)が“0”状態にある
場合)には、DATA13〜15とIDI×××とが一
致している場合は拡張ビットは“1”として、一致して
いない場合には“0”として発生された上、制御メモリ
5に書込まれるものであることが判る。また、制御メモ
リ5からの読出が行われる際(書込/読出モード制御信
号R/W(−)が“1”状態にある場合)は、制御メモ
リ5より読み出された拡張ビットが“1”の場合のみ、
読出出力が結果的に外部アクセス用データバスDATA
上に低出力インピーダンス状態で出力され、それが
“0”の場合にはトライステートバッファ10は高出力
インピーダンス状態におかれ、結果的に外部アクセス用
データバスDATA上に出力され得ないものであること
が判る。Here, external access data bus DAT
How the extension bits are generated according to the relationship between the upper three bits (DATA13 to 15) from A and the self-selection data IDIxxx, and the upper three bits (ADDR13) from the external access address bus ADDR ~ 1
Depending on the relationship between 5) and the self-selection data IDOxxx, how the control memory 5 can be accessed (chip enable state), and how the read output from the control memory 5 is external depending on the state of the extension bit. It will be described below with reference to FIG. 2 in the sense of confirming whether the data is output on the access data bus DATA. That is, as can be seen from FIG. 2, when any access is made to the control memory 5, it is a precondition that the ADDRs 13 to 15 match the IDOxxx. When data is written to the control memory 5 under the precondition (when the write / read mode control signal R / W (-) is in the "0" state), DATA13 to DATA15 and IDIxxx are used. Is found to be "1" if the match is found, and "0" otherwise, and is written to the control memory 5. When reading from the control memory 5 is performed (when the write / read mode control signal R / W (−) is in the “1” state), the extension bit read from the control memory 5 is set to “1”. "" Only,
The read output results in an external access data bus DATA
The tri-state buffer 10 is put in a high output impedance state when it is "0", and cannot be output on the external access data bus DATA. You can see that.
【0018】図3はまた、以上の構成の時間スイッチを
4個含む大規模時分割通話路の一例での構成を示したも
のである。これによる場合、時間スイッチ301,30
2,303,304は共通の外部アクセス用データバス
および外部アクセス用アドレスバスに並列的にマルチド
ロップ接続せしめられ、それら全体は時間スイッチマト
リックスとして構成された上、通話路制御回路に収容さ
れたものとなっている。但し、本例での時間スイッチ3
01,302,303,304では通話データ出力用に
AND回路が使用されていることから、OR回路40
1,402が通話データ論理和用に必要となっている。
ここで、その通話路全体としての動作について簡単なが
ら説明すれば、時間スイッチマトリックスを構成してい
る時間スイッチ301,302,303,304各々で
の自己選択データIDI×××,IDO×××を便宜
上、(IDI×××,IDO×××)で表現することと
して、それぞれ(000,000)、(000,00
1)、(001,000)、(001,001)とす
る。さて、入力ハイウェイ101上のタイムスロット
(チャネルと同義)T1における通話データDA1を、
出力ハイウェイ202上のタイムスロットT2に挿入接
続する場合を想定すれば、図からも明らかなように、時
間スイッチ302でタイムスロット変換を行えばよいこ
とが判る。したがって、通話路制御回路501よりマル
チドロップ接続された全ての時間スイッチ301,30
2,303,304に対し、DATA13〜15=00
0、ADDR13〜15=001とした上、それら時間
スイッチ301,302,303,304各々における
制御メモリのアドレスT1に通話データ書込用アドレス
データT2を書込むように書込アクセスすれば、時間ス
イッチ302における制御メモリにはその通話データ書
込用アドレスデータT2とともに、拡張ビットが“1”
として書込まれる一方では、時間スイッチ304におけ
る制御メモリにはその通話データ書込用アドレスデータ
T2とともに、拡張ビットが“0”として書込まれるこ
とになるが、何れにしても時間スイッチ301,303
はアクセスされることはなく記憶内容の更新は行われな
いものとなっている。さて、入力ハイウェイ101上の
タイムスロットT1での通話デ−タDA1は時間スイッ
チ302における制御メモリの拡張ビットが“1”であ
ることから、通話データ書込用アドレスデータT2を書
込アドレスとして、時間スイッチ302における通話路
メモリのアドレスT2に書込まれ、また、これと同時
に、制御メモリからの通話データ書込用アドレスデータ
T2を書込アドレスとして、拡張ビットメモリのアドレ
スT2には拡張ビット“1”が書き込まれることにな
る。一方、入力ハイウェイ102上のタイムスロットT
1での通話デ−タDA2は時間スイッチ304における
制御メモリの拡張ビットが“0”であることから、時間
スイッチ304における通話路メモリのアドレスT2へ
の書き込みは行われないものとなっている。但し、その
際、時間スイッチ304においては、制御メモリからの
通話データ書込用アドレスデータT2を書込アドレスと
して、拡張ビットメモリのアドレスT2には拡張ビット
“0”が書き込まれるものとなっている。やがて、カウ
ンタからの通話データ読出用アドレスに従って時間スイ
ッチ302,304各々における通話路メモリからは通
話データが読み出されるところとなるが、その際、拡張
ビットが“1”に設定されている時間スイッチ302か
らのみタイムスロットT2に通話デ−タDA1が読み出
され、拡張ビットが“0”に設定されている時間スイッ
チ304では通話路メモリのアドレスT2からからの読
み出し動作は行われず、タイムスロットT2での読出通
話データとして“0”が出力されることになる。よっ
て、時間スイッチ302,304各々からの読出出力を
OR回路402で論理和するようにすれば、出力ハイウ
ェイ201上のタイムスロットT2には通話デ−タDA
1が挿入されるものである。なお、本例での通話路は4
個の時間スイッチより構成されているが、自己選択デー
タIDI×××,IDO×××が3ビットとして構成さ
れている場合には、最大8×8個の時間スイッチよりな
るマトリックスまで拡大可能であり、また、そのビット
数を増やすことによっては、より大規模なマトリックス
が構成可能であることは明らかである。FIG. 3 shows a configuration of an example of a large-scale time-division communication path including four time switches having the above configuration. In this case, the time switches 301, 30
2, 303 and 304 are connected in parallel with a common external access data bus and external access address bus by multi-drop connection, all of which are configured as a time switch matrix and accommodated in a communication path control circuit. It has become. However, the time switch 3 in this example
Since the AND circuits 01, 302, 303, and 304 use an AND circuit for outputting call data, the OR circuit 40
1,402 are required for call data OR.
Here, the operation of the entire communication path will be briefly described. The self-selection data IDIxxx and IDOxxx in each of the time switches 301, 302, 303, and 304 constituting the time switch matrix are described below. For convenience, they are expressed as (IDIxxx, IDOxxx) as (00000, 000) and (00000, 000, respectively).
1), (001, 000), and (001, 001). Now, call data DA1 in time slot (synonymous with channel) T1 on input highway 101 is
Assuming a case where the connection is inserted into the time slot T2 on the output highway 202, it is understood that the time switch 302 should be used to perform the time slot conversion, as is clear from the figure. Therefore, all the time switches 301, 30 connected by multi-drop connection from the communication path control circuit 501.
DATA13 ~ 15 = 00 for 2,303,304
0, ADDR13 to 15 = 001, and if write access is performed to write address data T2 for writing call data to address T1 of the control memory in each of time switches 301, 302, 303, 304, the time switch In the control memory at 302, together with the address data T2 for writing call data, the extension bit is set to "1".
While the extension bit is written as "0" in the control memory of the time switch 304 together with the call data write address data T2. In any case, the time switches 301 and 303 are written.
Are not accessed and the stored contents are not updated. The communication data DA1 in the time slot T1 on the input highway 101 has the extension bit of the control memory in the time switch 302 set to "1", so that the communication data writing address data T2 is used as the write address. The data is written to the address T2 of the communication path memory in the time switch 302, and at the same time, the address data T2 for writing the communication data from the control memory is used as the write address, and the extension bit " 1 "will be written. On the other hand, the time slot T on the input highway 102
Since the extension bit of the control memory in the time switch 304 is "0" in the speech data DA2 at 1, writing to the address T2 of the speech path memory in the time switch 304 is not performed. However, at this time, in the time switch 304, the address bit T2 for writing call data from the control memory is used as a write address, and the extension bit "0" is written to the address T2 of the extension bit memory. . Eventually, the call data will be read from the call path memory in each of the time switches 302 and 304 according to the call data read address from the counter. At this time, the time switch 302 with the extension bit set to "1" , The speech data DA1 is read into the time slot T2 only, and the read operation from the address T2 of the speech path memory is not performed in the time switch 304 in which the extension bit is set to "0". Is output as "0" as the read call data. Therefore, if the read output from each of the time switches 302 and 304 is ORed by the OR circuit 402, the call data DA is stored in the time slot T2 on the output highway 201.
1 is to be inserted. The communication path in this example is 4
However, when the self-selection data IDIxxx and IDOxxx are configured as 3 bits, the matrix can be expanded to a matrix of up to 8x8 time switches. Yes, and it is clear that a larger matrix can be constructed by increasing the number of bits.
【0019】以上、本発明による時間スイッチを中心と
して、その時間スイッチへのアクセス方法、その時間ス
イッチにおける通話路メモリへの書込アクセス方法、そ
の時間スイッチにおける通話路メモリへの読出アクセス
方法、その時間スイッチそのもの、その時間スイッチ集
合体としての時間スイッチマトリックス、その時間スイ
ッチマトリックスが通話路制御回路に収容せしめられて
いる時分割通話路について説明したが、これら技術は何
れも時分割ディジタル電子交換機に適用され得るもので
あることは明らかである。As described above, with reference to the time switch according to the present invention, an access method to the time switch, a write access method to the channel memory in the time switch, a read access method to the channel memory in the time switch, Although the time switch itself, the time switch matrix as the time switch aggregate, and the time division communication path in which the time switch matrix is accommodated in the communication path control circuit have been described, all of these techniques are applied to the time division digital electronic exchange. It is clear that it can be applied.
【0020】[0020]
【発明の効果】以上、説明したように、請求項1による
場合は、大規模通話路として構成される場合に、時間ス
イッチ各々における制御メモリ上での通話データ読出用
アドレスおよび拡張ビットに対する外部からの更新、そ
の制御メモリからの通話データ読出用アドレスの外部へ
の読出が容易とされ、また、請求項2による場合には、
大規模通話路として構成される場合に、時間スイッチ各
々における通話路メモリへの書込データ制御により、通
話路全体での消費電力が抑制可とされ、請求項3による
場合にはまた、大規模通話路として構成される場合に、
時間スイッチ各々における通話路メモリからの読出デー
タが、出力ハイウェイ上でワイヤードオア可とされ、し
かも通話路全体での消費電力が抑制可とされ、更に請求
項4によれば、大規模通話路として構成される場合に、
制御メモリ上での通話データ読出用アドレスおよび拡張
ビットに対する外部からの更新、その制御メモリからの
通話データ読出用アドレスの外部への読出が容易とさ
れ、しかも通話路メモリからの読出データが、出力ハイ
ウェイ上でワイヤードオア可とされ、更に通話路全体で
の消費電力が抑制可とされた時間スイッチが得られるも
のとなっている。As described above, according to the first aspect, when a large-scale communication channel is configured, the address for reading the communication data and the extension bit on the control memory in each time switch are externally provided. And it is easy to read out the call data readout address from the control memory to the outside.
When configured as a large-scale communication channel, power consumption in the entire communication channel can be suppressed by controlling write data to the communication channel memory in each of the time switches. If configured as a call path,
The data read from the channel memory in each of the time switches can be wired-ORed on the output highway, and the power consumption of the entire channel can be suppressed. When configured
It is easy to externally update the call data read address and the extension bit on the control memory and read the call data read address from the control memory to the outside, and the read data from the call path memory is output. A time switch in which wired OR can be performed on the highway and power consumption in the entire communication path can be suppressed can be obtained.
【0021】請求項5による場合にはまた、そのような
時間スイッチによって大規模通話路が構成される際での
時間スイッチ集合体としての時間スイッチマトリックス
が、更に請求項6による場合には、そのような時間スイ
ッチマトリックスを含む時分割通話路が、更にまた、請
求項7による場合は、そのような時分割通話路を具備し
てなる時分割ディジタル電子交換機がそれぞれ得られる
ものとなっている。According to a fifth aspect of the present invention, there is provided a time switch matrix as a time switch aggregate when a large-scale communication path is constituted by such time switches. A time-division communication path including such a time switch matrix, and according to the seventh aspect, time-division digital electronic exchanges each having such a time-division communication path can be obtained.
【図1】図1は、本発明による、ランダム書込・シーケ
ンシャル読出に係る時間スイッチの一例での構成を示す
図FIG. 1 is a diagram showing a configuration of an example of a time switch related to random writing / sequential reading according to the present invention;
【図2】図2は、本発明に係る自己選択データの機能を
説明するための図FIG. 2 is a diagram for explaining a function of self-selection data according to the present invention;
【図3】図3は、本発明による時間スイッチを複数含む
大規模通話路の一例での構成を示す図FIG. 3 is a diagram showing a configuration of an example of a large-scale communication channel including a plurality of time switches according to the present invention;
【図4】図4は、ランダム書込・シーケンシャル読出に
係る時間スイッチの基本的な構成を示す図FIG. 4 is a diagram showing a basic configuration of a time switch related to random writing / sequential reading;
【図5】図5は、従来技術に係る、その時間スイッチを
用いた大規模通話路の一例での構成を示す図FIG. 5 is a diagram showing a configuration of an example of a large-scale communication path using the time switch according to the related art;
【図6】図6は、制御メモリに拡張ビットを持つ、従来
技術に係る時間スイッチの一例での構成を示す図FIG. 6 is a diagram showing an example of a configuration of a time switch according to the related art having an extension bit in a control memory;
1,101,102…入力ハイウェイ、2,201,2
02…出力ハイウェイ、3…通話路メモリ、4…カウン
タ、5…制御メモリ、6,12,14…セレクタ、7,
11…AND回路、8,9…比較器、10…トライステ
−トバッファ、13…拡張ビットメモリ、301〜30
4…時間スイッチ、401,402…OR回路、501
…通話路制御回路1, 101, 102 ... input highway, 2, 201, 2
02: output highway, 3: communication channel memory, 4: counter, 5: control memory, 6, 12, 14 ... selector, 7,
11 AND circuit, 8, 9 comparator, 10 tristate buffer, 13 extended bit memory, 301 to 30
4. Time switch, 401, 402 ... OR circuit, 501
... Speech channel control circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−267698(JP,A) 特開 昭55−136788(JP,A) 特開 昭61−116496(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04Q 11/00 - 11/08 H04Q 3/52 (54)【発明の名称】 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出ア クセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル 電子交換機──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-4-267698 (JP, A) JP-A-55-136788 (JP, A) JP-A-61-116496 (JP, A) (58) Investigation Field (Int.Cl. 7 , DB name) H04Q 11/00-11/08 H04Q 3/52 (54) [Title of the invention] Access method to time switch, write access method to channel memory, channel Read access method to memory, time switch, time switch matrix, time division channel and time division digital electronic exchange
Claims (7)
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
上記制御メモリから読み出された拡張ビットを記憶し、
上記カウンタからのカウント値を読出アドレスとして、
外部に拡張ビットが順次読み出される拡張ビットメモリ
を含む時間スイッチへのアクセス方法であって、制御メ
モリ上での通話データ書込用アドレスおよび拡張ビット
の更新、該通話データ書込用アドレスの外部アクセス用
データバス上への読出を、外部アクセス用アドレスバス
からのアドレスデータ、外部アクセス用データバスから
の書込データによって行うに際し、該アドレスバス上の
1以上のビットデータが該制御メモリの自己選択データ
に一致した場合のみ該制御メモリに対する外部アクセス
を許容し、通話データ書込用アドレスおよび拡張ビット
の更新に際しては、外部アクセス用データバス上の1以
上のビットデータと該制御メモリの自己選択データとの
比較結果を拡張ビットとして、書込データとしての通話
データ書込用アドレスと対にして記憶せしめる一方、通
話データ書込用アドレスの外部アクセス用データバス上
への読出に際しては、制御メモリより読み出される通話
データ書込用アドレスは、該アドレスと対にして同時に
読み出される拡張ビットにもとづき、該時間スイッチ以
外の時間スイッチから読み出される通話データ書込用ア
ドレスとの間で、外部アクセス用データバス上でワイヤ
ードオア可なものとして出力制御されるようにした時間
スイッチへのアクセス方法。1. A counter in which a count value is updated in a predetermined cycle, and a count value from the counter as a read address, a call data write address stored as updatable, and an extended bit as a pair together with an extension bit in a predetermined cycle. , A write address of a call data write address from the control memory as a write address, and a count value from the counter as a read address as random read / write of frame format call data from an input highway. A communication path memory in which sequential reading of frame-format communication data to the output highway is performed, and an address for writing communication data from the control memory is used as a write address.
Storing the extension bits read from the control memory,
Using the count value from the above counter as a read address,
A method for accessing a time switch including an extension bit memory from which extension bits are sequentially read out, comprising: updating a call data write address and an extension bit on a control memory; and externally accessing the call data write address. When data is read onto the data bus for use by address data from the address bus for external access and write data from the data bus for external access, one or more bit data on the address bus is used for self-selection of the control memory. External access to the control memory is permitted only when the data matches, and when updating the address for writing call data and the extension bit, one or more bit data on the data bus for external access and self-selection data of the control memory are updated. The result of the comparison with When the call data write address is read onto the external access data bus, the call data write address read from the control memory is simultaneously read in pairs with the address. On the basis of the extension bit, a time switch is controlled to be output as a wired OR on an external access data bus between a call data write address read from a time switch other than the time switch and a call data write address. how to access.
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を書込アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含む時間スイッチにおける通話
路メモリへの書込アクセス方法であって、制御メモリよ
り、該メモリに更新可として、かつ対として記憶されて
いる通話データ書込用アドレスおよび拡張ビットを所定
アドレス順にシーケンシャルに順次読み出した上、該通
話データ書込用アドレスにもとづき通話路メモリを書込
アクセスする際、同時に読み出された拡張ビットにもと
づき該通話路メモリにおける書込動作の可否を制御する
ようにした通話路メモリへの書込アクセス方法。2. A counter in which a count value is updated in a predetermined cycle, and a count value from the counter as a read address, a call data write address stored as updatable, and an extended bit as a pair together with an extension bit in a predetermined cycle. , Random writing of frame-format communication data from an input highway, using a control memory which is sequentially read out externally as an address, a communication data writing address from the control memory as a writing address, and a count value from the counter as a writing address. A communication path memory in which frame-type communication data to the output highway is sequentially read, and a communication data writing address from the control memory as a write address.
A write access method to a communication path memory in a time switch including an extension bit memory in which an extension bit is stored and an extension bit is sequentially read to the outside using a count value from the counter as a read address. The call data write address and the extension bit stored in the memory as an updatable and stored as a pair are sequentially read sequentially in a predetermined address order, and then the call path memory is written and accessed based on the call data write address. A write access method to the communication path memory, wherein whether or not a write operation is performed in the communication path memory is controlled based on the extension bits read at the same time.
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を書込アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含む時間スイッチにおける通話
路メモリへの読出アクセス方法であって、上記カウンタ
からのカウント値である読出アドレスにもとづき通話路
メモリを読出アクセスする際、拡張ビットメモリから読
み出された拡張ビットにもとづき該通話路メモリにおけ
る読出動作の可否を制御する一方、該拡張ビットをゲー
ト制御信号として、該通話路メモリから読み出された通
話データは、該時間スイッチ以外の時間スイッチにおけ
る通話路メモリから読み出された通話データとの間で、
出力ハイウェイ上でワイヤードオア可なものとしてゲー
ト出力制御されるようにした通話路メモリへの読出アク
セス方法。3. A counter in which a count value is updated at a predetermined cycle, and a count value from the counter as a read address, a call data write address stored as updatable and an extension bit as a pair, together with an extension bit at a predetermined cycle. , Random writing of frame-format communication data from an input highway, using a control memory which is sequentially read out externally as an address, a communication data writing address from the control memory as a writing address, and a count value from the counter as a writing address. A communication path memory in which frame-type communication data to the output highway is sequentially read, and a communication data writing address from the control memory as a write address.
A read access method to a communication path memory in a time switch including an extension bit memory in which an extension bit is stored and an extension bit is sequentially read to the outside using a count value from the counter as a read address, wherein the count from the counter is When a read access is made to the speech path memory based on a read address which is a value, whether or not a read operation is possible in the speech path memory is controlled based on the extension bit read from the extension bit memory, and the extension bit is used as a gate control signal. Between the call data read from the call path memory and the call data read from the call path memory in a time switch other than the time switch,
A read access method to a channel memory in which gate output is controlled as being wire-orable on an output highway.
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと,上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含む時間スイッチであって、制
御メモリ周辺に、外部アクセス用アドレスバス上の1以
上のビットデータと該制御メモリの自己選択データとを
比較し、該比較結果にもとづき該制御メモリに対する外
部からのアクセスの可否を制御する比較器と、外部アク
セス用データバス上の1以上のビットデータと該制御メ
モリの自己選択データとを比較し、該比較結果を該制御
メモリへの書込拡張ビットとして発生する比較器と、該
制御メモリからの拡張ビットをゲート制御信号として、
該制御メモリより読み出される通話データ書込用アドレ
スを、該時間スイッチ以外の時間スイッチにおける制御
メモリより読み出される通話データ書込用アドレスとの
間で、外部アクセス用データバス上でワイヤードオア可
なものとしてゲート出力制御するゲート素子とを設ける
一方、制御メモリからの拡張ビットが書込動作可否制御
信号として入力され、拡張ビットメモリからの拡張ビッ
トが読出動作可否制御信号として入力されている通話路
メモリ周辺には、該拡張ビットメモリからの拡張ビット
をゲート制御信号として、該通話路メモリから読み出さ
れる通話データを、該時間スイッチ以外の時間スイッチ
における通話路メモリより読み出される通話データとの
間で、出力ハイウェイ上でワイヤードオアを可能ならし
めるゲート素子が設けられてなる時間スイッチ。4. A counter in which a count value is updated in a predetermined cycle, and a call data write address stored as updatable using the count value from the counter as a read address, together with an extension bit as a pair, in a predetermined cycle. , A write address of a call data write address from the control memory as a write address, and a count value from the counter as a read address as random read / write of frame format call data from an input highway. A communication channel memory for sequentially reading frame-format communication data to the output highway, and a communication data writing address from the control memory as a write address.
A time switch including an extension bit memory for storing extension bits and sequentially reading extension bits to the outside using a count value from the counter as a read address, wherein at least one of the time switches on an external access address bus is provided around the control memory. And a comparator for controlling whether or not the control memory can be externally accessed based on the comparison result, and one or more bit data on an external access data bus. And a comparator for comparing the self-selection data of the control memory with the self-selection data, and generating the comparison result as an extended bit for writing to the control memory; and an extended bit from the control memory as a gate control signal.
Wired OR on the external access data bus between a call data write address read from the control memory and a call data write address read from the control memory in a time switch other than the time switch A communication path memory in which an extended bit from the control memory is input as a write operation enable / disable control signal, and an extended bit from the extended bit memory is input as a read operation enable / disable control signal. In the periphery, the extended bit from the extended bit memory is used as a gate control signal, and the speech data read from the speech path memory is separated from the speech data read from the speech path memory in a time switch other than the time switch. A gate element that enables wired OR on the output highway Vignetting time switch comprising.
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含むようにしてなり、制御メモ
リ周辺に、外部アクセス用アドレスバス上の1以上のビ
ットデータと該制御メモリの自己選択データとを比較
し、該比較結果にもとづき該制御メモリに対する外部か
らのアクセスの可否を制御する比較器と、外部アクセス
用データバス上の1以上のビットデータと該制御メモリ
の自己選択データとを比較し、該比較結果を該制御メモ
リへの書込拡張ビットとして発生する比較器と、該制御
メモリからの拡張ビットをゲート制御信号として、該制
御メモリより読み出される通話データ書込用アドレス
を、該時間スイッチ以外の時間スイッチにおける制御メ
モリより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子を設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、該拡張ビットをゲート制御信号として、
該通話路メモリから読み出される通話データを、該時間
スイッチ以外の時間スイッチにおける通話路メモリより
読み出される通話データとの間で、出力ハイウェイ上で
ワイヤードオアを可能ならしめるゲート素子が設けられ
てなる時間スイッチ各々を、各時間スイッチ共通の外部
アクセス用データバスおよび外部アクセス用アドレスバ
スに並列的、かつマトリックス状にマルチドロップ接続
せしめてなる時間スイッチマトリックス。5. A counter for updating a count value in a predetermined cycle, and a count value from the counter as a read address, a call data write address stored as updatable and an extension bit as a pair together with an extension bit in a predetermined cycle. , A write address of a call data write address from the control memory as a write address, and a count value from the counter as a read address as random read / write of frame format call data from an input highway. A communication path memory in which sequential reading of frame-format communication data to the output highway is performed, and an address for writing communication data from the control memory is used as a write address.
An extension bit memory for storing the extension bits and externally reading the extension bits sequentially to the outside using the count value from the counter as a read address is provided. One or more bit data on an external access address bus is provided around the control memory. And a self-selection data of the control memory, and a comparator for controlling whether or not the control memory can be accessed from the outside based on the comparison result; A comparator for comparing self-selection data in a memory and generating the comparison result as a write extension bit to the control memory; and a call read from the control memory using the extension bit from the control memory as a gate control signal. The data write address is read from the control memory in a time switch other than the time switch. A gate element for gate output control is provided between the address for writing data and the address for external access on the data bus for external access as a wired-OR, and an extension bit from the control memory is input as a write operation enable / disable control signal. In the vicinity of the communication path memory where the extended bit from the extended bit memory is input as the read operation enable / disable control signal, the extended bit is used as a gate control signal,
Between the call data read from the call path memory and the call data read from the call path memory in a time switch other than the time switch, a time provided with a gate element that enables wired OR on the output highway A time switch matrix in which each switch is multi-drop connected in parallel and in a matrix to an external access data bus and an external access address bus common to each time switch.
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含むようにしてなり、制御メモ
リ周辺に、外部アクセス用アドレスバス上の1以上のビ
ットデータと該制御メモリの自己選択データとを比較
し、該比較結果にもとづき該制御メモリに対する外部か
らのアクセスの可否を制御する比較器と、外部アクセス
用データバス上の1以上のビットデータと該制御メモリ
の自己選択データとを比較し、該比較結果を該制御メモ
リへの書込拡張ビットとして発生する比較器と、該制御
メモリからの拡張ビットをゲート制御信号として、該制
御メモリより読み出される通話データ書込用アドレス
を、該時間スイッチ以外の時間スイッチにおける制御メ
モリより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子を設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、該拡張ビットをゲート制御信号として、
該通話路メモリから読み出される通話データを、該時間
スイッチ以外の時間スイッチにおける通話路メモリより
読み出される通話データとの間で、出力ハイウェイ上で
ワイヤードオアを可能ならしめるゲート素子が設けられ
てなる時間スイッチ各々を、各時間スイッチ共通の外部
アクセス用データバスおよび外部アクセス用アドレスバ
スに並列的、かつマトリックス状にマルチドロップ接続
せしめた上、通話路制御回路に収容せしめるようにした
時分割通話路。6. A counter for updating a count value in a predetermined cycle, and a count value from the counter as a read address, a call data write address stored as updatable and an extension bit as a pair together with an extension bit in a predetermined cycle. , A write address of a call data write address from the control memory as a write address, and a count value from the counter as a read address as random read / write of frame format call data from an input highway. A communication path memory in which sequential reading of frame-format communication data to the output highway is performed, and an address for writing communication data from the control memory is used as a write address.
An extension bit memory for storing the extension bits and externally reading the extension bits sequentially to the outside using the count value from the counter as a read address is provided. One or more bit data on an external access address bus is provided around the control memory. And a self-selection data of the control memory, and a comparator for controlling whether or not the control memory can be accessed from the outside based on the comparison result; A comparator for comparing self-selection data in a memory and generating the comparison result as a write extension bit to the control memory; and a call read from the control memory using the extension bit from the control memory as a gate control signal. The data write address is read from the control memory in a time switch other than the time switch. A gate element for gate output control is provided between the address for writing data and the address for external access on the data bus for external access as a wired-OR, and an extension bit from the control memory is input as a write operation enable / disable control signal. In the vicinity of the communication path memory where the extended bit from the extended bit memory is input as the read operation enable / disable control signal, the extended bit is used as a gate control signal,
Between the call data read from the call path memory and the call data read from the call path memory in a time switch other than the time switch, a time provided with a gate element that enables wired OR on the output highway A time-division communication path in which each switch is multi-drop-connected in parallel and in a matrix to an external access data bus and an external access address bus common to each time switch, and accommodated in a communication path control circuit.
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含むようにしてなり、制御メモ
リ周辺に、外部アクセス用アドレスバス上の1以上のビ
ットデータと該制御メモリの自己選択データとを比較
し、該比較結果にもとづき該制御メモリに対する外部か
らのアクセスの可否を制御する比較器と、外部アクセス
用データバス上の1以上のビットデータと該制御メモリ
の自己選択データとを比較し、該比較結果を該制御メモ
リへの書込拡張ビットとして発生する比較器と、該制御
メモリからの拡張ビットをゲート制御信号として、該制
御メモリより読み出される通話データ書込用アドレス
を、該時間スイッチ以外の時間スイッチにおける制御メ
モリより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子を設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、該拡張ビットをゲート制御信号として、
該通話路メモリから読み出される通話データを、該時間
スイッチ以外の時間スイッチにおける通話路メモリより
読み出される通話データとの間で、出力ハイウェイ上で
ワイヤードオアを可能ならしめるゲート素子が設けられ
てなる時間スイッチ各々を、各時間スイッチ共通の外部
アクセス用データバスおよび外部アクセス用アドレスバ
スに並列的、かつマトリックス状にマルチドロップ接続
せしめた上、通話路制御回路に収容せしめるようにした
時分割通話路を具備してなる時分割ディジタル電子交換
機。7. A counter for updating a count value in a predetermined cycle, and a count value from the counter as a read address, a call data write address stored as updatable, and an extension bit as a pair together with an extension bit in a predetermined cycle. , A write address of a call data write address from the control memory as a write address, and a count value from the counter as a read address as random read / write of frame format call data from an input highway. A communication path memory in which sequential reading of frame-format communication data to the output highway is performed, and an address for writing communication data from the control memory is used as a write address.
An extension bit memory for storing the extension bits and externally reading the extension bits sequentially to the outside using the count value from the counter as a read address is provided. One or more bit data on an external access address bus is provided around the control memory. And a self-selection data of the control memory, and a comparator for controlling whether or not the control memory can be accessed from the outside based on the comparison result; A comparator for comparing self-selection data in a memory and generating the comparison result as a write extension bit to the control memory; and a call read from the control memory using the extension bit from the control memory as a gate control signal. The data write address is read from the control memory in a time switch other than the time switch. A gate element for gate output control is provided between the address for writing data and the address for external access on the data bus for external access as a wired-OR, and an extension bit from the control memory is input as a write operation enable / disable control signal. In the vicinity of the communication path memory where the extended bit from the extended bit memory is input as the read operation enable / disable control signal, the extended bit is used as a gate control signal,
Between the call data read from the call path memory and the call data read from the call path memory in a time switch other than the time switch, a time provided with a gate element that enables wired OR on the output highway A time-division communication path in which each switch is multi-drop-connected in parallel and in a matrix to an external access data bus and an external access address bus common to each time switch and accommodated in a communication path control circuit. A time-division digital electronic exchange comprising:
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Application Number | Priority Date | Filing Date | Title |
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JP139492A JP2999877B2 (en) | 1992-01-08 | 1992-01-08 | Access method to time switch, write access method to call path memory, read access method to call path memory, time switch, time switch matrix, time division communication path, and time division digital electronic exchange |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP139492A JP2999877B2 (en) | 1992-01-08 | 1992-01-08 | Access method to time switch, write access method to call path memory, read access method to call path memory, time switch, time switch matrix, time division communication path, and time division digital electronic exchange |
Publications (2)
Publication Number | Publication Date |
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JPH05191877A JPH05191877A (en) | 1993-07-30 |
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JP139492A Expired - Lifetime JP2999877B2 (en) | 1992-01-08 | 1992-01-08 | Access method to time switch, write access method to call path memory, read access method to call path memory, time switch, time switch matrix, time division communication path, and time division digital electronic exchange |
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Country | Link |
---|---|
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---|---|---|---|---|
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JP3080821B2 (en) * | 1993-10-01 | 2000-08-28 | 日本電気株式会社 | Time-division time slot replacement circuit |
SE515735C2 (en) * | 1994-01-19 | 2001-10-01 | Ericsson Telefon Ab L M | Ways and devices for transmitting voice and data information in a telecommunication system |
-
1992
- 1992-01-08 JP JP139492A patent/JP2999877B2/en not_active Expired - Lifetime
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