KR100291938B1 - High speed initialization circuit of slave device with same structure - Google Patents

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Abstract

PURPOSE: A high speed initialization circuit of a slave device with same structure is provided to reduce initialization time by using broadcast method in case that same kind of slave devices are connected with each other. CONSTITUTION: A high speed initialization circuit of a slave device with same structure comprises a decoder(1), a broadcast signal generating unit and an AND gate(2). An address bus and a data bus of a microprocessor are respectively connected with same structured plural memories. The decoder decodes respective bit signal of an upper bit address selecting any one of the memories, and a lower bit address bus designating specific address of the selected memory so as to activate selection signal for inherent address of the specific memory. The broadcast signal generating unit generates broadcast signal for simultaneously selecting all of the plural memories. The AND gate is activated when any one of the selection signal and broadcast signal is activated.

Description

동일구조 종속장치의 고속 초기화회로Fast initialization circuit of the same structure dependent device

본 발명은 동일구조 종속장치의 고속 초기화 회로에 관한 것으로서, 특히, 동일 종류의 종속 장치들이 다수 연결되어 있는 경우 브로드캐스트 방법을 이용하여 시스템의 초기화 시간을 단축하는 동일구조 종속장치의 고속 초기화 회로에 관한 것이다.The present invention relates to a fast initialization circuit of the same structure dependent device and more particularly to a fast initialization circuit of the same structure dependent device which shortens a system initialization time by using a broadcast method when a plurality of the same kind of slave devices are connected .

제1도는 종래의 디코더 블록도로서, n개의 2진 정보를 최대 2n개의 서로 다른 정보로 바꿔주는 회로인 디코더는 특정 어드레스에 대하여 해당되는 하나의 선택신호가 활성화되도록 하는 것을 나타낸 것이다.FIG. 1 is a block diagram of a conventional decoder. In FIG. 1, a decoder, which is a circuit for converting n binary information into a maximum of 2 n pieces of different information, shows that one corresponding selection signal is activated for a specific address.

일반적으로 마이크로 프로세서를 이용하여 시스템을 구성하는 경우 프로세서는 항상 하나의 장치를 엑세스할 수 있으며 다수의 장치에 대하여 일을 해야 하는 경우에는 반복작업을 통하여 문제를 해결하였다. 이러한 경우 전체 작업의 양을 판단하여 그보다 속도가 빠른 프로세서를 이용하여 시스템을 구성하여야 한다.Generally, when a system is configured using a microprocessor, the processor always accesses one device. When a plurality of devices must be operated, the problem is solved through repetitive operations. In this case, it is necessary to determine the total amount of work and configure the system using a faster processor.

마이크로 프로세서 시스템에 있어서 동일구조 종속장치가 다수이고 초기화가 필요한 경우에는 각각에 대하여 초기화를 행하여야 한다. 이때 각각에 대하여 초기화를 행하는 것은 저속 시스템에 있어서 간단한 회로의 구성을 요구하기 때문에 효율적인 설계 방법이 된다. 하지만 프로세서가 많은 일을 해야 하고 동작속도가 문제가 되는 경우 많은 수의 종속장치에 일일이 똑같은 일을 하는 것은 종속장치의 수가 많을수록 프로세서의 부하를 가중시키게 되며 마이크로프로세서 시스템의 고속화는 프로세서의 고기능화, 고속화를 동반하며 이에 따라 주변장치의 성능 또한 프로세서의 속도에 맞추어 상승되어야 한다. 이는 시스템의 대형화, 고가격화를 수반하여 시장에서의 경쟁력 약화의 원인이 되는 문제점이 있다.In a microprocessor system, when there are a plurality of identical subordinate devices and initialization is required, initialization must be performed for each. At this time, performing initialization for each of them requires a simple circuit configuration in a low-speed system, which is an efficient design method. However, if the processor has to do a lot of work and the operation speed is a problem, doing the same thing to a large number of slave devices will increase the load of the processor as the number of slave devices increases. So that the performance of the peripheral device must also be increased to match the speed of the processor. This leads to a problem of weakening the competitiveness in the market accompanied by the enlargement and the increase of the system.

본 발명은 상기 문제점을 해결하기 위해 마이크로프로세서 시스템에 있어서, 동일종류의 종속장치들이 다수 연결되어 있는 경우 브로드캐스트 방법을 사용함으로써 초기화 시간을 단축하는 것을 목적으로 한다.In order to solve the above problems, the present invention aims to shorten the initialization time by using a broadcast method when a plurality of slave dependent devices of the same kind are connected.

제1도는 종래의 디코더 블록도.FIG. 1 is a block diagram of a conventional decoder; FIG.

제2도는 본 발명에 의한 전체 블록도이다.FIG. 2 is an overall block diagram according to the present invention. FIG.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

1 : 디코더 2 : 앤드게이트1: decoder 2: AND gate

3 : M0 4 : M13: M0 4: M1

5 : M2 6 : M35: M2 6: M3

7 : 브로드캐스트7: Broadcast

본 발명은 상기 목적을 달성하기 위해, 마이크로프로세서의 어드레스버스와 데이터버스가 동일구조 복수 메모리에 각각 연결되는 경우, 상기 어드레스버스 중 상기 메모리중 어느 하나를 선택하는 상위 비트 어드레스와 상기 선택된 메모리의 특정 어드레스를 지정하는 하위 비트 어드레스버스의 각 비트신호를 디코딩하여 특정 메모리상의 고유 어드레스에 대한 선택신호를 활성화시키는 디코더; 상기 메모리에 각각 연결되어 상기 복수 메모리 전체를 동시에 선택하는 브로드캐스트 신호를 발생시키는 브로드캐스트 신호 발생수단; 및 상기 디코더의 선택신호와 상기 브로드캐스트 신호 중 어느 하나가 활성화 상태일 때 활성화되는 앤드게이트로 구성되는 것을 특징으로 하는 동일구조 종속장치의 고속 초기화 회로를 제공한다.In order to achieve the above object, in a case where an address bus and a data bus of a microprocessor are respectively connected to a plurality of memories having the same structure, an upper bit address for selecting any one of the memories of the address bus, A decoder for decoding each bit signal of the lower bit address bus specifying an address to activate a select signal for a unique address on a particular memory; A broadcast signal generating means connected to the memory and generating a broadcast signal for simultaneously selecting all the plurality of memories; And an AND gate which is activated when any one of the selection signal and the broadcast signal of the decoder is in an active state.

이하 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 전체 블록도로서, 일반적으로 많이 사용되는 디코더(1) 회로와 브로드캐스트(7)를 위한 선택신호로 구성되어 있다. 상기 디코더(1) 회로는 특정 어드레스에 대하여 해당되는 하나의 선택선호가 활성화되도록 하는 부분이며 브로드캐스트용 선택신호는 이들 전체의 어드레스 범위에 대하여 활성화되는 신호이다. 또한 상기 두 개의 신호 중 어느 하나가 활성화 상태일 때 활성화되는 앤드(AND)게이트(2)가 있다.FIG. 2 is an overall block diagram according to the present invention, which comprises a decoder 1 circuit and a selection signal for broadcast 7, which are generally used. The decoder (1) circuit is a part for activating a corresponding one of the selected preferences for a specific address, and the broadcast selection signal is a signal activated for the entire address range. There is also an AND gate 2 that is activated when either of the two signals is active.

예를 들어 4개의 종속 디바이스가 마이크로프로세서의 버스에 접속되어 있고 256바이트의 어드레스 공간을 갖는 메모리라고 한다면 마이크로프로세서의 어드레스 하위 8비트와 데이터버스가 4개의 메모리에 동일하게 연결되고 상위 어드레스로부터 디코드된 4개의 선택신호(M0∼M3)가 4개의 메모리에 한 개씩 각각 연결된다. 이때 선택신호(M0)의 어드레스 공간이 0×10000∼0×100ff, 선택신호(M1)의 어드레스 공간이 0×10100∼0×101ff 등으로 256바이트씩 할당이 되고, 선택신호(M2)의 어드레스 공간이 0×10200∼0×102ff, 선택신호(M3)의 어드레스 공간은 0×10300∼0×103ff 등으로 256바이트씩 할당이 되어 4개의 어드레스 공간에는 1024바이트가 할당이 된다.For example, if four subordinate devices are connected to the microprocessor's bus and have 256 bytes of address space, then the lower 8 bits of the address of the microprocessor and the data bus are equally connected to the four memories and the decoded Four selection signals M0 to M3 are connected to the four memories, respectively. At this time, the address space of the selection signal M0 is 0 x 10000 to 0 x 100ff, the address space of the selection signal M1 is allocated to 256 bytes in the range of 0 x 10100 to 0 x 101ff, The address space of 0 × 10200 to 0 × 102ff and the address space of the selection signal M3 are allocated by 256 bytes in the range of 0 × 10300 to 0 × 103ff and 1024 bytes are allocated to the four address spaces.

즉, 마이크로프로세서와 메모리는 어드레스버스와 데이터버스로 연결되며, 상기 어드레스버스 중 하위 8비트는 256바이트의 각 메모리 어드레스를 지정하는데 사용되며, 상기 어드레스버스 중 상위 비트는 디코딩되어 메모리 선택신호(M0∼M3)로서 기능한다. 이와 같이 256바이트의 메모리 4개가 연결될 경우 총 1024바이트가 할당된다.That is, the microprocessor and the memory are connected by an address bus and a data bus, and the lower 8 bits of the address bus are used to designate each memory address of 256 bytes, and the upper bit of the address bus is decoded to generate a memory selection signal M0 To M3). When four 256-byte memories are connected in this way, a total of 1024 bytes are allocated.

또한, 브로드캐스트(7) 선택신호의 어드레스 공간은 0×10400∼0×104ff에 할당이 되어 전체의 어드레스 범위에 대해 활성화된다. 그러므로 선택신호(M0∼M3)의 메모리 공간에 대하여 0×00의 값을 써넣기 위해서는 1024번의 루프를 돌아야 하지만 0×10400번지에 데이터를 기록하게 되면 선택신호(M0∼M3)의 첫 번째 바이트에 동시에 기록이 되며 선택신호(M0∼M3) 전체의 메모리에 데이터를 기록하기 위해서는 상기 브로드캐스트 어드레스 공간인 0×10400∼0×104ff의 번지에 데이터를 기록하게 되므로 256개의 기록주기가 필요하고 선택신호가 활성화되어 4개의 메모리 모두의 선택신호가 활성화되어 데이터버스상의 데이터를 자신의 영역에 기록한다.In addition, the address space of the broadcast (7) selection signal is assigned to 0 x 10400 to 0 x 104ff, and is activated for the entire address range. Therefore, in order to write a value of 0x00 to the memory space of the selection signals (M0 to M3), it is necessary to turn 1024 loops. However, when data is written at 0 × 10400, the first byte of the selection signals (M0 to M3) In order to record data in the entire memory of the selection signals M0 to M3, data is written in addresses of 0 x 10400 to 0 x 104ff, which is the broadcast address space, so that 256 recording cycles are required, And the selection signal of all four memories is activated to record data on the data bus in its own area.

즉, 위와 같은 1024바이트 전체에 데이터를 기록하는 경우에, 종래에는 1024번의 기록 루프가 요구되지만, 본 발명에서와 같이 브로드캐스트 신호 발생수단을 부가하는 경우 브로드캐스트 신호에 의하여 4개의 메모리가 동시에 선택되므로 256바이트의 1개의 메모리를 액세스하는 데 필요한 256번의 기록 루프로 1024바이트 전체에 데이터를 기록할 수 있게 된다.That is, when data is recorded in the entire 1024 bytes as described above, 1024 recording loops are conventionally required. However, when the broadcast signal generating means is added as in the present invention, four memories are simultaneously selected Thus, it is possible to write data in the entire 1024 bytes in 256 recording loops necessary for accessing one memory of 256 bytes.

발명은 동일구조의 종속 디바이스가 한 시스템 내에서 여러 개 존재할 경우에 유효하며 N개의 동일구조 종속장치에 대한 부하를 1/N으로 줄일 수 있어 적은 비용으로 효율적인 시스템을 만들 수 있다. 또한 동일종류의 종속장치들이 다수 연결되어 있는 경우 브로드캐스트 방법을 사용하여 시스템의 초기화 시간을 단축할 수 있다.The invention is effective when there are multiple slave devices of the same structure in one system, and the load for N identical structured slave devices can be reduced to 1 / N, which makes it possible to make an efficient system at a low cost. In addition, when a plurality of slave devices of the same type are connected, the initialization time of the system can be shortened by using the broadcast method.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있다. 따라서, 특허청구범위의 등가적인 의미나 범위에 속하는 모든 변화들은 전부 본 발명의 권리범위 안에 속함을 밝혀둔다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the following claims . Accordingly, it is intended that all changes which come within the meaning and range of equivalency of the claims are intended to be embraced therein.

Claims (1)

마이크로프로세서의 어드레스버스와 데이터버스가 동일구조 복수 메모리에 각각 연결되는 경우, 상기 어드레스버스 중 상기 메모리중 어느 하나를 선택하는 상위 비트 어드레스와 상기 선택된 메모리의 특정 어드레스를 지정하는 하위 비트 어드레스버스의 각 비트신호를 디코딩하여 특정 메모리상의 고유 어드레스에 대한 선택신호를 활성화시키는 디코더; 상기 메모리에 각각 연결되어 상기 복수 메모리 전체를 동시에 선택하는 브로드캐스트 신호를 발생시키는 브로드캐스트 신호 발생수단; 및 상기 디코더의 선택신호와 상기 브로드캐스트 신호 중 어느 하나가 활성화 상태일 때 활성화되는 앤드게이트로 구성되는 것을 특징으로 하는 동일구조 종속장치의 고속 초기화 회로.When an address bus and a data bus of a microprocessor are respectively connected to a plurality of memories having the same structure, an upper bit address for selecting one of the memories of the address bus and a lower bit address bus for specifying a specific address of the selected memory Decoder for decoding a bit signal to activate a selection signal for a unique address on a particular memory; A broadcast signal generating means connected to the memory and generating a broadcast signal for simultaneously selecting all the plurality of memories; And an AND gate which is activated when either one of the selection signal of the decoder and the broadcast signal is in the active state.
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