JP2547256B2 - DMA device - Google Patents
DMA deviceInfo
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、コンピュータシステムにおいて周辺素子
やメモリ間で高速にデータ転送を行うために使用される
DMA（ダイレクト・メモリ・アクセス）装置に関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial field of application> The present invention is used for high-speed data transfer between peripheral elements and memories in a computer system.
The present invention relates to a DMA (Direct Memory Access) device.
＜従来の技術＞ 従来、この種のDMA装置としては第３図に示すような
ものがある。このDMA装置40は、アドレスバス50に接続
された行アドレス出力端子46および列アドレス出力端子
47と、行アドレスを表わす信号を格納して行アドレス出
力端子46へ出力する行アドレスレジスタ42と、列アドレ
スを表わす信号を格納して列アドレス出力端子47へ出力
する列アドレスレジスタ43と、データバス55とデータの
授受を行ってデータを格納または出力するデータレジス
タ44と、コントロールバス60とコントロール信号の授受
を行ってデータを格納または出力するコントロール信号
レジスタ45と、これら各レジスタ42,43,44,45の動作を
制御する内部制御回路41を備えている。そして、メモリ
−メモリ間のデータ転送を行う場合、例えば第４図に示
すように、まず、上記DMA装置40の行アドレス出力端
子46,列アドレス出力端子47から転送元の行アドレスを
表わす信号および列アドレスを表わす信号をアドレスバ
ス50を通して同時にメモリアレイ70へ出力して、メモリ
Ａ番地をアクセスする。そして、アクセスしたメモリ
Ａ番地のデータをデータバス55を通してDMA装置40内部
のデータレジスタ44に格納する。次に、DMA装置40の
行および列アドレス出力端子46,47から転送先の行アド
レスを表わす信号および列アドレスを表わす信号をアド
レスバス50を通してメモリアレイ70へ出力してメモリＢ
番地を特定すると共に、上記データレジスタ44に格納し
たデータをデータバス55に出力する。そして、メモリ
Ｂ番地にこのデータを書き込む。このようにして、転送
元のメモリＡ番地から転送先のメモリＢ番地へデータ転
送するようにしている。また、連続してデータ転送を行
う場合、上に述べた〜の動作を繰り返すようにして
いる。<Prior Art> Conventionally, there is a DMA device of this type as shown in FIG. The DMA device 40 has a row address output terminal 46 and a column address output terminal connected to the address bus 50.
47, a row address register 42 that stores a signal representing a row address and outputs it to a row address output terminal 46, a column address register 43 that stores a signal that represents a column address and outputs it to a column address output terminal 47, and a data A data register 44 that transfers data to and from the bus 55 to store or output data, a control signal register 45 that transfers data to and from the control bus 60 to store or output data, and these registers 42, 43, An internal control circuit 41 for controlling the operations of 44 and 45 is provided. When performing data transfer between memories, first, as shown in FIG. 4, for example, a signal indicating a row address of a transfer source and a row address output terminal 46 and a column address output terminal 47 of the DMA device 40 are first provided. A signal indicating a column address is simultaneously output to memory array 70 through address bus 50 to access memory A address. Then, the accessed data of the memory address A is stored in the data register 44 inside the DMA device 40 through the data bus 55. Next, the row and column address output terminals 46 and 47 of the DMA device 40 output a signal representing the row address and the column address of the transfer destination to the memory array 70 through the address bus 50 to output the memory B.
The address is specified, and the data stored in the data register 44 is output to the data bus 55. Then, this data is written in the memory address B. In this way, data is transferred from the transfer source memory A address to the transfer destination memory B address. Further, when data is continuously transferred, the above-described operations 1 to 3 are repeated.
＜発明が解決しようとする課題＞ ところで、最近、コンピュータシステムのメモリとし
てダイナミックRAM（ランダム・アクセス・メモリ）を
使用することが多くなっており、ダイナミックRAMは、
行アドレスを表わす信号と列アドレスを表わす信号とを
時分割して１系統のアドレスバスを通して入力する仕様
になっている。そのため、行アドレス出力端子46と列ア
ドレス出力端子47の二つのアドレス出力端子を有する従
来のDMA装置40は、ダイナミックRAMをアクセスすること
ができないという問題がある。<Problems to be Solved by the Invention> By the way, recently, a dynamic RAM (random access memory) is often used as a memory of a computer system.
The specification is such that a signal representing a row address and a signal representing a column address are time-divisionally input through one address bus. Therefore, the conventional DMA device 40 having the two address output terminals, the row address output terminal 46 and the column address output terminal 47, has a problem that the dynamic RAM cannot be accessed.
なお、ダイナミックRAMには、例えば第５図に示すよ
うに、スタティック・コラム・モードと呼ばれる高速ア
クセス可能な動作モードを持つものがある。第５図中、
▲▼はロウ・アドレス・ストローブ信号、Adはア
ドレス信号、▲▼はチップセレクト信号、▲▼
はライト・イネーブル信号、Doutはメモリからの読み出
しデータ、Dinはメモリへの書き込みデータのそれぞれ
のタイミングを示している。この例は、まず読み出しサ
イクルにおいて、まず行アドレスRAを設定した後、列ア
ドレスCA0,CA1,…,CA7を連続的に更新して、同一行RA内
の８番地分の読み出しデータDO0,DO1,…,DO7を連続して
メモリから読み出し、続いて、書き込みサイクルにおい
て、行アドレスRBを設定した後、列アドレスCB0,CB1,
…,CB7を連続的に更新して、同一行RB内の８番地分の書
き込みデータDI0,DI1,…,DI7を連続してメモリへ書き込
むようにしている。上記従来のDMA装置40は、上に述べ
たようにダイナミックRAMを使用対象としておらず、し
たがって当然このようなスタティック・コラム・モード
を利用することもできなかった。Some dynamic RAMs have a high-speed accessible operation mode called a static column mode as shown in FIG. 5, for example. In Figure 5,
▲ ▼ is a row address strobe signal, Ad is an address signal, ▲ ▼ is a chip select signal, ▲ ▼
Represents a write enable signal, Dout represents read data from the memory, and Din represents write data to the memory. In this example, first, in a read cycle, the row address RA is first set, and then the column addresses CA 0 , CA 1 , ..., CA 7 are continuously updated, and the read data DO for 8 addresses in the same row RA is set. 0 , DO 1 , ..., DO 7 are continuously read from the memory, and then, in a write cycle, after setting the row address RB, the column addresses CB 0 , CB 1 ,
, CB 7 are continuously updated, and write data DI 0 , DI 1 , ..., DI 7 for 8 addresses in the same row RB are continuously written to the memory. The above-mentioned conventional DMA device 40 does not use the dynamic RAM as described above, and therefore, naturally, such a static column mode could not be used.
そこで、この発明の目的は、ダイナミックRAMやその
他のメモリ等に広く使用することができ、特に、ダイナ
ミックRAMのスタティック・コラム・モードを利用する
ことができるDMA装置を提供することにある。Therefore, an object of the present invention is to provide a DMA device that can be widely used for dynamic RAMs and other memories, and in particular that can utilize the static column mode of dynamic RAMs.
＜課題を解決するための手段＞ 上記目的を達成するために、この発明のDMA装置は、
行アドレスレジスタと列アドレスレジスタを有し、それ
ぞれの内容を時分割で外部アドレス出力端子へ出力する
手段を設けることにより、ダイナミックRAMとのデータ
転送を容易にしたものである。<Means for Solving the Problems> In order to achieve the above object, the DMA device of the present invention is
A row address register and a column address register are provided, and means for outputting the contents of each to the external address output terminal in a time division manner is provided to facilitate data transfer with the dynamic RAM.
すなわち、この発明のDMA装置は、行アドレス出力端
子と列アドレス出力端子とを有するDMA装置であって、
行アドレスを表わす信号を格納して、行アドレス出力経
路を通して出力する行アドレスレジスタと、列アドレス
を表わす信号を格納して、列アドレス出力経路を通して
出力する列アドレスレジスタと、行または列のうち一方
のアドレス出力経路中に設けた第１のスイッチと、行ま
たは列のうちの他方のアドレス出力経路中に設けた第２
のスイッチと、上記第２のスイッチの入力側と第１のス
イッチの出力側とを継なぐアドレス出力補助経路と、上
記アドレス出力補助経路中に設けた第３のスイッチと、
接続されたメモリがダイナミックRAMである場合、上記
第２のスイッチをオフした状態に保ち、上記一方のアド
レス出力タイミングに応じて上記第１のスイッチをオン
させ上記第３のスイッチをオフさせて、上記一方のアド
レスを表わす信号を上記一方のアドレス出力端子に出力
させ、続いて、上記他方のアドレス出力タイミングに応
じて上記第３のスイッチをオンさせ上記第１のスイッチ
をオフさせて、上記他方のアドレスを表わす信号を上記
一方のアドレス出力端子に出力させる一方、接続された
メモリがダイナミックRAM以外のメモリである場合、上
記第１および第２のスイッチをオンさせ上記第３のスイ
ッチをオフさせて、行アドレスレジスタ，列アドレスレ
ジスタの信号を並列に行アドレスレジスタ出力端子，列
アドレスレジスタ出力端子に出力させる制御を行うアド
レス制御手段を備えたことを特徴としている。That is, the DMA device of the present invention is a DMA device having a row address output terminal and a column address output terminal,
A row address register for storing a signal indicating a row address and outputting through a row address output path, a column address register for storing a signal for indicating a column address and outputting through a column address output path, or one of a row or a column And a second switch provided in the other address output path of the row or column.
An address output auxiliary path connecting the input side of the second switch and the output side of the first switch, and a third switch provided in the address output auxiliary path,
When the connected memory is a dynamic RAM, the second switch is kept off, and the first switch is turned on and the third switch is turned off in accordance with the one address output timing. A signal representing the one address is output to the one address output terminal, and then the third switch is turned on and the first switch is turned off according to the address output timing of the other, and the other is output. A signal representing the address of the above is output to the one address output terminal, and when the connected memory is a memory other than the dynamic RAM, the first and second switches are turned on and the third switch is turned off. The row address register and column address register signals are output in parallel to the row address register output terminal and column address register output. It is characterized by comprising an address control means for performing control to output to the child.
また、複数のデータレジスタからなるデータバッファ
と、上記一方のアドレスを表わす信号を出力した後、他
方のアドレスを表わす信号を連続して更新する毎に、上
記一方のアドレスおよび上記他方のアドレスで指定され
た上記メモリのデータを上記データレジスタに順次格納
するデータレジスタ制御手段を備えるのが望ましい。Also, after outputting a signal representing one of the addresses and a data buffer consisting of a plurality of data registers, each time the signal representing the other address is continuously updated, the address is designated by the one address and the other address. It is desirable to include data register control means for sequentially storing the stored data of the memory in the data register.
＜作用＞ 行アドレスレジスタと列アドレスレジスタの内容をそ
れぞれ時分割で外部アドレス出力端子へ出力する手段を
設けることによって、１系統のアドレスバスを通してア
ドレスが指定されることになり、ダイナミックRAMがア
クセス可能となる。<Operation> By providing means for outputting the contents of the row address register and the column address register to the external address output terminals in a time division manner, the address is specified through one system of address bus, and the dynamic RAM can be accessed. Becomes
具体的には、アドレス制御手段は、接続されたメモリ
がダイナミックRAMである場合、上記第２のスイッチを
オフした状態に保ち、上記一方のアドレス出力タイミン
グに応じて上記第１のスイッチをオンさせ上記第３のス
イッチをオフさせて、上記一方のアドレスを表わす信号
を上記一方のアドレス出力端子に出力させ、続いて、上
記他方のアドレス出力タイミングに応じて上記第３のス
イッチをオンさせ上記第１のスイッチをオフさせて、上
記他方のアドレスを表わす信号を上記一方のアドレス出
力端子に出力させる。このため、上記一方のアドレス出
力端子に接続される１系統のアドレスバスを通して、行
アドレスを表わす信号および列アドレスを表わす信号が
時分割されてメモリに出力される。したがって、このDM
A装置によってダイナミックRAMがアクセスされる。ま
た、上記アドレス制御手段は、接続されたメモリがダイ
ナミックRAM以外のメモリである場合、上記第１および
第２のスイッチをオンさせ上記第３のスイッチをオフさ
せて、行アドレスレジスタ，列アドレスレジスタの信号
の並列に行アドレスレジスタ出力端子，列アドレスレジ
スタ出力端子に出力させる。すなわち、２系統のアドレ
スバスを通して、行アドレスを表わす信号および列アド
レスを表わす信号が並列にメモリに出力される。したが
って、このDMA装置によってダイナミックRAM以外のメモ
リがアクセスされる。このように、ダイナミックRAMや
その他のメモリがアクセスされる。Specifically, when the connected memory is a dynamic RAM, the address control means keeps the second switch off and turns on the first switch according to the one address output timing. The third switch is turned off to output a signal representing the one address to the one address output terminal, and then the third switch is turned on in accordance with the other address output timing. The switch of No. 1 is turned off, and the signal representing the other address is output to the one address output terminal. Therefore, the signal representing the row address and the signal representing the column address are time-divisionally output to the memory through the one-system address bus connected to the one address output terminal. Therefore this DM
Dynamic RAM is accessed by device A. Further, the address control means turns on the first and second switches and turns off the third switch when the connected memory is a memory other than the dynamic RAM, thereby turning on the row address register and the column address register. These signals are output in parallel to the row address register output terminal and the column address register output terminal. That is, a signal representing a row address and a signal representing a column address are output in parallel to the memory through the two address buses. Therefore, a memory other than the dynamic RAM is accessed by this DMA device. In this way, dynamic RAM and other memories are accessed.
また、複数のデータレジスタからなるデータバッファ
と、上記一方のアドレスを表わす信号を出力した後、他
方のアドレスを表わす信号を連続して更新する毎に、上
記一方のアドレスおよび上記他方のアドレスで指定され
た上記メモリのデータを上記データレジスタに順次格納
するデータレジスタ制御手段を備えた場合、スタティッ
ク・コラム・モードのダイナミックRAMから連続的に出
力されたデータが効率良く格納される。Also, after outputting a signal representing one of the addresses and a data buffer consisting of a plurality of data registers, each time the signal representing the other address is continuously updated, the address is designated by the one address and the other address. When the data register control means for sequentially storing the stored data of the memory in the data register is provided, the data continuously output from the dynamic RAM in the static column mode is efficiently stored.
＜実施例＞ 以下、この発明のDMA装置を図示の実施例により詳細
に説明する。<Embodiment> Hereinafter, the DMA device of the present invention will be described in detail with reference to the illustrated embodiment.
第１図に示すように、このDMA装置100は、行アドレス
制御手段およびデータレジスタ制御手段として内部制御
回路１と、行アドレスレジスタ２と、列アドレスレジス
タ３と、（ｎ＋１）個のレジスタからなりデータバス55
に接続されたデータバッファ４と、コントロールバス60
に接続されたコントロール信号レジスタ５と、アドレス
バス50に接続された行アドレス出力端子6,列アドレス出
力端子７を備えている。上記行アドレスレジスタ２と行
アドレス出力端子６とを継なぐ行アドレス出力経路11中
に第１のスイッチ８を設け、また上記列アドレスレジス
タ３と列アドレス出力端子７とを継なぐ列アドレス出力
経路12中に第２のスイッチ９を設けている。この第２の
スイッチ９の入力側と第１のスイッチ８の出力側とを継
なぐアドレス出力補助経路13を設け、さらにこのアドレ
ス出力補助経路13中に第３のスイッチ10を設けている。
これら第1,第２および第３のスイッチ8,9,10はいずれも
内部制御回路１によってオンオフ制御するようにしてい
る。上記行アドレスレジスタ２は、内部制御回路１から
行アドレスを表わす信号を受けて一旦格納した後、行ア
ドレス出力タイミングに応じて行アドレス出力経路11を
通して出力する。同様に、列アドレスレジスタ３は、内
部制御回路１から列アドレスを表わす信号を受けて一旦
格納した後、列アドレス出力タイミングに応じて列アド
レス出力経路12を通して出力する。データバッファ４
は、内部制御回路１とデータバス55との間でデータの授
受を行う。後述するダイナミックRAMのスタティック・
コラム・モードでは、データバッファ４は、内部制御回
路１が列アドレスレジスタの内容を連続して更新するご
とに内部制御回路１からレジスタ選択信号を受けて、デ
ータを格納または出力すべきレジスタの番地を更新のカ
ウントに応じて０からｎまでアップする。コントロール
信号レジスタ５は、内部制御回路１によって制御され、
ロウ・アドレス・ストローブ信号▲▼，チップセ
レクト信号▲▼，ライト・イネーブル信号▲▼
などを出力する。As shown in FIG. 1, the DMA device 100 includes an internal control circuit 1 as a row address control means and a data register control means, a row address register 2, a column address register 3, and (n + 1) registers. Data bus 55
Data buffer 4 connected to the control bus 60
And a row address output terminal 6 and a column address output terminal 7 connected to the address bus 50. A first switch 8 is provided in a row address output path 11 that connects the row address register 2 and the row address output terminal 6, and a column address output path that connects the column address register 3 and the column address output terminal 7. A second switch 9 is provided in the circuit 12. An address output auxiliary path 13 connecting the input side of the second switch 9 and the output side of the first switch 8 is provided, and the third switch 10 is provided in the address output auxiliary path 13.
The first, second and third switches 8, 9 and 10 are all controlled to be turned on and off by the internal control circuit 1. The row address register 2 receives a signal indicating a row address from the internal control circuit 1, temporarily stores it, and then outputs it through the row address output path 11 in accordance with the row address output timing. Similarly, the column address register 3 receives a signal representing a column address from the internal control circuit 1, temporarily stores it, and then outputs it through the column address output path 12 in accordance with the column address output timing. Data buffer 4
Exchanges data between the internal control circuit 1 and the data bus 55. Static of dynamic RAM described later
In the column mode, the data buffer 4 receives the register selection signal from the internal control circuit 1 each time the internal control circuit 1 continuously updates the contents of the column address register, and receives the address of the register to store or output the data. Is incremented from 0 to n according to the update count. The control signal register 5 is controlled by the internal control circuit 1,
Row address strobe signal ▲ ▼, chip select signal ▲ ▼, write enable signal ▲ ▼
Is output.
このDMA装置100は全体として次のように動作する。第
２図に示すように、システムがスタートすると、まずデ
ータバス55からの制御情報又はコントロールバス60など
の制御信号により、接続されたメモリがダイナミックRA
Mであるかどうかを内部制御回路１によって判断する。
そして、次に述べるように、内部制御回路１中のアドレ
ス制御手段が、接続されたメモリがダイナミックRAMで
ないときは通常モードで動作し、ダイナミックRAMであ
るときは時分割モードの動作を行う。The DMA device 100 operates as follows as a whole. As shown in FIG. 2, when the system starts, the connected memory is dynamically RA by the control information from the data bus 55 or the control signal from the control bus 60.
Whether or not it is M is judged by the internal control circuit 1.
Then, as described below, the address control means in the internal control circuit 1 operates in the normal mode when the connected memory is not the dynamic RAM, and operates in the time division mode when the connected memory is the dynamic RAM.
通常モードの場合、内部制御回路１は、上記第１およ
び第２のスイッチ8,9をオンさせ、第３のスイッチ10を
オフさせる。したがって、行アドレスレジスタ2,列アド
レスレジスタ３にそれぞれ格納された行アドレスを表わ
す信号，列アドレスを表わす信号は、行アドレス出力端
子6,列アドレス出力端子７へ従来のDMA装置と同様に出
力される。このように、このDMA装置100はダイナミック
RAM以外のメモリに使用することができる。In the normal mode, the internal control circuit 1 turns on the first and second switches 8 and 9 and turns off the third switch 10. Therefore, the signal representing the row address and the signal representing the column address, which are respectively stored in the row address register 2 and the column address register 3, are output to the row address output terminal 6 and the column address output terminal 7 as in the conventional DMA device. It Thus, this DMA device 100 is dynamic
Can be used for memory other than RAM.
時分割モードの場合、内部制御回路１は、上記第２の
スイッチ９を常にオフした状態に保つ。そして、この状
態で、行アドレス出力タイミングに応じて第１のスイッ
チ８をオンさせると共に第３のスイッチ10をオフさせ
て、行アドレスレジスタ２に格納された行アドレスを表
わす信号を行アドレス出力端子６に出力させる。続い
て、列アドレス出力タイミングに応じて、上記第１のス
イッチ８をオフさせると共に第３のスイッチ10をオンさ
せて、列アドレスレジスタ３に格納された列アドレスを
表わす信号を行アドレス出力端子６に出力させる。すな
わち、行アドレスレジスタ２と列アドレスレジスタ３の
内容を時分割して共に行アドレス出力端子６に出力す
る。したがって、アドレスバス50の１系統のみを通して
行および列のアドレスを表わす信号を出力することがで
き、このDMA装置100はダイナミックRAMにも使用するこ
とができる。In the time division mode, the internal control circuit 1 always keeps the second switch 9 in the off state. Then, in this state, the first switch 8 is turned on and the third switch 10 is turned off in accordance with the row address output timing, and the signal representing the row address stored in the row address register 2 is output to the row address output terminal. 6 to output. Then, in accordance with the column address output timing, the first switch 8 is turned off and the third switch 10 is turned on to output a signal representing the column address stored in the column address register 3 to the row address output terminal 6 To output. That is, the contents of the row address register 2 and the column address register 3 are time-divided and both are output to the row address output terminal 6. Therefore, it is possible to output signals representing row and column addresses through only one system of the address bus 50, and the DMA device 100 can be used also for the dynamic RAM.
当然のことながら、最初から列アドレス出力端子７と
第２のスイッチ９を削除した時分割モードだけのDRAM専
用のDMA装置も容易に実現できる。As a matter of course, it is possible to easily realize the DMA device for DRAM only in the time division mode in which the column address output terminal 7 and the second switch 9 are removed from the beginning.
特に、接続されたダイナミックRAMが第５図に示した
スタティック・コラム・モードで動作する場合、このDM
A装置100は次のように動作する。In particular, when the connected dynamic RAM operates in the static column mode shown in FIG.
Device A 100 operates as follows.
（ａ）読み出しサイクルでは、まず、行アドレスレジス
タ２から行アドレスRAをアドレスバス50へ出力する。そ
の後、コントロール信号レジスタ５が出力している▲
▼を内部制御回路１によってハイレベルからローレ
ベルに変化させる。続いて列アドレスCA0をアドレスバ
ス50に出力した後、コントル信号レジスタ５が出力して
いる▲▼をハイレベルからローレベルに変化させ
る。すると、上記行アドレスRAと列アドレスCA0で指定
した番地の上記ダイナミックRAMのデータDO0がデータバ
ス55に出力されるので、このデータDO0をレジスタ選択
信号で選択したデータバッファ４のレジスタ０番地に格
納する。次に、内部制御回路１は、列アドレスレジスタ
３の内容を更新して、更新した列アドレスCA1をアドレ
スバス50に出力する。これによって、行アドレスRAと列
アドレスCA1で指定した番地のデータDO1がデータバス55
に出力される。このとき、内部制御回路１が列アドレス
レジスタ３の更新を１回カウントしたことにより、レジ
スタ選択信号はデータバッファ４のレジスタ１番地を選
択している。したがって、データDO1はレジスタの１番
地に格納される。このようにして、同一の行アドレスRA
における列アドレスCA0からCA7までの８番地分のデータ
をデータバッファ４に連続して格納することができる。
書き込みサイクルについても、読み込みサイクルと全く
同様に、行アドレスを同一に設定しながらデータバッフ
ァ４に格納されているデータを順次データバス55へ出力
することによって、上記ダイナミックRAMの行アドレスR
Bの列アドレスCB0からCB7に連続してデータを書き込む
ことができる。ただし、書き込む時は、内部制御回路１
によって▲▼を各列アドレス毎にローレベルからハ
イレベルにしている。このように、このDMA装置はスタ
ティック・コラム・モードの動作を行うことができる。(A) In the read cycle, first, the row address RA is output from the row address register 2 to the address bus 50. After that, the control signal register 5 outputs ▲
▼ is changed from the high level to the low level by the internal control circuit 1. Then, after the column address CA 0 is output to the address bus 50, ▲ ▼ output from the control signal register 5 is changed from high level to low level. Then, the data DO 0 of the dynamic RAM at the address specified by the row address RA and the column address CA 0 is output to the data bus 55. Therefore, this data DO 0 is registered in the register 0 of the data buffer 4 selected by the register selection signal. Store at address. Next, the internal control circuit 1 updates the contents of the column address register 3 and outputs the updated column address CA 1 to the address bus 50. As a result, the row address RA data DO 1 at the address specified by the column address CA 1 is data bus 55
Is output to At this time, the internal control circuit 1 counts the update of the column address register 3 once, so that the register selection signal selects the address 1 of the data buffer 4. Therefore, the data DO 1 is stored in the address 1 of the register. In this way, the same row address RA
The data of 8 addresses from the column addresses CA 0 to CA 7 in the above can be continuously stored in the data buffer 4.
Also in the write cycle, the row address R of the dynamic RAM is output by sequentially outputting the data stored in the data buffer 4 to the data bus 55 while setting the row address to be the same as in the read cycle.
Data can be continuously written to the B column addresses CB 0 to CB 7 . However, when writing, the internal control circuit 1
Thus, ▲ ▼ is changed from low level to high level for each column address. Thus, the DMA device can operate in static column mode.
ここでは、列アドレスの更新を内部制御回路で行って
いるが、列アドレスレジスタにプリセット可能なカウン
タを使用して、最初、列アドレスをこのカウンタに設定
した後、列アドレスの更新をこのカウンタが自動的に行
うと共に、このカウンタの更新に伴ってデータバッファ
の選択レジスタを更新することにより、スタティック・
コラム・モードに対応する動作を実現することも容易に
可能である。Although the column address is updated here by the internal control circuit, the counter that can be preset in the column address register is used to set the column address to this counter first, and then the column address is updated by this counter. Automatically and by updating the selection register of the data buffer with the update of this counter, the static
It is also possible to easily realize the operation corresponding to the column mode.
なお、この実施例は、ダイナミックRAMに時分割して
行アドレスおよび列アドレスを出力する場合、行アドレ
ス出力端子６を通して出力するようにしたが、これに限
られるものではなく、列アドレス出力端子７を通して出
力するようにしても良い。列アドレス出力端子７を通し
て出力するためには、第１のスイッチを列アドレス出力
経路中に設け、第２のスイッチを行アドレス出力経路中
に設けて、上に述べた行と列との動作を入れ換えて行う
ようにする。In this embodiment, when the row address and the column address are time-divisionally output to the dynamic RAM, the row address and the column address are output through the row address output terminal 6. However, the present invention is not limited to this, and the column address output terminal 7 is used. You may make it output through. In order to output through the column address output terminal 7, a first switch is provided in the column address output path and a second switch is provided in the row address output path to perform the above-described row and column operation. Try to swap them.
＜発明の効果＞ 以上より明らかなように、この発明のDMA装置は、行
アドレスレジスタと列アドレスレジスタを有し、それぞ
れの内容を時分割で外部アドレス出力端子へ出力する手
段を設けているので、ダイナミックRAMをアクセスする
ことができる。<Effects of the Invention> As is apparent from the above, the DMA device of the present invention has the row address register and the column address register, and is provided with means for outputting the contents of each to the external address output terminal in a time division manner. , Dynamic RAM can be accessed.
すなわち、この発明のDMA装置は、行または列のうち
一方のアドレス出力経路中に設けた第１のスイッチと、
行または列のうちの他方のアドレス出力経路中に設けた
第２のスイッチと上記第２のスイッチの入力側と第１の
スイッチと、上記第２のスイッチの入力側と第１のスイ
ッチの出力側とを継なぐアドレス出力補助経路と、上記
アドレス出力補助経路中に設けた第３のスイッチと、接
続されたメモリがダイナミックRAMである場合、上記第
２のスイッチをオフした状態に保ち、上記一方のアドレ
ス出力タイミングに応じて上記第１のスイッチをオンさ
せ上記第３のスイッチをオフさせて、上記一方のアドレ
スを表わす信号を上記一方のアドレス出力端子に出力さ
せ、続いて、上記他方のアドレス出力タイミングに応じ
て上記第３のスイッチをオンさせ上記第１のスイッチを
オフさせて、上記他方のアドレスを表わす信号を上記一
方のアドレス出力端子に出力させる一方、接続されたメ
モリがダイナミックRAM以外のメモリである場合、上記
第１および第２のスイッチをオンさせ上記第３のスイッ
チをオフさせて、行アドレスレジスタ，列アドレスレジ
スタの信号を並列に行アドレスレジスタ出力端子，列ア
ドレスレジスタ出力端子に出力させる制御を行うアドレ
ス制御手段を備えているので、ダイナミックRAMやその
他のメモリ等に広く使用することができる。That is, the DMA device of the present invention includes a first switch provided in an address output path of one of a row and a column,
A second switch provided in the other address output path of the row or column, the input side of the second switch and the first switch, and the input side of the second switch and the output of the first switch. When the memory connected to the address output auxiliary path connecting the side and the third switch provided in the address output auxiliary path is a dynamic RAM, the second switch is kept off, In response to one address output timing, the first switch is turned on and the third switch is turned off so that a signal representing the one address is output to the one address output terminal, and then the other one is output. The third switch is turned on and the first switch is turned off according to the address output timing, and a signal representing the other address is transmitted to the one address output terminal. On the other hand, when the connected memory is a memory other than the dynamic RAM, the first and second switches are turned on and the third switch is turned off to output the signals of the row address register and the column address register. Since the address control means for controlling the output to the row address register output terminal and the column address register output terminal in parallel is provided, it can be widely used for the dynamic RAM and other memories.
また、複数のデータレジスタからなるデータバッファ
と、上記一方のアドレスを表わす信号を出力した後、他
方のアドレスを表わす信号を連続して更新する毎に、上
記一方のアドレスおよび上記他方のアドレスで指定され
た上記メモリのデータを上記データレジスタに順次格納
するデータレジスタ制御手段を備えた場合、ダイナミッ
クRAMのスタティック・コラム・モードを利用すること
ができる。Also, after outputting a signal representing one of the addresses and a data buffer consisting of a plurality of data registers, each time the signal representing the other address is continuously updated, the address is designated by the one address and the other address. When the data register control means for sequentially storing the stored data of the memory in the data register is provided, the static column mode of the dynamic RAM can be used.
第１図はこの発明の一実施例のDMA装置を示すブロック
図、第２図は上記DMA装置の動作を示すフローチャー
ト、第３図は従来のDMA装置を示すブロック図、第４図
は上記従来のDMA装置の動作を説明する図、第５図はダ
イナミックRAMのスタティック・コラム・モードでの動
作タイミングを示す図である。 １……内部制御回路、２……行アドレスレジスタ、 ３……列アドレスレジスタ、４……データバッファ、 ５……コントロール信号レジスタ、 ６……行アドレス出力端子、 ７……列アドレス出力端子、８……第１のスイッチ、 ９……第２のスイッチ、10……第３のスイッチ、 11……行アドレス出力経路、 12……列アドレス出力経路、 13……アドレス出力補助経路。FIG. 1 is a block diagram showing a DMA device according to an embodiment of the present invention, FIG. 2 is a flowchart showing the operation of the DMA device, FIG. 3 is a block diagram showing a conventional DMA device, and FIG. 5 is a diagram for explaining the operation of the DMA device of FIG. 5, and FIG. 5 is a diagram showing operation timing in the static column mode of the dynamic RAM. 1 ... Internal control circuit, 2 ... Row address register, 3 ... Column address register, 4 ... Data buffer, 5 ... Control signal register, 6 ... Row address output terminal, 7 ... Column address output terminal, 8 ... First switch, 9 ... Second switch, 10 ... Third switch, 11 ... Row address output path, 12 ... Column address output path, 13 ... Address output auxiliary path.
Claims (2)
とを有するDMA装置であって、 行アドレスを表わす信号を格納して、行アドレス出力経
路を通して出力する行アドレスレジスタと、 列アドレスを表わす信号を格納して、列アドレス出力経
路を通して出力する列アドレスレジスタと、 行または列のうち一方のアドレス出力経路中に設けた第
１のスイッチと、 行または列のうちの他方のアドレス出力経路中に設けた
第２のスイッチと、 上記第２のスイッチの入力側と第１のスイッチの出力側
とを継なぐアドレス出力補助経路と、 上記アドレス出力補助経路中に設けた第３のスイッチ
と、 接続されたメモリがダイナミックRAMである場合、上記
第２のスイッチをオフした状態に保ち、上記一方のアド
レス出力タイミングに応じて上記第１のスイッチをオン
させ上記第３のスイッチをオフさせて、上記一方のアド
レスを表わす信号を上記一方のアドレス出力端子に出力
させ、続いて、上記他方のアドレス出力タイミングに応
じて上記第３のスイッチをオンさせ上記第１のスイッチ
をオフさせて、上記他方のアドレスを表わす信号を上記
一方のアドレス出力端子に出力させる一方、接続された
メモリがダイナミックRAM以外のメモリである場合、上
記第１および第２のスイッチをオンさせ上記第３のスイ
ッチをオフさせて、行アドレスレジスタ，列アドレスレ
ジスタの信号を並列に行アドレスレジスタ出力端子，列
アドレスレジスタ出力端子に出力させる制御を行うアド
レス制御手段を備えたことを特徴とするDMA装置。1. A DMA device having a row address output terminal and a column address output terminal, wherein a row address register for storing a signal representing a row address and outputting the signal through a row address output path, and a signal representing a column address. Column address register for storing and outputting through the column address output path, the first switch provided in the address output path of one of the rows or columns, and the other address output path of the row or column. The second switch provided, the address output auxiliary path connecting the input side of the second switch and the output side of the first switch, and the third switch provided in the address output auxiliary path are connected. When the stored memory is a dynamic RAM, the second switch is kept off, and the first switch is turned on in response to the one address output timing. Switch is turned on and the third switch is turned off to output a signal representing the one address to the one address output terminal, and then the third switch is turned on in response to the other address output timing. When the connected memory is a memory other than the dynamic RAM while the signal indicating the other address is output to the one address output terminal by turning on the first switch and turning off the first switch, An address control means is provided for controlling to turn on the second switch and turn off the third switch to output the signals of the row address register and the column address register in parallel to the row address register output terminal and the column address register output terminal. A DMA device characterized in that
ファと、 上記一方のアドレスを表わす信号を出力した後、他方の
アドレスを表わす信号を連続して更新する毎に、上記一
方のアドレスおよび上記他方のアドレスで指定された上
記メモリのデータを上記データレジスタに順次格納する
データレジスタ制御手段を備えたことを特徴とする請求
項１に記載のDMA装置。2. A data buffer comprising a plurality of data registers, and after outputting a signal representing one of the addresses, continuously updating the signal representing the other address, the one address and the other address are updated. 2. The DMA device according to claim 1, further comprising data register control means for sequentially storing data in the memory designated by an address in the data register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200007A JP2547256B2 (en) | 1989-08-01 | 1989-08-01 | DMA device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200007A JP2547256B2 (en) | 1989-08-01 | 1989-08-01 | DMA device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0363747A JPH0363747A (en) | 1991-03-19 |
| JP2547256B2 true JP2547256B2 (en) | 1996-10-23 |
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ID=16417244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1200007A Expired - Fee Related JP2547256B2 (en) | 1989-08-01 | 1989-08-01 | DMA device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2547256B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371759A (en) * | 1986-09-12 | 1988-04-01 | Mitsubishi Electric Corp | Direct memory access device |
-
1989
- 1989-08-01 JP JP1200007A patent/JP2547256B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363747A (en) | 1991-03-19 |
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