JPS63123142A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPS63123142A JPS63123142A JP61270123A JP27012386A JPS63123142A JP S63123142 A JPS63123142 A JP S63123142A JP 61270123 A JP61270123 A JP 61270123A JP 27012386 A JP27012386 A JP 27012386A JP S63123142 A JPS63123142 A JP S63123142A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- column address
- register
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000004044 response Effects 0.000 claims 1
- 230000000415 inactivating effect Effects 0.000 abstract description 2
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Image Input (AREA)
Abstract
Description
【発明の詳細な説明】 [産業上の利用分野コ 本発明は半導体記憶装置に関する。[Detailed description of the invention] [Industrial application fields] The present invention relates to a semiconductor memory device.
[従来の技術]
従来、この種の半導体記憶装置としては第3図に示され
ているようなものが知られている。この半導体記憶装置
はメモリセルアレイ101の他にデータレジスタ102
を備えており、このデータレジスタ102から画像デー
タ等をランダムアクセスとは非同期に出力させる機能を
有している(かかる機能を有する半導体記憶装置をデュ
アルポートラムといい、日本電気株式会社製のμPD4
1264C等が知られている)。第3図のデュアルポー
トラムの機能を第4図に示されているタイミングチャー
ト図を参照しつつ説明すると以下の通りである。まず、
データ転送端子TR(バー)にローレベル信号が供給さ
れた後、チップ選択端子CEI(バー)をローレベルに
移行させて行アドレスを取り込む。その結果、該行アド
レスで指定されたメモリセルアレイ101のデータ1行
分が同一記憶容量のデータレジスタ102に転送される
。続いて、チップ選択端子CE2 (バー)にローレベ
ル信号が供給されると、列アドレスが取り込まれ、この
列アドレスにて指定された番地からデータがレジスタ出
力専用端子SO(バー)を通ってシリアル出力される。[Prior Art] Conventionally, as this type of semiconductor memory device, the one shown in FIG. 3 is known. This semiconductor memory device includes a data register 102 in addition to a memory cell array 101.
It has a function to output image data, etc. from this data register 102 asynchronously with random access (a semiconductor memory device having such a function is called a dual portram, and is a μPD4 manufactured by NEC Corporation).
1264C etc. are known). The functions of the dual port ram shown in FIG. 3 will be explained below with reference to the timing chart shown in FIG. 4. first,
After a low level signal is supplied to the data transfer terminal TR (bar), the chip selection terminal CEI (bar) is shifted to a low level and a row address is taken in. As a result, one row of data in the memory cell array 101 specified by the row address is transferred to the data register 102 with the same storage capacity. Next, when a low level signal is supplied to the chip selection terminal CE2 (bar), the column address is fetched, and data is serially transmitted from the address specified by this column address through the register output dedicated terminal SO (bar). Output.
[発明が解決しようとする問題点コ
上記、従来のデュアルポートラムにてウィンドウ表示等
を行おうとすると、タイミングが煩雑になるという問題
点があった。例えば、第5図に示されているようにメモ
リセルアレイ101が512行x1024列分の記憶容
量を有しており、その内の400行x640列分のデー
タを表示し、その中に斜線で示されたデータのウィンド
ウ表示を行うとすると、実際のウィンドウデータは実線
で示された領域に記憶されているにもかかわらず、画像
表示としては破線で示されている領域に記憶されている
かの如く表示しなければならない。そのため従来例では
水平同期期間中にデータの転送を行っており、上記ウィ
ンドウに対する制御はソフトウェアによる表示領域への
データ転送という方法で実現されるか、あるいは表示中
の転送、上記μPD41264Cではリアルタイムデー
タ転送機能とにある、の2通りの方法の何れかにより実
現される。即ち、第5図の例では、Cのタイミングでn
行のデータ(1024ビツト)をレジスタ102に一旦
転送し、Aのタイミングでウィンドウデータを転送し直
し、Bのタイミングで再び元の表示のためのデータ(n
行目のデータ)をリアルタイムで転送しなければならな
い。[Problems to be Solved by the Invention] As mentioned above, when trying to display a window using the conventional dual port RAM, there was a problem in that the timing became complicated. For example, as shown in FIG. 5, the memory cell array 101 has a storage capacity of 512 rows x 1024 columns, of which data for 400 rows x 640 columns is displayed, and the data is indicated by diagonal lines. When displaying windowed data, although the actual window data is stored in the area shown by the solid line, the image is displayed as if it were stored in the area shown by the broken line. must be displayed. Therefore, in the conventional example, data is transferred during the horizontal synchronization period, and the control for the window described above is realized by transferring data to the display area by software, or by transferring data while displaying, or in the case of the μPD41264C mentioned above, real-time data transfer. This function can be realized in one of two ways. That is, in the example of FIG. 5, at timing C, n
The row data (1024 bits) is transferred to the register 102, the window data is transferred again at timing A, and the data for the original display (n
data) must be transferred in real time.
それて、本発明は上記ウィンドウ表示等の容易な半導体
記憶装置を提供するものである。Moreover, the present invention provides a semiconductor memory device that can easily display the above-mentioned window display.
[問題点を解決するための手段、作用及び効果]本発明
は行列状に配列された複数のメモリセルを有するメモリ
セルアレイと、行アドレス信号に応答して該行アドレス
信号にて指定された行に属するメモリセルのデータを一
時的に記憶しシリアル出力するデータレジスタとを備え
た半導体記憶装置において、転送開始列アドレスと転送
終了列アドレスとをそれぞれ記憶するレジスタと、上記
データレジスタに一時的に記憶されたデータの内、転送
開始列アドレスと転送終了列アドレスとにより指定され
たデータのみ出力可能にしそれ以外のデータの出力を不
能にするマスク転送制御手段とを更に有することを特徴
としており、ウィンドウ表示、あるいは図形の重ね合わ
せ等に際しては、順次読み出される各行のデータの内、
ウィンドウ表示のために排除すべきデータをマスク転送
制御手段により選択的に出力させる。その結果、複雑な
タイミングを設定しなくてもウィンドウ表示等が可能に
なるという効果が得られる。[Means, operations and effects for solving the problems] The present invention provides a memory cell array having a plurality of memory cells arranged in rows and columns, and a memory cell array having a plurality of memory cells arranged in rows and columns, and a memory cell array having a plurality of memory cells arranged in rows and columns. In a semiconductor storage device that includes a data register that temporarily stores and serially outputs data of a memory cell belonging to a memory cell, a register that stores a transfer start column address and a transfer end column address, respectively, and a data register that temporarily stores data of a memory cell belonging to the data register and serially outputs the data, It is characterized by further comprising mask transfer control means that enables output of only data specified by a transfer start column address and a transfer end column address among the stored data and disables output of other data, When displaying a window or superimposing figures, among the data of each row read out sequentially,
Data to be excluded for window display is selectively output by mask transfer control means. As a result, the effect that window display, etc. can be obtained without setting complicated timing can be obtained.
[実施例コ
第1図は本発明の一実施例を示すブロック図であり、7
は128行x128列の複数ビットを有するメモリセル
アレイである。CEI(バー)はチップ活性化主クロッ
クであって、アドレス人力バッファ4への行アドレスの
ラッチ、その行アドレスデコーダ5への転送命令TR(
バー)および実行のためのタイミングジェネレータ1の
活性化およびセンスアンプ等、周辺回路の活性化を図る
。[Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention.
is a memory cell array having multiple bits of 128 rows x 128 columns. CEI (bar) is the chip activation main clock, which latches the row address to the address manual buffer 4 and transfers the command TR to the row address decoder 5 (
Activation of timing generator 1 and peripheral circuits such as a sense amplifier and the like for execution.
CF2(バー)はCEI(バー)の供給後にタイミング
ジェネレータ2に入力し、列アドレスのラッチを行わせ
る。TR(バー)はメモリセルアレイ7からの1行分の
データを転送ゲート12を経由してデータレジスタ13
に転送するためのタイミングジェネレータ3の活性化入
力である。このタイミングジェネレータ3はレジスタ8
.9、マスク転送制御回路10の活性化と転送の実行と
を行わせる。また、WR(バー)はタイミングジェネレ
ータ14に供給され、レジスタ8.9へ列アドレスを書
き込むための制御信号を発生させる。CF2 (bar) is input to the timing generator 2 after CEI (bar) is supplied, and the column address is latched. TR (bar) transfers one row of data from the memory cell array 7 to the data register 13 via the transfer gate 12.
This is the activation input of the timing generator 3 for transfer to the timing generator 3. This timing generator 3 is a register 8
.. 9. Activate the mask transfer control circuit 10 and execute the transfer. WR (bar) is also supplied to the timing generator 14, which generates a control signal for writing the column address into the register 8.9.
この活性化信号をうけ、CEI(バー)がすでに活性化
されており、(TR(バー)、WR(バー)が活性であ
れば)CF2 (バー)が活性になると列アドレスはレ
ジスタ8に取り込まれる。更に、CEI(バー)が活性
である間にCF2 (バー)が非活性となるタイミイン
グにて列アドレスかレジスタ9に取り込まれる。以上の
動作タイミングを第2図に示す。この後、レジスタ8.
9に入力されたアドレス情報はマスク転送制御回路10
へ入力され、この回路よりデータ転送実行時(実際には
TR(バー)の非活性化時、あるいはCEI(バー)の
非活性化時である)にデータ転送ゲート12を制御する
信号が発生され、レジスタ8と9とで示された領域以外
の領域の転送がゲートをオフすることにより停止される
。一方、通常のデータ転送時には、第2図においてWR
(バー)を非活性化することのみで1行分の全てのデー
タが転送され、列アドレスはシリアルリードアドレスカ
ウンタ11に供給される。このカウンタ11はシリアル
リード時にSCクロックによりカウントアツプされシリ
アルリードを繰り返す。マスク転送時には列アドレス入
力とは切り放される。Upon receiving this activation signal, if CEI (bar) has already been activated and CF2 (bar) becomes active (if TR (bar) and WR (bar) are active), the column address is taken into register 8. It will be done. Further, the column address is taken into the register 9 at the timing when CF2 (bar) becomes inactive while CEI (bar) is active. The above operation timing is shown in FIG. After this, register 8.
The address information input to 9 is sent to mask transfer control circuit 10.
This circuit generates a signal that controls the data transfer gate 12 when data transfer is executed (actually, when TR (bar) is inactivated or CEI (bar) is inactivated). , transfer of areas other than those indicated by registers 8 and 9 is stopped by turning off the gates. On the other hand, during normal data transfer, WR
All data for one row is transferred only by inactivating the bar, and the column address is supplied to the serial read address counter 11. This counter 11 is incremented by the SC clock during serial reading, and the serial reading is repeated. During mask transfer, it is disconnected from the column address input.
なお、上記マスク転送制御回路10と転送ゲート12と
はマスク転送制御手段を構成している。The mask transfer control circuit 10 and transfer gate 12 constitute mask transfer control means.
以上説明してきたように、本実施例は予めマスクデータ
転送サイクルをレジスタ8.9を使用して実行し、既に
転送されたレジスタの内容の一部を書き換えることが可
能になるので、実際の表示期間にデータ転送を行う必要
がなく、シリアルリード動作を行うことが可能になる。As explained above, in this embodiment, a mask data transfer cycle is executed in advance using registers 8 and 9, and it becomes possible to rewrite part of the contents of the registers that have already been transferred. There is no need to transfer data during the period, and serial read operations can be performed.
また、同一水平走査期間に、より複雑なウィンドウ表示
或は図形の重ね合わせ等が煩雑なタイミングの制御なし
に実行可能となる。Furthermore, more complicated window display or overlapping of figures can be performed during the same horizontal scanning period without complicated timing control.
第1図は本発明の一実施例を示すブロック図、第2図は
一実施例のタイミングチャート図、第3図は従来例のブ
ロック図、第4図は従来例のタイミングチャート図、第
5図はウィンドウ表示時のデータ記憶状態を示すブロッ
ク図である。
7・・・・・・メモリセルアレイ、
8・・・・・・レジスタ、
9・・・・・・レジスタ、
10・・・・・マスク転送制御回路、
12・・・・・転送ゲート、
13・・・・・データレジスタ。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart of an embodiment, FIG. 3 is a block diagram of a conventional example, FIG. 4 is a timing chart of a conventional example, and FIG. The figure is a block diagram showing the data storage state when a window is displayed. 7... Memory cell array, 8... Register, 9... Register, 10... Mask transfer control circuit, 12... Transfer gate, 13. ...Data register.
Claims (1)
ルアレイと、行アドレス信号に応答して該行アドレス信
号にて指定された行に属するメモリセルのデータを一時
的に記憶しシリアル出力するデータレジスタとを備えた
半導体記憶装置において、転送開始列アドレスと転送終
了列アドレスとをそれぞれ記憶するレジスタと、上記デ
ータレジスタに一時的に記憶されたデータの内、転送開
始列アドレスと転送終了列アドレスとにより指定された
データのみ出力可能にしそれ以外のデータの出力を不能
にするマスク転送制御手段とを更に有することを特徴と
する半導体記憶装置。A memory cell array having a plurality of memory cells arranged in rows and columns, and a data register that temporarily stores and serially outputs data of memory cells belonging to a row designated by the row address signal in response to a row address signal. A semiconductor memory device comprising a register that stores a transfer start column address and a transfer end column address, respectively, and a transfer start column address and a transfer end column address among the data temporarily stored in the data register. 1. A semiconductor memory device, further comprising mask transfer control means that enables output of only data specified by and disables output of other data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61270123A JPS63123142A (en) | 1986-11-12 | 1986-11-12 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61270123A JPS63123142A (en) | 1986-11-12 | 1986-11-12 | Semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63123142A true JPS63123142A (en) | 1988-05-26 |
JPH0473175B2 JPH0473175B2 (en) | 1992-11-20 |
Family
ID=17481868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61270123A Granted JPS63123142A (en) | 1986-11-12 | 1986-11-12 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63123142A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03130988A (en) * | 1989-07-17 | 1991-06-04 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
JPH03263683A (en) * | 1990-03-13 | 1991-11-25 | Toshiba Corp | Picture memory |
JPH04230546A (en) * | 1990-10-31 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | Video random access memory |
JPH087565A (en) * | 1988-11-29 | 1996-01-12 | Matsushita Electric Ind Co Ltd | Dynamic random access memory and access method and system for dynamic random access memory |
USRE35921E (en) * | 1988-11-29 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating single clock random port control |
-
1986
- 1986-11-12 JP JP61270123A patent/JPS63123142A/en active Granted
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH087565A (en) * | 1988-11-29 | 1996-01-12 | Matsushita Electric Ind Co Ltd | Dynamic random access memory and access method and system for dynamic random access memory |
USRE35921E (en) * | 1988-11-29 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating single clock random port control |
JPH03130988A (en) * | 1989-07-17 | 1991-06-04 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
JPH03263683A (en) * | 1990-03-13 | 1991-11-25 | Toshiba Corp | Picture memory |
JPH04230546A (en) * | 1990-10-31 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | Video random access memory |
Also Published As
Publication number | Publication date |
---|---|
JPH0473175B2 (en) | 1992-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4541075A (en) | Random access memory having a second input/output port | |
US4633441A (en) | Dual port memory circuit | |
KR960001778B1 (en) | Dual port memory and the data transferring method | |
US5148524A (en) | Dynamic video RAM incorporating on chip vector/image mode line modification | |
US5142637A (en) | Dynamic video RAM incorporating single clock random port control | |
JPH0241105B2 (en) | ||
US4611299A (en) | Monolithic storage device | |
US4870621A (en) | Dual port memory device with improved serial access scheme | |
EP0237030A2 (en) | Semiconductor memory having high-speed serial access scheme | |
JPH05274862A (en) | Semiconductor memory device | |
JPH0748301B2 (en) | Semiconductor memory device | |
KR950007447B1 (en) | Semiconductor memory device | |
JPH0283891A (en) | Semiconductor memory | |
JPS63123142A (en) | Semiconductor memory device | |
US5946256A (en) | Semiconductor memory having data transfer between RAM array and SAM array | |
US5581513A (en) | Continuous page random access memory and systems and methods using the same | |
JPH0263273B2 (en) | ||
JPS61289596A (en) | Semiconductor memory device | |
JP2566911B2 (en) | Dual port memory | |
JPH1092172A (en) | Semiconductor memory device having data reading/ writing function | |
KR950009076B1 (en) | Dual port memory and control method | |
JPH0514359B2 (en) | ||
JPS62133816A (en) | Method of driving delay circuit | |
JPS63229685A (en) | Method for controlling memory | |
JP2778269B2 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |