JP2989669B2 - メモリを制御する方法およびデバイス - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、主にデジタル情報を正しく記憶するだけで
なく多数のコーディネートされたビット位置の形態をし
た読み出し情報を使用して一種または数種の機能を制御
するようにメモリにおけるデジタル情報の挿入、記憶お
よび検索を制御する方法に関する。

メモリに挿入されるデジタル情報は、所定の数のビッ
ト位置、好ましくはデータパケットまたはデータセルか
ら成る。

前記数のビット位置は自らのビット位置の間に分割さ
れるように、より詳細に示され、よって所定の数の情報
搬送ビット位置、所定の数のアドレス搬送ビット位置お
よび所定の数のコントロールサム搬送ビット位置となる
ような構造とされ、ここで種種のカテゴリー内のビット
位置の数は変化するように選択されることが好ましい。

読み出されたビット位置関連情報は種種の内部交換機
能に影響し、これを制御するように使用できる。

前記機能はこれら目的のために使用されるコンピュー
タによって起動され、実行されるようになっている。

制御サム搬送ビット位置が使用されるときはいつも、
これら位置は情報搬送ビット位置の所定の評価を表示で
きる。

メモリに属したり、またはメモリに先行する手段はメ
モリに挿入すべき受信情報をメモリに属するアドレスに
与えたり、またはアドレス指定可能なメモリ位置に与え
ることができるようになっている。

本発明は、第２に上記条件下でかかる制御をするよう
になっている回路装置に関する。

本発明に関わる方法および回路装置は、メモリから読
み出され特定のアドレスに対応する情報が正しくなるよ
うに、データパケットまたはデータセルとなるようにコ
ーディネートされた情報の検索を特に制御するようにな
っている。

本発明に関わる遠隔通信システムおよび交換ユニット
内では１つのアドレス指定、すなわちアドレス関連フィ
ールドおよび情報搬送または情報内容関連フィールド、
すなわちビットの組と共に、標準化されたデータパケッ
トまたはデジタルデータとなるように、情報搬送デジタ
ル信号をコーディネートすることにより、情報の必要な
交換を行っている。

対応する用途の範囲内では次の説明は、本発明によっ
て利用できる制御サム搬送ビット位置が、アドレスに関
連したフィールド内のビット位置および情報関連フィー
ルド内のビット位置の双方に見つけられても、これらビ
ット位置の双方が「情報搬送」ビット位置を含み、その
ように称されるように分類するようになっている。

これまで知られている従来技術の説明 信号の必要な交換を行うためにデータパケットを使用
する通信システムはこれまで種種の構造としてで知られ
ている。

信号の必要な交換を行うため、かかるあるシステムは
ある構造とされた組のビットとなるようにコーディネー
トされた多数のビット位置を使用しており、これら構造
された組のビットはデータパケットとなるような構造に
され、かつコーディネートされる。

公知のATMシステム内ではかかる構造とされたデータ
パケットはデータセルと称されるが、次の説明では本発
明はATMシステム内で有利に使用できることをより一般
的に知っているので、データパケットなる用語を使用す
ることとする。

この種のデータパケット（データセル）、特に標準化
されたデータパケットは、アドレス指定またはアドレス
に関連したフィールド（ヘッダーと称される）を表示
し、特にチャンネル番号とも称される仮想アドレスを含
むビットの組となるように、所定のビット位置がコーデ
ィネートされるように特徴付けられる。他のビット位置
はユーザーに関連する情報を搬送するフィールドすなわ
ち情報内容に関連したフィールド（ペイロードと称され
る）を表示し、ユーザーからのデータ情報を含むビット
の組となるような構造とされている。

これまでに交換ユニット内の所定のハードウェア機能
を最適に実現するため、交換機内部で利用可能なデータ
パケットすなわちデータセルしか使用しないことは、こ
れまで知られている。標準化されたデータパケット内の
ビット位置およびビットの組の他にラベルとして構造化
された別のビット位置が使用される。ラベルフィールド
すなわちラベルに関連したビット位置およびビットの組
を入進するデータパケットに加えることができ、ビット
位置およびそのデジタル位置のガイダンスによりデータ
パケットを出力リンクへ向けるように交換ユニット内で
ラベルフィールドが使用される。

中心システムおよび交換ユニット内で種種のメモリを
使用することもこれまで知られている。比較的短時間の
間デジタル情報を記憶するメモリはバッファメモリと称
されることが多い。

当業者にとってはバッファメモリおよび種種のビット
位置および構造を備えたデータパケットのキュー管理に
対するニーズが大きいことは明らかである。データパケ
ット状をしたデジタル情報の第１の流れが変化し、デジ
タル情報の第２の流れよりも多少少ない平均フローレー
トを有するが、このことはバッファへの情報のフローは
短時間の間で同じメモリから出る対応するフローよりも
大きくなったり小さくなったりし得ることを意味してい
る。メモリに入力される平均フローはメモリから出力さ
れる平均フローよりも多少小さくなるように選択され
る。

メモリ内に挿入され、記憶されたデジタル情報をこの
メモリから正しく読み出すことができるように保証する
のに使用される、これまで公知の方法およびデバイスは
種種ある。

この目的のための極めて周知の方法は、所定の数の情
報搬送ビット位置、所定の数のアドレス搬送ビット位置
および／または所定の数の制御サム搬送ビット位置で構
造が定められたビット位置をデジタル情報が含むように
する方法である。制御サム搬送ビット位置は所定の多項
式によって形成されたパリティビットまたはチェックサ
ムを計算し、または評価することにより、所定の数の情
報搬送ビット位置の評価を示す。

制御サム搬送ビット位置は選択された制御方法に係わ
らず、形成されたパリティビットまたは計算されたチェ
ックサムのいずれかを示す制御サムを搬送するものであ
る。

チップに関連したメモリのためのパリティ制御および
デバイスは、アドレス信号のパリティ制御を開示する欧
州特許公開公報第EP−A2−0449052号によりこれまで公
知となっている。ここではデジタル化されたワードをメ
モリに記憶する前にパリティを制御する。多数のアドレ
スビットを受けるための入力レジスタを備えた集積回
路、多数のアドレス指定可能な記憶位置に情報を記録す
るための一組のメモリ、アドレスビットに対応するアド
レス指定可能な記憶位置のうちの少なくとも１つを評価
するための制御ユニットおよびアドレスビットのパリテ
ィを制御するためのユニットがこれら目的のために使用
される。

従って、上記公開公報はメモリ回路にデジタル化され
たワードを記録する前のパリティ制御を行うメモリ回路
を開示している。

欧州特許公開公報第EP−A1−0554964号は、記憶転送
回路および記憶シーケンス中にデータの完全性を維持す
るための方法を示している。フレーム内の選択されたデ
ータフィールドおよび制御サムを記憶するためのユニッ
トからの第１部分制御サムの計算が記載されている。

ユニットはデータフィールドしか含まない第２の部分
的制御サムを評価するように、シリーズ発生デバイスと
平行に配列されている。ユニットは第１部分制御サムと
第２部分制御サムとを比較し、比較時に附勢できるユニ
ットがシリーズ変換が完了する前に２つの部分制御サム
が一致しないとすぐに、新しく計算された制御サムを変
える。

欧州特許公開公報第EP−A1−0531599号には、セルの
終了部に周期的冗長チェック（CRC）ビットを備えたATM
セルの構造が記載されている。かかるATMセルは本発明
に従い、有利に使用することができる。

欧州特許公開公報第EP−A1−0545574号も終了エラー
制御フィールドを備えたデータパケットを開示してい
る。

欧州特許公開公報第EP−A2−0084460号にはデータエ
ラーを評価できるメモリシステムが示され、記載されて
いる。

アドレス指定エラーはアドレス上にパリティ情報を形
成し、この情報を書くメモリ位置に属する制御フィール
ドに挿入することによって発見される。各メモリモジュ
ールではメモリモジュール内の機能の現ステータスを表
示する信号を発生し、データ処理システムへ転送し、信
号表示機能のステータスと比較し、メモリモジュールお
よびプロセス中のメモリ制御装置は同じ順に受信できる
ようにしている。

米国特許第4,872,172号は、データバスがデータワー
ドを転送する回路を示している。このデータワードはデ
ータ情報を備えた８ビットと１つのパリティビットを含
み、論理回路で処理されるように転送される前に一時的
にバッファメモリ内に記憶される。バッファレジスタに
記憶された各データワード（データおよびパリティビッ
ト）またはパリティ計算回路で処理される。パリティ制
御回路はデータに続くパリティが正しくない場合、パリ
ティエラーを表示する信号を発生する。

IBMテクニカルディスクロージャーブリテン第24巻第1
B号第794頁（1981年６月）は、メモリ内に記憶された情
報を正しく読み出された情報を記憶する方法を開示して
いる。データバイトに属するパリティビットを多数のビ
ット位置を含む各データバイトすなわちワードごとに発
生する。パリティビットの値はメモリアドレスレジスタ
内のアドレス指定値およびデータワードの双方に値
「１」を有するビットの数によって決定される。

メモリからのデータワードの読み出し時に別のパリテ
ィビットが発生され、このビットはデータワードおよび
読み出しを開始する双方における１ビット位置の数また
は１ビットの数を考慮することによって計算される。

その後、先に記憶されたパリティビットとこの更に別
のパリティビットを比較し、違いがある場合にエラー信
号が発生される。

米国特許第4,809,278号はメモリに記憶された情報を
正しく読み出しできるように保証するためのシステムを
開示している。

ここではアドレス指定された位置に記憶されたワード
ごとにパリティビットを発生している。パリティビット
の数は記憶装置で使用される各記憶チップの入力接続部
の数と同じとなるように選択できる。

排他的ORゲートの第１の組および第２の組が同じメモ
リ位置をアドレス指定する読み出し−書き込みサイクル
ごとにパリティデータの第１の組および第２の組を発生
する。

パリティビットのためのヘルプメモリは同じアドレス
データが所定の構造のメモリ内の各アドレスに対応する
パリティデータのビットの第１の組を読み出すよう、各
メモリチップにおける同様な位置に対応する位置に記憶
するために、パリティデータの第１の組を受信する。

これらパリティデータは第２の組を形成するようにな
っている排他的ORゲートの第２の組に対する入力信号で
ある。

米国特許第4,692,893号は、いずれもｎ−１個のビッ
ト位置を表示するアドレス指定可能な読み出しレジスタ
およびアドレス指定可能な書き込みレジスタと共に、ｎ
個のビット位置を有するアドレスを使用することにより
読み出しおよび書き込みのためにアドレス指定可能なデ
ータバッファ回路を示し、記載している。余分なビット
位置はパリティ制御ビットとして使用される。それぞれ
読み出しおよび書き込みのためのカウンター内の（ｎ＋
１）番目のビットは同じ順にそれぞれのカウンターが位
置するよう保証するのに使用される。

欧州特許公開公報第EP−A1−463210号は、メモリへの
記憶およびアドレス指定を制御するようになっている回
路を記載している。

少なくとも１つの書き込みアドレスレジスタおよび少
なくとも１つの読み出しアドレスレジスタが使用され
る。データワードをメモリマトリックスに書き込む前に
データワードのチェックビットの各々がワードを書き込
むべきアドレス位置内のビットと排他的OR演算される。

チェックビットは初期値を再び発生し、データワード
のパリティを制御できるようにワードの読み出し時に再
度１回アドレス位置のビットと排他的OR演算される。

本発明の開示 技術的課題 上記のような従来技術を検討すると、多数のコーディ
ネートされたビット位置の形態をした読み出された情報
を使用して、１つまたは数個の機能を制御する前に、メ
モリ内に挿入され、記憶されていたデジタル情報をメモ
リから正しく読み出しできるよう保証するための方法お
よび回路デバイスを使用することによって得られる利点
を実現できるようにすることが、技術的課題と考えるべ
きである。メモリに挿入されたデジタル情報は、多数の
情報搬送ビット位置で所定の構造のビット位置を含んで
いなければならない。メモリに入るデジタル情報のビッ
ト位置および所定の評価に従ってそれらの値（１または
０）から第１の数の制御サム搬送ビット位置を計算しな
ければならない。第１制御サム搬送ビット位置および主
メモリのアドレスの双方を制御メモリ内のアドレスに記
憶しながら、デジタル情報のビット位置を第１制御サム
搬送ビット位置のように主メモリ内のアドレスに記憶し
なければならない。

技術的課題は、主メモリから読み出された情報（デー
タパケット）が制御サム搬送ビット位置を含むか、含ま
ないかに拘わらず、この主メモリから読み出された情報
が正しいか否かを信頼できる方法で評価できる方法およ
び回路デバイスを提供することにある。

別の技術的課題は、主メモリ内のアドレスに記憶され
たデジタル情報のビット位置を読み出す際に制御メモリ
内に記憶されていた第１の制御サム搬送ビット位置と、
主メモリから読み出された情報によって形成された第２
の制御サム搬送ビット位置とを比較すると、これらが同
じであると判った場合、読み出し情報のビット位置およ
びそれらの値を正しいものとして受け入れるように、選
択された評価に従って第２の数の制御サム搬送ビット位
置を計算することにある。

更に別の技術的課題は、所定の数の第２制御サム搬送
ビット位置を形成し、その後、制御メモリ内に記憶され
た第１制御サム搬送ビット位置と、こうして計算された
第２制御サム搬送ビット位置とを比較するのに必要な条
件を発生し、一致していないことを表示する他の手段
は、接続されていてもこれらビット位置が一致している
場合、読み出された情報を正しいものとして受け入れる
よう、主メモリからの情報の読み出し時に情報搬送ビッ
ト位置の対応する選択された評価として与えられる時間
を実行するという利点を得ることにある。

更に別の技術的課題は、不一致の表示に拘わらず、読
み出された情報を正しいものとして受け入れるのに必要
な条件および重要性を達成できるようにすることにあ
る。

また、前記選択された評価が後のアプリケーションで
正しい評価がなされる確立がより高くなるよう、所定の
多項式から形成されたパリティチェックまたはチェック
サムのいずれかを含むように実現できるようにすること
も技術的課題とみなすべきである。

また、前記制御メモリがこれまで知られている構造お
よび／または機能のFIFOメモリまたは多数のコーディネ
ートされたFIFOメモリから成る場合、提供される簡略化
された方法を実現できるようにすることも技術的課題で
ある。

更に、メモリが挿入するようになっている各情報をい
くつかの利用可能なカテゴリーのうちの１つに分類でき
る場合、多量のメモリ、例えばパラレルに接続されたFI
FOメモリまたは他の組のメモリと共に、本発明を好まし
く利用できるようにすることも技術的課題である。

また、デジタル情報のビット位置およびその値がデー
タパケット内の情報の分類を表示できるようにする利点
およびその可能性を実現できるようにすることも、技術
的課題と見なすべきである。

上記以外に主メモリに与えられた手段またはこれに先
行する手段により、主メモリ内の利用可能なアドレス位
置を評価する機会に起因して得られる簡略化を実現する
ことも、技術的課題と見なされる。

更に、主メモリおよび制御メモリを同じ構造となるよ
うに選択し、主メモリ内のデータパケットまたはその一
部の位置およびデータパケットに属する制御サムの位置
並びに制御メモリ内の主メモリ内のアドレスを同一とな
るよう、および／または、同時に読み出しできるように
することも技術的課題である。

データパケットまたはデータセルとなるような構造と
されたそれぞれのデータセル情報に関する選択された情
報を記憶するレジスタまたはFIFOメモリから制御メモリ
を構成し、前記選択された情報をメモリ内の第１制御サ
ム搬送ビット位置および／またはデータパケットのアド
レスおよび／または位置を含むようにさせる重要性を実
現できるようにすることも技術的課題である。

それぞれのデータパケットの選択されたカテゴリーに
おける分類および／または優先順位に関する情報を、前
記レジスタまたは制御メモリに記憶することによって得
られる別の利点を実現できるようにすることも技術的課
題である。

所定のカテゴリーにおける情報またはデータパケット
を適応化された読み出し回路により順に（先入れ先出し
で）読み出すことによって得られる重要性およびその利
点を実現できるようにすることも技術的課題である。

解決手段 上記技術的課題の１つ以上を解決するために、本発明
は多数のコーディネートされたビット位置の形態をした
読み出しデータを使って１つまたは数種の機能を制御す
る前に、メモリ内に挿入され記憶されたデジタル情報を
正しくメモリから読み出すよう制御する方法および回路
デバイスに基づく。

本発明はメモリに挿入されるデジタル情報が選択され
たビット位置およびそれらのデジタル値０または１から
成るということに基づくものである。

メモリに挿入すべき受信情報をメモリに属したアドレ
スへ示すための手段が設けられる。

本発明に係わる方法および回路デバイスは、選択され
た評価に従い、メモリに入ったデジタル情報のビット位
置およびそれらの値から制御サム搬送ビット位置の第１
の組の計算を実行する。主メモリ内のアドレスに少なく
ともデジタル情報のビット位置および第１制御サム搬送
ビット位置が記憶される。制御メモリ内のアドレスに主
メモリ内の選択されたアドレスと共に、第１制御サム搬
送ビット位置が記憶される。制御メモリ内の選択された
アドレスをポイントし、制御メモリ内のポイントされた
アドレス内の記憶された出時あるいは情報を読み出すこ
とにより、主メモリ内のアドレスに記憶されたデジタル
情報が読み出されると、選択された評価に従い、主メモ
リ内の読み出された情報に基づき、制御サム搬送ビット
位置の第２の組が計算される。制御メモリから読み出さ
れた第１制御サム搬送ビット位置と、計算された第２制
御サム搬送ビット位置とのその後の比較により両者が同
一であると判れば、読み出された情報のビット位置およ
びそれらの値を正しい物として受け入れる。

本発明によれば、メモリに挿入されるデジタル情報は
所定の数のビット位置、好ましくはデータパケットまた
はデータセルから成る。ビット位置は所定の数の情報搬
送ビット位置、所定の数のアドレス搬送ビット位置およ
び所定の数の制御サム搬送ビット位置となるように分割
され、そのような構造とされる。種種のカテゴリー内の
ビット位置の数は可変であることが好ましい。読み出さ
れたビット位置に関連する情報は種種の交換内部機能に
影響し、これを制御するのに使用される。これら目的に
使用されているコンピュータによってこれら機能が起動
され、実行される。制御サム搬送ビット位置は情報搬送
ビット位置の所定の評価を表示するのに使用される。

本発明は、所定の数の第２の制御サム搬送ビット位置
を形成し、第２制御サムを形成するよう、主メモリから
の情報を読み出し時に実行される情報搬送ビット位置の
対応する所定の評価も行う。第１制御サム搬送ビット位
置およびその値は、それぞれ第２制御サム搬送ビット位
置およびそれらの値と比較される。これらが一致してい
れば、基本的には読み出された情報は正しいものとして
受け入れる。

本発明によれば、選択された情報搬送ビット位置およ
び制御サムの所定の評価はパリティチェックを含むか、
またはその代わりに所定の多項式から形成されたチェッ
クサムを含む。

本発明は更に、主メモリを自由にアドレス指定可能な
メモリとし、制御メモリをFIFOメモリとするか、または
多数のコーディネートされたFIFOメモリの機能を与える
ことができるようにする。

本発明によれば、主メモリに属するか、それに先行す
る手段がメモリに挿入すべき受信情報をメモリに属する
アドレスへ与えるか、またはアドレス指定可能なメモリ
位置を評価するようになっている。これら手段は数種の
利用可能なカテゴリーのうちの１つに挿入するようにな
っている情報を分類できる。デジタル情報のビット位置
およびそれらの値は情報の分類を表示できる。

本発明はそれぞれのデータパケットに関する情報、例
えば主メモリ内の第１制御サム搬送ビット位置およびデ
ータパケットのアドレスおよび／または位置を記憶する
レジスタから成る制御メモリも提供する。制御メモリに
はそれぞれのデータパケットの分類に関する情報も記憶
される。

次に、読み出し回路により所定カテゴリー内の情報ま
たはデータパケットが読み出される。

制御メモリから読み出された第１制御サム搬送ビット
位置と、計算された第２制御サム搬送ビット位置が一致
しているが、データパケットに属する別のビット位置の
間が一致していない場合は、読み出されたデータすなわ
ちデータパケットを新しいものとして受け入れる。

利点 本発明に係わる方法および回路デバイスによって主に
得られる利点は、制御メモリを使用しながら主メモリ内
に挿入され記憶されたデジタル情報を主メモリから正し
く読み出すように簡単に制御する条件が得られるという
ことである。主メモリにはデジタル情報および多数の第
１制御サム搬送ビット位置が記憶され、主メモリへのア
ドレスおよび前記制御サム搬送ビット位置が制御メモリ
に記憶される。制御メモリに記憶され、これより読み出
された情報の制御サム搬送ビット位置の第１の組の値と
主メモリから読み出された情報搬送ビット位置からの同
じように計算された制御サム搬送ビットの第２の組とを
比較することにより制御が行われビット位置が一致して
いれば、読み出された情報を正しいものとして受け入れ
る。

本発明に係わる方法の主な特徴事項は、請求項１の特
徴項に記載されており、本発明に係わる制御回路の第１
の特徴事項は請求項14の特徴項に記載されている。

図面の簡単な説明 添付図面を参照し、数種類の変形例により本発明の方
法および回路デバイスの好ましい実施例について、より
詳細に説明する。

第１図は、ATM技術を利用した、極めて簡略化された
遠隔通信システムを示す。

第２図は、発呼者と交換ユニットとの間の信号の交換
に使用される標準化されたデータセルを示す。

第３図は、補助的ラベルを備えた交換ユニット内部で
使用されるデータセルとなるように変換すべき、発呼者
に関連した標準化された着信データセルのための極めて
簡略化された受信機回路を示す。

第４図は、かかるラベルを補足したデータセルをより
詳細に示す。

第５図は、本発明に係わるデバイスの第１実施例を極
めて簡略化されたブロック略図で示す。

第６図は、本発明に係わるデバイスの第２実施例を極
めて簡略化されたブロック略図で示す。

第７図は、本発明に係わる回路デバイスの第３実施
例、すなわち分類回路デバイスを極めて簡略化されたブ
ロック図で示す。

第８図は、本発明に係わる回路デバイスの第４実施
例、すなわち分類回路デバイスを極めて簡略化されたブ
ロック図で示す。

好ましい実施例の説明 第１図を参照してATMシステムとして知られる極めて
簡略化された遠隔通信システムについて説明する。通信
システムは自ら機能し、信号を交換するためにデータパ
ケットまたはデータセルにコーディネートされたビット
の組となっている情報搬送ビット位置（ビットマトリッ
クス内のビット位置および論理値、すなわちビットの０
または１）を備えたデータを使用している。

当業者にとって双方向の信号交換を実行できることは
明らかであるが、説明を簡単にするため次の説明では送
信側ターミナル１に属する送信機３と、受信側ターミナ
ル２に属する受信機3aとの間で信号を接続したり、交換
することを参照するだけである。

ターミナル１とターミナル２との間の信号の交換はデ
ータセルによって実行される。このデータセルはATMシ
ステムに対し有効な標準化されたプロトコルと一致する
ように、それらのビット位置、個々のビットの論理値お
よびビットの組となるように所定の態様でコーディネー
トすることに関して一定の構造とされている。

送信機３は回線または接続部４を介して回線に関連し
た受信ユニット５と共に働き、受信ユニット５は回線ま
たは接続部６を介して入力回路７に接続されている。次
にこの入力回路７は回線または接続部８を介してATMセ
レクタ10に属する多数の接続ターミナル９と共に働くよ
うになっている。ATMセレクタ10には２つの冗長接続平
面、すなわち接続コア11、12が設けられており、これら
コアは図示されていない回路を介して信号受信ユニット
3aおよびターミナル２と共に働く。回線４、６および８
は１つまたは数個の物理的接続部、または導線から構成
できる。

ATMセレクタ10ごとに多数のビット位置を介して信号
および情報の必要な交換が行われる。かかる多数のビッ
ト位置はデータセルを形成するようなフィールドすなわ
ちビットの組となるような構造とされている。

本発明に係わるシグナルシステムは、機能するために
これまで知られている多数のデバイスと機能（第１図に
は示されず）を必要とするが、これらは本発明が機能す
る上でまたは本発明を完全に理解する上では影響がない
ので、これ以上説明しないこととする。しかしながら交
換ユニット10は制御コンピュータ100を含むことを指摘
したい。この制御コンピュータ100の構造および機能は
極めて複雑であり、次の説明では本発明の理解に直接関
連する部品および機能についてしか説明しない。

第２図は、標準化されたかかるデータセル20を示す。
このセルはアドレスを通知する、すなわちアドレスを搬
送するビットの組からなる５バイト（８ビットワード）
部分すなわちフィールド20（ヘッダー）と、情報を搬送
するビットの組から成る48バイト（８ビットワード）部
分すなわちフィールド22（ペイロード）から構成でき
る。他の情報をかかるデータセル20にコーディネートす
ることも可能である。

第２図は、導線４上にシーケンシャルにすなわちシリ
アルに発生するデータセル20′、20および20″を更に示
し、まずデータセル20′のうちの情報搬送フィールド2
2′が先行し、その直後にアドレス情報搬送フィールド2
1および次のデータセル20の情報搬送フィールドすなわ
ち部分22が続き、以下同様にデータセルが続く。

第３図には入力回路７または回路９に設けることがで
きる受信機または制御回路30と共に遠隔通信システム内
の交換ユニットに属する受信回路31が示されている。

シーケンシャルに発生するデータセルを受信するよう
になっている受信機31は、ここではユニット７の入力タ
ーミナルの一部として見なすことができる制御回路30を
含むか、またはこれと共に作動する。

発呼ユニット１が被呼ユニット２への発呼を開始する
と、送信されたデータセルは常に必要とされる接続に関
するすべての情報を標準的な方法で含む。かかるデータ
セルすなわちパケットを第１カテゴリー（発呼側カテゴ
リー）と表示することにする。制御コンピュータ100を
含む交換内部装置を介し、かかる発呼ごとに数個の内部
で利用可能な交換チャンネル番号のうちの１つが与えら
れる。

制御コンピュータ100は被呼ユニット２との次の信号
交換中に有効にすべきチャンネル番号を発呼者１に同時
に通知し、この番号を与える。

（発呼ユニット１が次の信号交換でどのチャンネル番
号を使用すべきを指定するようにすることも可能であ
る。） 制御コンピュータ100は受信機すなわち制御回路30に
発呼ユニット１に対して現在有効なチャンネル番号およ
びメモリ32内の位置に関するアドレス情報を通知する。
このメモリでは、必要な情報およびこのチャンネル番号
に対応する内部チャンネル番号の選択が記憶されてい
る。

制御コンピュータ100内の公知の回路は、利用可能な
チャンネルを選択し、ポイントし、このチャンネルを交
換ユニット10を介し第１カテゴリーのデータセルの情報
内容のガイダンスにエンゲージするよう、これまで知ら
れている態様で使用される。これら回路はこの実施例で
は交換内部チャンネルを評価し、ポイントし、エンゲー
ジし、アドレス関連フィールド21内の情報、第１カテゴ
リーのデータセル20の情報関連フィールド22内の情報お
よび当該交換ユニット内のエンゲージチャンネルのその
ときのロードおよび番号を取り出し、このチャンネルに
特定のチャンネル番号を指定するようになっている回路
として示されている。

制御メモリ32は交換ユニットを通して接続を確立する
ようになっている各選択された内部チャンネル番号が特
定のアドレス位置に対応するように形成されている。

制御コンピュータはフィールドすなわちビット位置の
ビットの組を取り出し、これらを各発呼および接続可能
な接続に対して選択された内部チャンネル番号に対応す
るメモリ21のアドレス指定された位置に挿入し、記録す
ることができるようになっている。

ビット位置のうちの１つのフィールドは交換ユニット
により所定のチャンネル番号に対応しており、ビット位
置の１つのフィールドは交換内部機能に対応し、ビット
位置の１つのフィールドは、特別に計算された制御サ
ム、例えば所定のアルゴリズムすなわち多項式に従って
計算されたパリティビットまたはチェックサムに対応す
る。

発呼者１からデータセル20を受信する受信する回路31
は特にデータセル内のビットのアドレスに関連した組内
のビット位置を連続的に評価する。回路は特別に選択さ
れたチャンネル番号（発呼のチャンネル番号）にある制
御コンピュータ100へ完全なデータセルを送信するよう
に附勢される。この理由は、このチャンネル番号が発呼
に起因するものだからである。

交換内部チャンネル番号が与えられたかかる発呼を制
御コンピュータ100が受信すると、利用可能な接続が評
価される。通常、制御コンピュータ100は所望する接続
および次の信号交換に対して新しいチャンネル番号を使
用すべきである旨の通知と共に発呼者１へメッセージを
送信する。この理由は、次に続くデータセルは新しいチ
ャンネル番号を含んでいなければならないからである。

発呼者１へ与えられた新しいチャンネル番号は内部チ
ャンネル番号に関連する情報と共に受信回路31へ供給さ
れる。

制御コンピュータ100によって選択された新しいチャ
ンネル番号を有するデータセルは、データセルを受信す
るようになっている受信回路31のうちの１つによって受
信されると常に、制御メモリ32内の対応するアドレス位
置を表示する利用可能なテーブルがこれら回路内に存在
する。

従って、新しいチャンネル番号21と共に受信回路31へ
着進するデータセル20は交換内部選択接続すなわち接続
路に対して固有の交換内部情報33、34が記憶され、デー
タセル20に対して与えられるべき制御メモリ32内の正し
いアドレスすなわち位置32aをポイントするのに使用で
きる。

先に制御コンピュータ100により発生され、制御メモ
リ32内に記憶されたアドレス32aによりソートされた情
報を含むラベルフィールド33がデータパケット20および
／または交換内部チャンネル番号34に加えられ、データ
セル20の古いチャンネル番号21と置き換えられる。

第４図を参照すると、データセル200はラベルフィー
ルド230（33）、アドレス関連フィールド210（34）、ラ
ベルフィールド230および／またはアドレス関連フィー
ルド210内のビット位置に対する所定の多項式によって
生じた、例えばパリティ制御またはチェックサムのため
の制御サム搬送ビット位置のフィールド210cを含む。

更に情報搬送フィールド220および所定の多項式によ
って生じたパリティ制御またはチェックサム状をした制
御サム搬送ビットの組を表示するフィールド220cもあ
る。

フィールド220cは完全なデータセル200に対し有効な
制御サムも含むことができる。

フィールド220内のビット位置の数は通常はフィール
ド210および230内のビット位置の数よりもかなり多い。

制御サムフィールド210cはラベルフィールド230しか
含むことができず、制御サムフィールド220cはペイロー
ドフィールド220しか含むことができない。

種種の条件に従い１つまたは数個の制御サムフィール
ドしか使用できなかったり、全く制御サムフィールドを
使用できない場合がある。次の説明を簡潔にするため、
制御サムフィールド220cしか説明しないが、第６〜８図
では制御サムフィールド210cまたは制御サムフィールド
220cおよび制御サムフィールド220c内の形成されたビッ
トの組は残りの完全なデータセルに対し有効な制御サム
を発生する。

第４図のデータセルの構造化はフィールド230、210、
210c、220および220c内の各ビット位置（それらの位置
およびそれらのデジタル値すなわち論理値をバイト関連
パリティビット200cによって制御することを更に示して
いる。アドレス関連フィールド210に有効な所定のパリ
ティビット200c′が奇数パリティを有するように選択さ
れ、他のビットは偶数パリティを有するように選択され
る。他のパリティ配分を選択することも可能である。

次の説明から、読み出された情報が正しいか否かを立
証し評価するように、制御サム220cおよびパリティビッ
ト200cの双方を使用できることが示されるが、その選択
は手元のアプリケーションに応じて決まる。

通信設備にデータセルを記憶するためのバッファ回路
または同等な回路に対するニーズが大きい。種種の方法
で構造化された種種のタイプのコーディネートされたビ
ットの組、例えばデータセルを本発明に従って制御でき
る。

第５図の実施例は制御サムを搬送するのにデータセル
自体を必要とすることなく、読み出されたデータセルが
正しく、かつ記憶されたデータセルと一致するかどうか
を証明する１つの可能性を示すものである。

第６〜８図の他の実施例では、簡略化のためラベルフ
ィールドおよび制御サムの組を備えたデータセルが第３
図の導線52に発生し、これらは１つずつバッファ回路す
なわち回路デバイス50に記憶されると見なされる。

第５図を参照すると、本発明によって製造された回路
デバイス50がブロック略図で示されている。この回路デ
バイス50は主メモリ51に挿入され記憶されたデジタル情
報がメモリから正しく読み出されるように保証するよう
になっている。メモリに挿入すべき受信情報は数本の利
用可能な導線52のうちの１つに生じる。

第５図の実施例はどの種類の構造化されたビットの組
も記憶できる。

第５図はラベルフィールド230と、アドレスフィール
ド210と、制御サムに関連するビットの組を有しない
か、または少なくともこのビットの組を使用しない情報
搬送フィールド220を備えたビットの１つの組Ａを示
す。

ビットの１つの組Ｂは情報関連フィールドすなわち情
報搬送フィールド220とアドレス関連フィールド210しか
含まない。

ビットの１つの組Ｃは本実施例では実際に必要とされ
ない制御サムに関連するビットの組210cの挿入を示すよ
うになっている。

第５図および他の第６〜８図は、受信回路53と、主メ
モリ51と、制御メモリ55と、記憶回路61と、計算回路
（ｆ（ｘ））と、制御ユニット56と、比較ユニット63
と、正しいと判った非制御データパケットすなわちデー
タセルのための出力回路60を示す。

第５図によれば、実施例Ａ〜Ｃまたはその他の実施例
に従い、構造化されたビットの組を受信した際にユニッ
ト53aで制御サムが計算される。この制御サムは所定の
多項式によるパリティ制御または計算により完全なビッ
トの組またはその一部に従って計算される。計算方法の
選択は計算開始ユニット53bで行うことができる。

計算された制御サムはメモリ51内の選択された構造と
されたビットの組すなわちＡの記憶位置に対応する制御
メモリ55内の記憶位置に記憶される。

主メモリ51から記憶回路61への記憶されたビットの組
Ａの読み出し時にビットは計算回路62へ転送され、この
計算回路はユニット53bにより同じように制御サムを計
算する。先に計算され、制御メモリ55に記憶されていた
制御サムが同時に読み出される。

比較回路63におけるこれら２つの制御サムの比較によ
り、一致していれば出力回路60へ読み出されたビットの
組Ａ′が送信される。

一致していない場合、データセルは廃棄される。

第５図に示された第１実施例は情報搬送ビット位置
（230、210および220）だけを備え、制御サム搬送ビッ
ト位置（第４図では200c、200c′および210c）を有しな
いデータパケットＡを使用している。この実施例は第７
図および８図に示された実施例と共に使用することも可
能である。

第６図の第２実施例は第４図を参照して先に説明した
実施例に記載の制御サム搬送ビット位置を備えたデータ
パケットすなわちデータセルを使用する。この第２実施
例ではメモリ51から読み出されたコーディネートされた
ビット位置の組としてのデータセルすなわち情報200′
をコンピュータユニット、例えばコンピュータユニット
100によって起動できる１つまたは数種の機能（ｆ）を
制御する前に、データセルのビット位置およびその理論
値を制御すべきである。

第２実施例によれば、主メモリ51に挿入されたデジタ
ル情報200はフィールド230、210、210c、220内のビット
位置およびフィールド220c内の多数の第１制御サム搬送
ビット位置として第４図の実施例に従って示された所定
の数の情報搬送ビット位置により構造化される。この選
択された数の第１制御サム搬送ビット位置220cは先の情
報搬送ビット位置の選択された評価を示し、選択された
多項式によって発生されたパリティビットまたはチェッ
クサムから成る。

コンピュータユニット51cによって制御可能なメモリ5
1内の手段51bまたは主メモリ51に先行する手段53は、主
メモリ51に挿入されるようになっている受信情報200に
対してメモリに属したアドレスを与えるようになってい
る。

メモリ51内のこのアドレスは実施例では参照番号51
a′およびフィールド220cと共に示されている。データ
セル200内のフィールド220および他のフィールドはメモ
リ位置51a′に示されており、フィールド200cはメモリ5
1内のメモリ位置51a′へも挿入される。

メモリ51はポインタすなわちカウンタ51bを備えたFIF
Oメモリから構成され、このカウンタ51bは次のデータセ
ルに対して記憶されるようになっているアドレス位置で
ある利用可能なアドレス位置51a′をポイントするよう
になっている。FIFOメモリ51は別のポインタすなわちカ
ウンタ51dも設けられており、この別のカウンタ51dは導
線56aに起動信号が生じた際にメモリ51から送られる、
データセルに関連したビット位置200′のアドレス位置
をポイントするようになっている。

これら２つのポインタの間のアドレス位置はデータセ
ルに関連し、コーディネートされたビット位置を受ける
のに利用できる。

制御メモリ55はFIFOメモリ51に多少似ており、主メモ
リ51内の２つのポインタの瞬時位置は制御メモリ55内の
２つのポインタの瞬時位置に対応する。これらポインタ
は同期して作動し、常にそれぞれのメモリ内の同じアド
レス位置をポイントする。

制御メモリ55の構造はメモリ51の構造と同じであると
見なすことができ、既知であるので、この制御メモリ55
の構造は示されていない。

制御サムを示すビット位置（例えば220c）をデータセ
ル（200）が含む場合はいつもユニット53cによってかか
る制御サムを読み出すことができる。

主メモリ51内にデータセルのすべてのビット位置を記
憶する際に、制御メモリ55に読み出された制御サム（22
0c）を記憶するだけでよい。

次に、かかる実施例についてより詳細に説明する。第
１制御サム搬送ビット位置220cは主メモリ51に入るデジ
タル情報200のビット位置およびその値から回路53cを介
して読み出される。デジタル情報200のビット位置は主
メモリ51内のアドレスに記憶される。制御メモリ55の対
応するアドレスには第１制御サム搬送ビット位置220cし
か記憶されない。

主メモリ51のアドレスに記憶されたデジタル情報のビ
ット位置の読み出し時における第１制御サム搬送ビット
位置220cの評価に従い、計算ユニット62において第２制
御サム搬送ビット位置220c′が計算される。先に計算さ
れ、メモリ55に記憶された第１ビット位置220cからの第
１ビット位置220″が同時に読み出される。

第１ビット位置220″と第２制御サム搬送ビット位置2
20c′とを比較することによりこれらビット位置が同じ
であると判った場合、読み出された情報220′のビット
位置およびそれらの値は正しいものとして取り込まれ
る。

第２実施例ではユニット53cは第４図の制御サム搬送
ビット位置を含むデータセルと共に制御サム搬送ビット
位置220cおよび／またはビット位置200c、またはビット
位置220cまたはビット位置200c′のみを読み出すように
できる。

従って、最終メモリ位置51a′に着信データセル200が
完全に記憶され、同時に既にポイントされ読み出された
制御サム搬送ビット位置、例えばチェックサムはレジス
タ55の対応するアドレス位置にしか記憶されない。

メモリ51内のポインタが移動されるにつれてメモリす
なわちレジスタ55内のポインタも同様に移動され、これ
ら位置を互いに対応する状態に維持する。

第６図の実施例は完全なデータセル200がメモリ51の
位置51aから読み出されたセル200′となり、記憶回路61
に記憶され、同時に対応するチェックサム220c″がレジ
スタ55内の対応するアドレス位置から読み出される位置
を示すようになっている。

制御メモリ55内のアドレス位置が附勢されると、ユニ
ット62内の所定の計算に従い、制御ユニット56が制御サ
ム搬送ビット位置220′ｃの値に関する情報を受信す
る。制御ユニット56がユニット66および導線58を通して
主メモリ51からデータセルを読み出すことを求めると、
レジスタ55に制御サム220″が記憶される。

従って、第３ユニット63内で制御メモリ55に記憶され
ている第１制御サム搬送ビット位置220c″と計算された
第２制御サム搬送ビット位置220c′とを比較することが
可能であり、ユニット63においてこれらビット位置が一
致しているかどうかを判断することが可能である。

一致している場合、読み出された情報200′は正しい
ものとして取り込むことができ、この情報すなわちデー
タセルは導線57およびユニット60を通して転送され、交
換ユニット内の機能（ｆ）を制御する。

ユニット62内での所定の評価およびこのユニット62内
での制御サム搬送ビット位置220c′の形成はパリティ制
御または所定の多項式、例えば多項式 X¹⁰＋X⁹＋X⁶＋X⁵＋Ｘ＋１ から形成されたチェックサムによって実行される。

制御サム搬送ビット位置220cはかかる多項式により１
つの障害、２重の障害および３重の障害を検出できる。

主メモリ51および制御メモリ55は１つのFIFOメモリか
ら第６図に示される最も簡単な形態に好ましく構成でき
る。

第７図を参照して説明する実施例は第６図に示された
実施例の改良例と見なすことができる。

第７図は、互いにパラレルに配置された主メモリ51、
751a、751b、751cとして働く多数のFIFOメモリを示すよ
うになっており、各主メモリは１つの同じカテゴリーの
データセルを記憶するようになっている。

対応する数のレジスタ、すなわち制御メモリ55、755
a、755b、755cの各々には、これら必要な目的を達成す
るため自己のカテゴリーが与えられている。

主メモリ51はレジスタすなわち制御メモリ55に対応
し、メモリ751aはレジスタ755aに対応し、他のメモリ75
1aも同様に他のレジスタに対応し、対応するメモリとレ
ジスタが同期してステップ動作し、常に同じアドレス位
置をポイントするようになっている。

主メモリ51から751cの第７図に示された実施例ではメ
モリ51cに先行する手段53がユニット65、65aを備え、こ
のユニットはラベルフィールド230（または他のフィー
ルド）内の内容を評価することにより数個の利用可能な
カテゴリー内に挿入されるようになっている情報または
データセルを分類することが求められる。

ポイントされたメモリ例えばメモリ751bからの読み出
しの開始はポイントされたレジスタすなわち制御メモ
リ、例えばレジスタ755bからの読み出しの開始と同時に
これまで知られている方法で行われている。

第７図の実施例はメモリ51（51、751a、751b、751c）
を提供しており、このメモリでは１つのカテゴリーのデ
ータセルが１つのFIFOメモリ51およびレジスタ55にコー
ディネートされており、別のカテゴリーのデータセルが
別のFIFOメモリ751aおよびレジスタ755aにコーディネー
トされており、同様なコーディネートが次々に行われ、
よってメモリ容量があまり使用されない恐れが生じてい
る。この理由は、先に選択されたメモリ内に選択された
カテゴリーしか記憶できないからである。

第８図の実施例はメモリ容量を良好に使用し、同じカ
テゴリーまたは異なるカテゴリーのデータセルをより効
率的に記憶できるように示されている。

第８図の実施例はより複雑な主メモリ51を必要とす
る。その理由は、それぞれのデータセルの位置を一意に
決定し、データセルを任意の利用可能な位置へ与えるこ
とができる。

主メモリ51およびレジスタ55は仮想FIFOメモリまたは
バッファ回路とすることができる。

この場合、各データセルのための選択された情報、例
えば第１制御サム搬送ビット位置220cおよび選択された
アドレス51a、および／またはデータパケットの位置は
制御メモリとして働くレジスタ55に記憶される。

このレジスタ55はこの他にそれぞれのデータパケット
のカテゴリーに関する情報を記憶できる。

主メモリ51からの情報すなわちデータパケットの読み
出しはレジスタ55を介して制御ユニット56に接続された
第６ユニット66内の読み出し回路によって開始される。
次にかかるデータパケットは所定のカテゴリー内で読み
出される。

第１カテゴリーのデータセルを選択し、制御ユニット
56を介して読み出すものとする。

従って、優先順位となるようにソートされた現在のデ
ータパケットがレジスタ55内で評価され、このレジスタ
はメモリ51内の対応するメモリ位置をポイントする。

制御ユニット56からの命令は所定のカテゴリーを必要
とする。

第８図におけるメモリ51は任意の数のアドレスにデー
タセルを記憶するので、どのアドレス位置が利用可能と
なっているかを判断するための手段が必要である。これ
ら利用可能なアドレス位置は、いわゆる利用可能なリス
トとなるようにソートされる。

パリティ制御200cを有するデータセル200を使用する
ので、制御メモリ内に記憶された第１制御サム搬送ビッ
ト位置220cと、第２の計算された制御サム搬送ビット位
置220c′とが一致しなくてもデータパケットに属す別の
ビット位置、例えば200c、200c′が第７ユニット67内で
一致していることが、読み出された情報すなわちデータ
パケットを正しいものとして取り込むことが可能であ
る。

第１図のATMセレクタはいわゆる固定長さを有するデ
ータセルのための交換機である。このATMセレクタはセ
レクタコア（11、12）のセレクタターミナル（７、９）
を備え、セレクタコア内の各ターミナルに１つのセレク
タターミナルが設けられている。

セレクタコアは二重となっており、２つのプレーンす
なわちユニット11、12から成り、双方のユニットは同じ
動作をする際に常に別々にアクティブである。

これら２つの平面11、12はセレクタの出力ターミナル
で冗長ターミネートされているので、このことはセレク
タコアの２つのプレーンからの各単一データセルの２つ
の同じデータセルの一方が廃棄されることを意味してい
る。

セレクタコアのプレーンは同期化されず、接続部およ
びプレーンごとに冗長ターミネーションが実行されるの
で、同時に使用される２つのデータセル（それぞれの各
プレーンから１つのデータセルが得られる）の双方を送
信することが可能である。

この理由から、セレクタコアの２つのプレーンから到
着するデータセルのセレクタターミナルにバッファが必
要である。第７図または第８図の実施例はかかる例を示
すものである。

セレクタターミナルにおけるバッファリングはインテ
リジェントなものとすべきである。すなわち種種のキュ
ーを順に維持し、１つのキューが各種類のセルすなわち
データセルカテゴリーに対応することができるようにな
っていなければならない。かかるカテゴリーへの分類は
データセルの優先度およびタイプ（例えば信号化セル）
を考慮することにより実行される。このような分類は１
つの大きなメモリ51を使用し、多数のバッファ位置、例
えば51aに表示されているバッファ位置を保持し、これ
らセルバッファ位置に対するポインタすなわちレジスタ
55を管理する１つのセレクタターミナルによって実行で
きる。

第４図はパリティビットが設けられた完全なデータセ
ル200を示しており、このパリティビットは２つの隣接
するハードウェアの機能の間でパラレル状にセルを送信
する際のビットエラーを制御することのみに有利に使用
できる。

内部メモリおよび種種のキューを含み、内部メモリに
属すFIFOメモリの双方は、ビットエラーおよびアドレス
指定エラーに対して制御できる。この理由は、データセ
ル200がフィールド220cにおいてパリティとセルのチェ
ックサムの組み合わせを利用することにより、第４図に
示された構造を有しているからである。

パリティ制御は１つのバイトにビットエラーが生じな
いように保証し、一方、フィールド220cは偶発的なビッ
トエラーを検出するのと同時にメモリ内の種種のタイプ
のアドレス指定エラーを制御するのに使用される。

選択されたキューは利用可能なリストからのポインタ
を受け、第８図のバッファメモリ51がデータセルをバッ
ファリングするのに使用されるときはいつも、ポインタ
によってポイントされるバッファ位置にデータセルが書
き込まれる。書き込み時にデータセルのフォームが保存
される。このフォームは終了点にフィールド220cを備え
た60バイトから成る。

バッファメモリへのセルの書き込み時にセルのフィー
ルド220cと共に現在のキューに使用されたポインタが書
き込まれる。

フィールド220cはセルのユニークな識別を構成するの
で、このフィールド220cは先に述べたように生じ得る種
種のアドレス指定エラーを検出するのに使用できる。

FIFOメモリのメモリ領域ではいくつかの種種の理由か
ら、一時的なタイプの、かつ永久的なタイプの純粋なア
ドレス指定エラーが生じ得ることが判っている。

バッファメモリ51からデータセルが読み出されるとき
はいつも、フィールド220c′が計算される。この計算か
ら得られる結果は実際にはセルの一部であるフィールド
220cおよびレジスタ55内のポインタを備えたキューに記
憶されたフィールド220c′の双方と比較される。

新しく計算されたフィールド220c′が、既にデータセ
ル内にあったフィールド220c′と同じであれば、データ
セルが正しいものであるか、または正しく読み出された
ものと見なされ、ロジックがデータセル内のアドレス指
定時に使用された最小位アドレスビットを備えた適正な
機能を有していたと見なす。

これ以外に新しく計算されたフィールド220c′がレジ
スタ55内のポインタと共にキュー内に記憶されたフィー
ルドと同一である場合、正しいデータセルが実際に読み
出されたことが明らかである。このことはアドレス指定
に使用された論理および最大位アドレスビットが正しく
機能したこと、および実際にポインタが正しくポイント
したことを意味している。

パリティ制御200cは正しく計算されたフィールド220
c′と、セル内に記憶されたフィールド220cと、レジス
タ内にポインタと共に記憶されたフィールドが互いに同
一でないことをこれらの評価が示した場合、レジスタ55
内にデータエラーまたはエラーがあったかどうかを検査
するのに使用できる。

キュー内のポインタを管理する制御ユニット56内のロ
ジックは常にバッファ位置の総数となるべき種種のキュ
ー内のポインタの数を加えることにより常に制御され
る。利用可能なリストがフル状態であれば、多のキュー
は空の状態となっていなければならない。

例えばFIFOメモリ内のポインタのうち１つが故障でジ
ャンプする場合にかかるエラーが生じることがある。こ
れにより完全なキューが乱されることとなる。

当然ながら、ビットフィールド200cおよび200c′のパ
リティ制御のみを使用することは、当然、本発明の範囲
内にある。

制御サム220cとパリティビット200c、200c′の双方を
使用し、これらを比較するような実施例を選択する場
合、当然ながらレジスタ55内にこれらの双方を記憶し、
別のユニットでこれらの双方を比較しなければならない
ことが時々生じる。

メモリ32内のエリア35は制御サム搬送ビット位置210c
または制御サム搬送ビット位置220cを保持できることに
留意すべきである。

先に述べたように、他の制御サム搬送ビット位置が一
致していない場合、読み出された情報を更に制御するよ
うに完全なATMセルに対するパリティビット200cを記憶
するようにブロック62aが使用される。

本発明は、図示された実施例のみに限定されるもので
なく、更に次の請求の範囲内にあると考えられる発明の
範囲内で変形が可能であることが理解できよう。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/10 G06F 12/16 H04L 12/28

Claims (26)

(57)【特許請求の範囲】
1. 【請求項１】主メモリ（51）に挿入され記憶されたデジ
   タル情報を前記主メモリ（51）から正しく読み出す（6
   0）よう制御するための方法であって、 多数のコーディネートされたビット位置の形をした読み
   出された情報は制御メモリ（55）を使用する事により１
   つまたは数種の機能（ｆ）を制御する事に使用され、 主メモリ（51）および制御メモリ（55）に挿入されたデ
   ジタル情報はコーディネートされたビット位置を含み、
   主メモリ（51）に挿入すべき受信情報に主メモリのアド
   レスを与える手段（53）が設けられ、 選択された評価に従い、記憶されるデジタル情報のビッ
   ト位置およびそれらの値から第１制御サム搬送ビット位
   置（220c）を計算し、前記デジタル情報の前記ビット位
   置（200）および前記第１制御サム搬送ビット位置（220
   c）を主メモリ（51）内の選択されたアドレスに記憶
   し、 前記第１制御サム搬送ビット位置（220c）および前記主
   メモリ（51）内の選択されたアドレスを前記制御メモリ
   （55）内の選択されたアドレスに記憶し、 主メモリ（51）の該アドレスに記憶されたデジタル情報
   のビット位置の読み出しは、前記制御メモリ（55）内の
   対応するアドレスをアクセスし、前記制御メモリ（55）
   内に記憶された主メモリアドレスによってポイントされ
   たデジタル情報を主メモリ（51）から読み出す事によっ
   て行われ、 主メモリから読み出された情報から選択された評価に従
   い第２の制御サム搬送ビット位置（220c′）を計算し、
   その後、制御メモリ（55）から読み出された第１の制御
   サム搬送ビット位置（220c″）と計算された第２の制御
   サム搬送ビット位置（220c′）との比較により、双方の
   ビット位置が同一であると判った場合、読み出された情
   報のビット位置およびそれらの値を正しいものとして受
   け入れることを特徴とする方法。
2. 【請求項２】主メモリ（51）内に記憶するようになって
   いるデジタル情報のビット位置が所定の数の第１の情報
   搬送ビット位置（220、230、210）および所定の数の第
   １の制御サム搬送ビット位置（220c）とから成るような
   構造とされており、後者の第１制御サム搬送ビット位置
   が第１の情報搬送ビット位置の前記選択された評価を示
   すことを特徴とする、請求項１記載の方法。
3. 【請求項３】前記選択された評価がパリティチェックを
   含むことを特徴とする、請求項１または２記載の方法。
4. 【請求項４】前記選択された評価が所定の多項式から形
   成されたチェックサムを含むことを特徴とする、請求項
   １、２または３記載の方法。
5. 【請求項５】前記主メモリおよび前記制御メモリが同じ
   種類のメモリから構成されていることを特徴とする、請
   求項１記載の方法。
6. 【請求項６】前記主メモリが自由にアドレス指定可能な
   メモリとなるように選択されており、一方、前記制御メ
   モリが１つまたは数個のFIFOメモリを含むことを特徴と
   する、請求項１記載の方法。
7. 【請求項７】主メモリに与えられた手段またはこれに先
   行する手段が、挿入すべき各情報を数種の利用可能なカ
   テゴリーのうちの１つに分類することを特徴とする、請
   求項１記載の方法。
8. 【請求項８】前記情報がデータパケットまたはデータセ
   ルとなるような構造となっていることを特徴とする、請
   求項１記載の方法。
9. 【請求項９】前記デジタル情報のビット位置およびその
   値は、前記情報のカテゴリーへの分類を表示できること
   を特徴とする、請求項１記載の方法。
10. 【請求項１０】主メモリ（51）に与えられた手段（53）
    またはそれに先行する手段（53）により、主メモリ（5
    1）内の利用可能なアドレス位置を評価することを特徴
    とする、請求項７または８記載の方法。
11. 【請求項１１】前記制御メモリ（55）がそれぞれのデー
    タパケットに関する所定の情報、例えば第１の制御サム
    搬送ビット位置および主メモリ（51）内のデータパケッ
    トのアドレスおよび／または位置が記憶されたレジスタ
    を備え、それぞれのデータパケットの分類に関する情報
    が同様に前記レジスタに記憶されていることを特徴とす
    る、請求項１、９または10記載の方法。
12. 【請求項１２】所定のカテゴリー内の各情報またはデー
    タパケットを読み出し回路（56）により順に読み出すこ
    とを特徴とする、請求項１記載の方法。
13. 【請求項１３】制御メモリ（55）から読み出された第１
    の制御サム搬送ビット位置（220c″）と、計算された第
    ２の制御サム搬送ビット位置（220c′）とが一致してい
    るが、データパケットに属する他のビット位置（220c）
    が一致していない場合、読み出された情報またはデータ
    パケットを依然として正しいものとして受け入れること
    を特徴とする、請求項１記載の方法。
14. 【請求項１４】主メモリ（51）に属すか、またはこれに
    先行する手段（53）が主メモリ（51）に挿入されるべき
    受信情報にメモリのアドレスを与えるようになってお
    り、選択された評価に従い、第１計算回路によりデジタ
    ル情報のビット位置およびそれらの値から第１制御サム
    搬送ビット位置（220c）を計算でき、主メモリ（51）内
    のアドレスに前記デジタル情報のビット位置を記憶でき
    るよう、制御メモリ（55）も使用することにより、主メ
    モリ（51）内に挿入され、記憶されたデジタル情報を前
    記主メモリから正しく読み出すことができるように制御
    する回路デバイスであって、前記計算された第１制御サ
    ム搬送ビット位置（220c）および主メモリ（51）内の選
    択されたアドレス（51a′）を前記制御メモリ（55）内
    の選択されたアドレスに記憶し、主メモリ（51）内の前
    記アドレス（51a′）に記憶されたデジタル情報のビッ
    ト位置を読み出したとき、選択された評価に従い、第２
    計算ユニット（62）により第２制御サム搬送ビット位置
    （220c′）を計算し、その後、比較回路によって実行さ
    れる前記第１制御サム搬送ビット位置（220c）と、第１
    制御サム搬送ビット位置（220c′）とを比較することに
    より、両者が同一であると判った場合、読み出された情
    報のビット位置およびそれらの値（200′）を正しいも
    のとして受け入れることを特徴とする回路デバイス。
15. 【請求項１５】記憶するようになっているデジタル情報
    のビット位置が所定の数の第１の情報搬送ビット位置お
    よび所定の数の第１の制御サム搬送ビット位置とから成
    るような構造とされており、後者の第１制御サム搬送ビ
    ット位置が第１の情報搬送ビット位置の前記所定の評価
    を示すことを特徴とする、請求項14記載の回路デバイ
    ス。
16. 【請求項１６】前記第１計算回路またはユニット内の前
    記選択された評価がパリティチェックを発生するように
    なっている、請求項14または15記載の回路デバイス。
17. 【請求項１７】前記第１計算回路またはユニット内の前
    記選択された評価が選択された多項式から形成されたチ
    ェックサムを発生するようになっている、請求項14また
    は15記載の回路デバイス。
18. 【請求項１８】前記主メモリおよび／または前記制御メ
    モリは、１つまたは数個のFIFOメモリを含むことを特徴
    とする、請求項14記載の回路デバイス。
19. 【請求項１９】主メモリに与えられた手段またはこれに
    先行する手段が、挿入すべき各情報を数種の利用可能な
    カテゴリーのうちの１つに分類するユニットを含むこと
    を特徴とする、請求項14記載の回路デバイス。
20. 【請求項２０】前記情報がデータパケットまたはデータ
    セルとなるような構造となっていることを特徴とする、
    請求項14記載の回路デバイス。
21. 【請求項２１】前記デジタル情報のビット位置およびそ
    の値は、前記情報のカテゴリーへの分類を表示すること
    を特徴とする、請求項14記載の回路デバイス。
22. 【請求項２２】主メモリに与えられた手段またはこれに
    先行する手段により主メモリ内の利用可能なアドレス位
    置を評価することを特徴とする、請求項19または21記載
    の回路デバイス。
23. 【請求項２３】前記制御メモリがそれぞれのデータパケ
    ットに関する所定の情報、例えば第１の制御サム搬送ビ
    ット位置および主メモリ内のデータパケットのアドレス
    および／または位置が記憶されたレジスタを備えたこと
    を特徴とする、請求項14記載の回路デバイス。
24. 【請求項２４】前記レジスタにそれぞれのデータパケッ
    トの分類に関する情報を記憶できることを特徴とする、
    請求項23記載の回路デバイス。
25. 【請求項２５】所定のカテゴリー内の各情報またはデー
    タパケットを読み出し回路により順に読み出しできるこ
    とを特徴とする、請求項14記載の回路デバイス。
26. 【請求項２６】第１制御サム搬送ビット位置と第２制御
    サム搬送ビット位置とが一致している場合、データパケ
    ットに属す他のビット位置がユニット内で一致していな
    くても、読み出された情報またはデータパケットを正し
    いものとして受け入れることを特徴とする、請求項14記
    載の回路デバイス。