JP2988257B2 - 入力バッファ故障検出方法および半導体装置 - Google Patents
入力バッファ故障検出方法および半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の入力バッ
ファ故障検出方法、および、その方法を利用する半導体
装置に関するものである。
ファ故障検出方法、および、その方法を利用する半導体
装置に関するものである。
【０００２】
【従来の技術】近年の半導体装置の進歩はめざましく、
アナログ専用の集積回路、デジタル専用の集積回路、ア
ナログ・デジタル混成集積回路など、様々な半導体装置
が実用化され使用されている。また、近年の半導体装置
の品質の向上もめざましく故障の確率も低いものと成っ
ている。しかしながら、故障は皆無に成ったわけではな
く、半導体装置の運用中の故障で比較的多いものとし
て、入力バッファの故障があげられる。これは、外部か
らの高電圧のノイズなどによって、半導体装置の外部と
内部との仲介部である入力バッファに最も負担がかるこ
とに起因する。
アナログ専用の集積回路、デジタル専用の集積回路、ア
ナログ・デジタル混成集積回路など、様々な半導体装置
が実用化され使用されている。また、近年の半導体装置
の品質の向上もめざましく故障の確率も低いものと成っ
ている。しかしながら、故障は皆無に成ったわけではな
く、半導体装置の運用中の故障で比較的多いものとし
て、入力バッファの故障があげられる。これは、外部か
らの高電圧のノイズなどによって、半導体装置の外部と
内部との仲介部である入力バッファに最も負担がかるこ
とに起因する。
【０００３】ところで、半導体装置の入力バッファが故
障すると、現象としては、入力バッファに外部から変化
する入力信号が入力されいるにもかかわらず、バアイス
の関係でHighあるいはLow に拘束されてしまい、半導体
装置の処理回路部では入力バッファに入力されている入
力信号があたかも変化していないような処理結果を招く
場合がある。このような入力バッファの故障にあって
は、従来は図５に示すような方法で検出していた。
障すると、現象としては、入力バッファに外部から変化
する入力信号が入力されいるにもかかわらず、バアイス
の関係でHighあるいはLow に拘束されてしまい、半導体
装置の処理回路部では入力バッファに入力されている入
力信号があたかも変化していないような処理結果を招く
場合がある。このような入力バッファの故障にあって
は、従来は図５に示すような方法で検出していた。
【０００４】図５は、従来の半導体装置の入力バッファ
故障検出方法の概略を示す説明図である。図５におい
て、ＩＣは半導体装置を示している。半導体装置ＩＣ
は、入力ピンＰ1 あるいは出力ピンＰ2 などの多くの入
出力ピンを備えている。例えば、入力ピンＰ1 は、入力
バッファＢINを介して、半導体装置ＩＣの本来の処理回
路部Ｚと出力バッファＢOUT の入力とに接続している。
また、出力バッファＢOUTの出力は出力ピンＰ2 に接続
し、該出力ピンＰ2 は入力バッファＢINの故障の有無を
検出するためのモニター部（図示せず）に接続してい
る。なお、モニター部は、半導体装置ＩＣの入力バッフ
ァＢINに常に変化する入力信号Ｓが入力されると言う条
件の下で、出力ピンＰ2 からの出力信号の変化の有無を
検出していて、所定時間以上変化が無いと、入力バッフ
ァＢINが故障したものと判定し報知するものである。
故障検出方法の概略を示す説明図である。図５におい
て、ＩＣは半導体装置を示している。半導体装置ＩＣ
は、入力ピンＰ1 あるいは出力ピンＰ2 などの多くの入
出力ピンを備えている。例えば、入力ピンＰ1 は、入力
バッファＢINを介して、半導体装置ＩＣの本来の処理回
路部Ｚと出力バッファＢOUT の入力とに接続している。
また、出力バッファＢOUTの出力は出力ピンＰ2 に接続
し、該出力ピンＰ2 は入力バッファＢINの故障の有無を
検出するためのモニター部（図示せず）に接続してい
る。なお、モニター部は、半導体装置ＩＣの入力バッフ
ァＢINに常に変化する入力信号Ｓが入力されると言う条
件の下で、出力ピンＰ2 からの出力信号の変化の有無を
検出していて、所定時間以上変化が無いと、入力バッフ
ァＢINが故障したものと判定し報知するものである。
【０００５】すなわち、入力バッファＢINに常に変化す
る入力信号Ｓが入力されると言う条件の下では、変化が
無くなると入力バッファＢINの故障したことを直ちに認
知できるので、直ちに良品と交換するなどの何らかの処
置をとって早期に復旧させることができ、故障のまま放
置される時間を短くできる。
る入力信号Ｓが入力されると言う条件の下では、変化が
無くなると入力バッファＢINの故障したことを直ちに認
知できるので、直ちに良品と交換するなどの何らかの処
置をとって早期に復旧させることができ、故障のまま放
置される時間を短くできる。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
装置ＩＣの用途にも各種あり、上述のように常に変化す
る入力信号Ｓを取り扱うものもあるものの、通常は殆ど
入力信号Ｓは変化することが無く、極めて稀に変化する
ような入力信号Ｓを取り扱う半導体装置ＩＣも存在す
る。しかも、例えば、半導体装置ＩＣへの通常の入力信
号ＳがHighであり、極めて稀にLow に成るような入力信
号Ｓを取り扱っている場合に、半導体装置ＩＣの入力バ
ッファＢINの故障モードが、入力信号ＳをHighに拘束す
るするような故障モードであると、入力バッファＢINの
故障に気付かずに長期間放置してしまう結果に成り、い
ざと言う時に動作しないことになる。このように、極め
て稀にしか変化しないような入力信号Ｓを取り扱う半導
体装置ＩＣにあっては、従来のような常に変化する入力
信号Ｓが入力されると言う条件の下での故障検出では、
早期に故障を認知できない場合があると言う問題点があ
った。。
装置ＩＣの用途にも各種あり、上述のように常に変化す
る入力信号Ｓを取り扱うものもあるものの、通常は殆ど
入力信号Ｓは変化することが無く、極めて稀に変化する
ような入力信号Ｓを取り扱う半導体装置ＩＣも存在す
る。しかも、例えば、半導体装置ＩＣへの通常の入力信
号ＳがHighであり、極めて稀にLow に成るような入力信
号Ｓを取り扱っている場合に、半導体装置ＩＣの入力バ
ッファＢINの故障モードが、入力信号ＳをHighに拘束す
るするような故障モードであると、入力バッファＢINの
故障に気付かずに長期間放置してしまう結果に成り、い
ざと言う時に動作しないことになる。このように、極め
て稀にしか変化しないような入力信号Ｓを取り扱う半導
体装置ＩＣにあっては、従来のような常に変化する入力
信号Ｓが入力されると言う条件の下での故障検出では、
早期に故障を認知できない場合があると言う問題点があ
った。。
【０００７】本発明は、上記の問題点を解決するために
成されたもので、その目的とするところは、極めて稀に
しか変化しないような入力信号を取り扱う半導体装置の
連続運用途中における入力バッファの故障であっても、
早期の故障検出を可能にする、入力バッファ故障検出方
法および半導体装置を提供することにある。
成されたもので、その目的とするところは、極めて稀に
しか変化しないような入力信号を取り扱う半導体装置の
連続運用途中における入力バッファの故障であっても、
早期の故障検出を可能にする、入力バッファ故障検出方
法および半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は上記の問題点を
解決するために、請求項１記載の発明にあっては、本来
の入力信号にダミー信号を混入した混合信号を半導体装
置の入力バッファに入力することにより、前記入力バッ
ファの故障を検出する入力バッファ故障検出方法であっ
て、前記入力バッファを通過した混合信号をダミー信号
分離手段により元の入力信号とダミー信号とに分離し、
分離した入力信号は半導体装置の本来の処理回路部へ入
力し、分離したダミー信号はダミー信号の有無を監視す
るモニター部へ入力し、該モニター部がダミー信号を検
出できなくなると前記入力バッファの故障であるとする
ことを特徴とする方法である。
解決するために、請求項１記載の発明にあっては、本来
の入力信号にダミー信号を混入した混合信号を半導体装
置の入力バッファに入力することにより、前記入力バッ
ファの故障を検出する入力バッファ故障検出方法であっ
て、前記入力バッファを通過した混合信号をダミー信号
分離手段により元の入力信号とダミー信号とに分離し、
分離した入力信号は半導体装置の本来の処理回路部へ入
力し、分離したダミー信号はダミー信号の有無を監視す
るモニター部へ入力し、該モニター部がダミー信号を検
出できなくなると前記入力バッファの故障であるとする
ことを特徴とする方法である。
【０００９】また、請求項２記載の発明にあっては、入
力バッファの後段に、本来の入力信号にダミー信号を混
入した混合信号を元の入力信号とダミー信号とに分離す
るダミー信号分離手段を設けたことを特徴とするもので
ある。
力バッファの後段に、本来の入力信号にダミー信号を混
入した混合信号を元の入力信号とダミー信号とに分離す
るダミー信号分離手段を設けたことを特徴とするもので
ある。
【００１０】
【作用】以上のように構成したことにより、請求項１記
載の発明にあっては、入力バッファが正常であれば、本
来の入力信号にダミー信号を混入した混合信号は該入力
バッファを通過してダミー信号分離手段に達する。する
と、ダミー信号分離手段は、該混合信号を本来の入力信
号とダミー信号とに分離して、分離した本来の入力信号
を半導体装置の本来の処理回路部へ入力し、分離したダ
ミー信号をダミー信号が検出できなくなると前記入力バ
ッファの故障であるとするモニター部へ入力する。従っ
て、入力バッファが正常であれば、ダミー信号はモニタ
ー部へ達すると共に、本来の入力信号は半導体装置の本
来の処理回路部へ達する。しかし、入力バッファが故障
すると、前記混合信号は該入力バッファを通過できない
ので、入力バッファの故障モードが本来の入力信号と同
じHighあるいはLow に拘束した状態に成ったにしても、
少なくともダミー信号はダミー信号分離手段から出力さ
れないので、入力バッファが故障したことを検出できる
のである。
載の発明にあっては、入力バッファが正常であれば、本
来の入力信号にダミー信号を混入した混合信号は該入力
バッファを通過してダミー信号分離手段に達する。する
と、ダミー信号分離手段は、該混合信号を本来の入力信
号とダミー信号とに分離して、分離した本来の入力信号
を半導体装置の本来の処理回路部へ入力し、分離したダ
ミー信号をダミー信号が検出できなくなると前記入力バ
ッファの故障であるとするモニター部へ入力する。従っ
て、入力バッファが正常であれば、ダミー信号はモニタ
ー部へ達すると共に、本来の入力信号は半導体装置の本
来の処理回路部へ達する。しかし、入力バッファが故障
すると、前記混合信号は該入力バッファを通過できない
ので、入力バッファの故障モードが本来の入力信号と同
じHighあるいはLow に拘束した状態に成ったにしても、
少なくともダミー信号はダミー信号分離手段から出力さ
れないので、入力バッファが故障したことを検出できる
のである。
【００１１】請求項２記載の発明にあっては、入力バッ
ファの後段にダミー信号分離手段が設けられているの
で、該ダミー信号分離手段からダミー信号が出力されて
いる限りは入力バッファは正常であると断定できるので
ある。
ファの後段にダミー信号分離手段が設けられているの
で、該ダミー信号分離手段からダミー信号が出力されて
いる限りは入力バッファは正常であると断定できるので
ある。
【００１２】
【実施例】以下、本発明に係る入力バッファ故障検出方
法および半導体装置の一実施例を図１〜図４に基づいて
詳細に説明する。
法および半導体装置の一実施例を図１〜図４に基づいて
詳細に説明する。
【００１３】図１は入力バッファ故障検出方法を説明す
る構成図、図２はダミー信号分離手段を示す回路図、図
３は本来の入力信号がLow からHighに変化した場合の混
合信号がダミー信号分離手段により分離される様子を説
明するタイミングチャート、図４は本来の入力信号がHi
ghからLow に変化した場合の混合信号がダミー信号分離
手段により分離される様子を説明するタイミングチャー
トである。
る構成図、図２はダミー信号分離手段を示す回路図、図
３は本来の入力信号がLow からHighに変化した場合の混
合信号がダミー信号分離手段により分離される様子を説
明するタイミングチャート、図４は本来の入力信号がHi
ghからLow に変化した場合の混合信号がダミー信号分離
手段により分離される様子を説明するタイミングチャー
トである。
【００１４】図１において、ＩＣは半導体回路を含んで
構成される半導体装置である。半導体装置ＩＣは、パッ
ケージ（図示せず）から引き出された多数の入出力ピン
を備え、その中の一つの入力ピンとして入力ピンＰ1 を
具備すると共に一つの出力ピンとして出力ピンＰ2 を具
備している。半導体装置ＩＣは、内部に、入力バッファ
ＢINと、出力バッファＢOUT と、ダミー信号分離手段Ｆ
と、本来の処理回路Ｚとを備えている。また、Ｍは半導
体装置ＩＣの外部に設けられている混合器である。な
お、本実施例にあっては、混合器Ｍは半導体装置ＩＣの
外部に別途設けられたものとしているが、後述の説明か
らも明らかとなるように、半導体装置ＩＣの内部に内包
されていても構わない。但し、入力バッファＢINよりも
前段に位置する必要がある。
構成される半導体装置である。半導体装置ＩＣは、パッ
ケージ（図示せず）から引き出された多数の入出力ピン
を備え、その中の一つの入力ピンとして入力ピンＰ1 を
具備すると共に一つの出力ピンとして出力ピンＰ2 を具
備している。半導体装置ＩＣは、内部に、入力バッファ
ＢINと、出力バッファＢOUT と、ダミー信号分離手段Ｆ
と、本来の処理回路Ｚとを備えている。また、Ｍは半導
体装置ＩＣの外部に設けられている混合器である。な
お、本実施例にあっては、混合器Ｍは半導体装置ＩＣの
外部に別途設けられたものとしているが、後述の説明か
らも明らかとなるように、半導体装置ＩＣの内部に内包
されていても構わない。但し、入力バッファＢINよりも
前段に位置する必要がある。
【００１５】混合器Ｍは、本来の入力信号Ｓにダミー信
号ＳD を混入した混合信号ＳMIX を出力するものであ
り、入力信号Ｓの入力される入力部Ｍ1 とダミー信号Ｓ
D の入力される入力部Ｍ2 と混合信号ＳMIX を出力する
混合信号出力部Ｍ3 とを備えている。ダミー信号分離手
段Ｆは、混合信号ＳMIX を元の本来の入力信号Ｓとダミ
ー信号ＳD とに分離するものであり、混合信号ＳMIX の
入力する混合信号入力部Ｆ1 と、分離した入力信号Ｓを
出力する分離入力信号出力部Ｆ2 と、分離したダミー信
号ＳD を出力する分離ダミー信号出力部Ｆ3 とを備えて
いる。処理回路Ｚは、半導体装置ＩＣの本来の機能であ
るところの例えば電気的変換処理や演算処理などを実行
する部分である。
号ＳD を混入した混合信号ＳMIX を出力するものであ
り、入力信号Ｓの入力される入力部Ｍ1 とダミー信号Ｓ
D の入力される入力部Ｍ2 と混合信号ＳMIX を出力する
混合信号出力部Ｍ3 とを備えている。ダミー信号分離手
段Ｆは、混合信号ＳMIX を元の本来の入力信号Ｓとダミ
ー信号ＳD とに分離するものであり、混合信号ＳMIX の
入力する混合信号入力部Ｆ1 と、分離した入力信号Ｓを
出力する分離入力信号出力部Ｆ2 と、分離したダミー信
号ＳD を出力する分離ダミー信号出力部Ｆ3 とを備えて
いる。処理回路Ｚは、半導体装置ＩＣの本来の機能であ
るところの例えば電気的変換処理や演算処理などを実行
する部分である。
【００１６】混合器Ｍの混合信号出力部Ｍ3 は、入力ピ
ンＰ1 に接続している。入力ピンＰ 1 は入力バッファＢ
INの入力部に接続し、入力バッファＢINの出力部はダミ
ー信号分離手段Ｆの入力部Ｆ1 に接続している。ダミー
信号分離手段Ｆの分離入力信号出力部Ｆ2 は半導体装置
ＩＣの本来の処理回路Ｚに接続され、ダミー信号分離手
段Ｆの分離ダミー信号出力部Ｆ3 は出力バッファＢOUT
と出力ピンＰ2 とを介してモニター部（図示せず）に接
続される。なお、モニター部は、変化するダミー信号が
所定時間以上検出できないと、入力バッファＢINが故障
したものと判定するものである。
ンＰ1 に接続している。入力ピンＰ 1 は入力バッファＢ
INの入力部に接続し、入力バッファＢINの出力部はダミ
ー信号分離手段Ｆの入力部Ｆ1 に接続している。ダミー
信号分離手段Ｆの分離入力信号出力部Ｆ2 は半導体装置
ＩＣの本来の処理回路Ｚに接続され、ダミー信号分離手
段Ｆの分離ダミー信号出力部Ｆ3 は出力バッファＢOUT
と出力ピンＰ2 とを介してモニター部（図示せず）に接
続される。なお、モニター部は、変化するダミー信号が
所定時間以上検出できないと、入力バッファＢINが故障
したものと判定するものである。
【００１７】従って、入力バッファＢINが正常であれ
ば、混合信号ＳMIX はダミー信号分離手段Ｆに達する。
混合信号ＳMIX がダミー信号分離手段Ｆに達すれば、ダ
ミー信号ＳD はモニター部へ達すると共に、ダミー信号
ＳD を含まない本来の入力信号Ｓは半導体装置ＩＣの本
来の処理回路部Ｚに達する。すると、モニター部は入力
バッファＢINが正常であると判断するし、処理回路部Ｚ
はダミー信号ＳD の悪影響を受けない本来の入力信号Ｓ
に基づいた処理を実行することができる。
ば、混合信号ＳMIX はダミー信号分離手段Ｆに達する。
混合信号ＳMIX がダミー信号分離手段Ｆに達すれば、ダ
ミー信号ＳD はモニター部へ達すると共に、ダミー信号
ＳD を含まない本来の入力信号Ｓは半導体装置ＩＣの本
来の処理回路部Ｚに達する。すると、モニター部は入力
バッファＢINが正常であると判断するし、処理回路部Ｚ
はダミー信号ＳD の悪影響を受けない本来の入力信号Ｓ
に基づいた処理を実行することができる。
【００１８】一方、入力バッファＢINが故障すると、混
合信号ＳMIX は入力バッファＢINを通過できないので、
入力バッファＢINの故障モードが本来の入力信号Ｓと同
じHighあるいはLow に拘束した状態に成ったにしても、
少なくともダミー信号ＳD はダミー信号分離手段Ｆから
出力されないので、モニター部は入力バッファＢINが故
障したことを検出できるのである。
合信号ＳMIX は入力バッファＢINを通過できないので、
入力バッファＢINの故障モードが本来の入力信号Ｓと同
じHighあるいはLow に拘束した状態に成ったにしても、
少なくともダミー信号ＳD はダミー信号分離手段Ｆから
出力されないので、モニター部は入力バッファＢINが故
障したことを検出できるのである。
【００１９】次に、図２を用いてダミー信号分離手段Ｆ
の一実施例を説明する。図２に示すダミー信号分離手段
Ｆは、クロック信号ＳCLK の周期ＴCLK の１倍以上３倍
未満幅のインパルス性信号を分離できる回路であり、こ
のことは以下の説明により明らかにされる。
の一実施例を説明する。図２に示すダミー信号分離手段
Ｆは、クロック信号ＳCLK の周期ＴCLK の１倍以上３倍
未満幅のインパルス性信号を分離できる回路であり、こ
のことは以下の説明により明らかにされる。
【００２０】図２に示すダミー信号分離手段Ｆにあって
は、Ｄ型フリップフロップＦＤ１，ＦＤ２，ＦＤ３，Ｆ
Ｄ４，ＦＤ５と、論理積回路ＡＮＤ１，ＡＮＤ２と、論
理和回路ＯＲ１，ＯＲ２と、排他的論理和回路ＥＸＯＲ
とを含んで構成されている。なお、図２において、Ｆ1
はダミー信号分離手段Ｆの入力部、Ｆ2 は分離入力信号
出力部、Ｆ3 は分離ダミー信号出力部、ＣＬＫはクロッ
ク信号発生部である。また、ＤフリップフロップＦＤ
１，ＦＤ２，ＦＤ３，ＦＤ４，ＦＤ５のそれぞれにおい
て、Ｔはクロック入力部、Ｄは信号入力部、Ｑは信号出
力部である。
は、Ｄ型フリップフロップＦＤ１，ＦＤ２，ＦＤ３，Ｆ
Ｄ４，ＦＤ５と、論理積回路ＡＮＤ１，ＡＮＤ２と、論
理和回路ＯＲ１，ＯＲ２と、排他的論理和回路ＥＸＯＲ
とを含んで構成されている。なお、図２において、Ｆ1
はダミー信号分離手段Ｆの入力部、Ｆ2 は分離入力信号
出力部、Ｆ3 は分離ダミー信号出力部、ＣＬＫはクロッ
ク信号発生部である。また、ＤフリップフロップＦＤ
１，ＦＤ２，ＦＤ３，ＦＤ４，ＦＤ５のそれぞれにおい
て、Ｔはクロック入力部、Ｄは信号入力部、Ｑは信号出
力部である。
【００２１】ダミー信号分離手段Ｆを構成する上述のそ
れぞれの要素は、次のように接続する。すなわち、ダミ
ー信号分離手段Ｆの入力部Ｆ1 はＤフリップフロップＦ
Ｄ１の信号入力部Ｄそのものであり、Ｄフリップフロッ
プＦＤ１の信号出力部Ｑは、ＤフリップフロップＦＤ２
の信号入力部Ｄと、論理和回路ＯＲ１の第１入力部と、
論理積回路ＡＮＤ１の第１入力部とに接続する。Ｄフリ
ップフロップＦＤ２の信号出力部Ｑは、Ｄフリップフロ
ップＦＤ３の信号入力部Ｄと、論理和回路ＯＲ１の第２
入力部と、論理積回路ＡＮＤ１の第２入力部とに接続す
る。ＤフリップフロップＦＤ３の信号出力部Ｑは、論理
和回路ＯＲ１の第３入力部と、論理積回路ＡＮＤ１の第
３入力部と、ＤフリップフロップＦＤ５の信号入力部Ｄ
とに接続する。ＤフリップフロップＦＤ５の信号出力部
Ｑは、排他的論理和回路ＥＸＯＲの第２入力部に接続す
る。
れぞれの要素は、次のように接続する。すなわち、ダミ
ー信号分離手段Ｆの入力部Ｆ1 はＤフリップフロップＦ
Ｄ１の信号入力部Ｄそのものであり、Ｄフリップフロッ
プＦＤ１の信号出力部Ｑは、ＤフリップフロップＦＤ２
の信号入力部Ｄと、論理和回路ＯＲ１の第１入力部と、
論理積回路ＡＮＤ１の第１入力部とに接続する。Ｄフリ
ップフロップＦＤ２の信号出力部Ｑは、Ｄフリップフロ
ップＦＤ３の信号入力部Ｄと、論理和回路ＯＲ１の第２
入力部と、論理積回路ＡＮＤ１の第２入力部とに接続す
る。ＤフリップフロップＦＤ３の信号出力部Ｑは、論理
和回路ＯＲ１の第３入力部と、論理積回路ＡＮＤ１の第
３入力部と、ＤフリップフロップＦＤ５の信号入力部Ｄ
とに接続する。ＤフリップフロップＦＤ５の信号出力部
Ｑは、排他的論理和回路ＥＸＯＲの第２入力部に接続す
る。
【００２２】論理積回路ＡＮＤ１の出力部は、論理和回
路ＯＲ２の第１入力部に接続する。論理和回路ＯＲ２の
出力部は、論理積回路ＡＮＤ２の第１入力部に接続す
る。論理和回路ＯＲ１の出力部は、論理積回路ＡＮＤ２
の第２入力部とに接続する。論理積回路ＡＮＤ２の出力
部は、ＤフリップフロップＦＤ４の信号入力部Ｄに接続
する。ＤフリップフロップＦＤ４の出力部Ｑはダミー信
号分離手段Ｆの分離入力信号出力部Ｆ2 そのものであ
り、論理和回路ＯＲ２の第２入力部と、排他的論理和回
路ＥＸＯＲの第１入力部とに接続する。排他的論理和回
路ＥＸＯＲの出力部は、ダミー信号分離手段Ｆの分離ダ
ミー信号出力部Ｆ3 そのものである。なお、クロック信
号発生部ＣＬＫの出力は、ＤフリップフロップＦＤ１，
ＦＤ２，ＦＤ３，ＦＤ４，ＦＤ５のそれぞれのクロック
入力部Ｔに接続している。
路ＯＲ２の第１入力部に接続する。論理和回路ＯＲ２の
出力部は、論理積回路ＡＮＤ２の第１入力部に接続す
る。論理和回路ＯＲ１の出力部は、論理積回路ＡＮＤ２
の第２入力部とに接続する。論理積回路ＡＮＤ２の出力
部は、ＤフリップフロップＦＤ４の信号入力部Ｄに接続
する。ＤフリップフロップＦＤ４の出力部Ｑはダミー信
号分離手段Ｆの分離入力信号出力部Ｆ2 そのものであ
り、論理和回路ＯＲ２の第２入力部と、排他的論理和回
路ＥＸＯＲの第１入力部とに接続する。排他的論理和回
路ＥＸＯＲの出力部は、ダミー信号分離手段Ｆの分離ダ
ミー信号出力部Ｆ3 そのものである。なお、クロック信
号発生部ＣＬＫの出力は、ＤフリップフロップＦＤ１，
ＦＤ２，ＦＤ３，ＦＤ４，ＦＤ５のそれぞれのクロック
入力部Ｔに接続している。
【００２３】次に、上述のように接続するダミー信号分
離手段Ｆの動作を、図３および図４を用いて説明する。
まず、図３を用いて、混合器Ｍの入力部Ｍ1 に入力する
本来の入力信号Ｓは長期間Low を維持していて時刻ｔ6
にLow からHighへ変化する信号であると共に、混合器Ｍ
の入力部Ｍ2 に入力するダミー信号ＳD はクロック信号
発生部ＣＬＫの出力するクロック信号ＳCLK の周期Ｔ
CLK と略等しい幅のインパルス性信号である場合を以て
説明する。
離手段Ｆの動作を、図３および図４を用いて説明する。
まず、図３を用いて、混合器Ｍの入力部Ｍ1 に入力する
本来の入力信号Ｓは長期間Low を維持していて時刻ｔ6
にLow からHighへ変化する信号であると共に、混合器Ｍ
の入力部Ｍ2 に入力するダミー信号ＳD はクロック信号
発生部ＣＬＫの出力するクロック信号ＳCLK の周期Ｔ
CLK と略等しい幅のインパルス性信号である場合を以て
説明する。
【００２４】図３において、（ａ）はクロック信号Ｓ
CLK 、（ｂ）は本来の入力信号Ｓ、（ｃ）はダミー信号
ＳD 、（ｄ）は混合信号ＳMIX 、（ｅ）はＤフリップフ
ロップＦＤ１の出力部Ｑの出力信号、（ｆ）はＤフリッ
プフロップＦＤ２の出力部Ｑの出力信号、（ｇ）はＤフ
リップフロップＦＤ３の出力部Ｑの出力信号、（ｈ）は
論理積回路ＡＮＤ１の出力信号、（ｉ）は論理和回路Ｏ
Ｒ１の出力信号、（ｊ）は論理和回路ＯＲ２の出力信
号、（ｋ）は論理積回路ＡＮＤ２の出力信号、（ｌ）は
ＤフリップフロップＦＤ４の出力部Ｑの出力信号、
（ｍ）はＤフリップフロップＦＤ５の出力部Ｑの出力信
号、（ｎ）は排他的論理和回路ＥＸＯＲの出力信号、
（ｏ）は時間軸、をそれぞれ示している。
CLK 、（ｂ）は本来の入力信号Ｓ、（ｃ）はダミー信号
ＳD 、（ｄ）は混合信号ＳMIX 、（ｅ）はＤフリップフ
ロップＦＤ１の出力部Ｑの出力信号、（ｆ）はＤフリッ
プフロップＦＤ２の出力部Ｑの出力信号、（ｇ）はＤフ
リップフロップＦＤ３の出力部Ｑの出力信号、（ｈ）は
論理積回路ＡＮＤ１の出力信号、（ｉ）は論理和回路Ｏ
Ｒ１の出力信号、（ｊ）は論理和回路ＯＲ２の出力信
号、（ｋ）は論理積回路ＡＮＤ２の出力信号、（ｌ）は
ＤフリップフロップＦＤ４の出力部Ｑの出力信号、
（ｍ）はＤフリップフロップＦＤ５の出力部Ｑの出力信
号、（ｎ）は排他的論理和回路ＥＸＯＲの出力信号、
（ｏ）は時間軸、をそれぞれ示している。
【００２５】混合信号ＳMIX は入力信号Ｓとダミー信号
ＳD との排他的論理和の関係とされており、該混合信号
ＳMIX が図３（ｄ）に示すように変化する信号として、
ダミー信号分離手段Ｆの入力部Ｆ1 すなわちＤフリップ
フロップＦＤ１の信号入力部Ｄに入力する。クロック信
号ＳCLK の立ち上がり時刻ｔ1 にあっては、混合信号Ｓ
MIX はHighであるのでＤフリップフロップＦＤ１の出力
信号はHighに変化し、ＤフリップフロップＦＤ１の出力
信号はLow であるのでＤフリップフロップＦＤ２の出力
信号はLow を維持し、ＤフリップフロップＦＤ２の出力
信号はLow であるのでＤフリップフロップＦＤ３の出力
信号はLow を維持し、ＤフリップフロップＦＤ１，ＦＤ
２，ＦＤ３のそれぞれの出力信号の論理積信号を出力す
る論理積回路ＡＮＤ１の出力信号はLow を維持し、Ｄフ
リップフロップＦＤ１，ＦＤ２，ＦＤ３のそれぞれの出
力信号の論理和信号を出力する論理和回路ＯＲ１の出力
信号はHighに変化し、論理積回路ＡＮＤ１の出力信号と
ＤフリップフロップＦＤ４の出力信号との論理和信号を
出力する論理和回路ＯＲ２の出力信号はLow を維持し、
論理和回路ＯＲ２の出力信号と論理和回路ＯＲ１の出力
信号との論理積信号を出力する論理積回路ＡＮＤ２の出
力信号はLow を維持し、論理積回路ＡＮＤ２の出力信号
はLow であるのでＤフリップフロップＦＤ４の出力信号
はLow を維持し、ＤフリップフロップＦＤ３の出力信号
はLow であるのでＤフリップフロップＦＤ５の出力信号
はLow を維持し、ＤフリップフロップＦＤ４の出力信号
とＤフリップフロップＦＤ５の出力信号との排他的論理
和信号を出力する排他的論理和回路ＥＸＯＲの出力信号
はLow を維持する。
ＳD との排他的論理和の関係とされており、該混合信号
ＳMIX が図３（ｄ）に示すように変化する信号として、
ダミー信号分離手段Ｆの入力部Ｆ1 すなわちＤフリップ
フロップＦＤ１の信号入力部Ｄに入力する。クロック信
号ＳCLK の立ち上がり時刻ｔ1 にあっては、混合信号Ｓ
MIX はHighであるのでＤフリップフロップＦＤ１の出力
信号はHighに変化し、ＤフリップフロップＦＤ１の出力
信号はLow であるのでＤフリップフロップＦＤ２の出力
信号はLow を維持し、ＤフリップフロップＦＤ２の出力
信号はLow であるのでＤフリップフロップＦＤ３の出力
信号はLow を維持し、ＤフリップフロップＦＤ１，ＦＤ
２，ＦＤ３のそれぞれの出力信号の論理積信号を出力す
る論理積回路ＡＮＤ１の出力信号はLow を維持し、Ｄフ
リップフロップＦＤ１，ＦＤ２，ＦＤ３のそれぞれの出
力信号の論理和信号を出力する論理和回路ＯＲ１の出力
信号はHighに変化し、論理積回路ＡＮＤ１の出力信号と
ＤフリップフロップＦＤ４の出力信号との論理和信号を
出力する論理和回路ＯＲ２の出力信号はLow を維持し、
論理和回路ＯＲ２の出力信号と論理和回路ＯＲ１の出力
信号との論理積信号を出力する論理積回路ＡＮＤ２の出
力信号はLow を維持し、論理積回路ＡＮＤ２の出力信号
はLow であるのでＤフリップフロップＦＤ４の出力信号
はLow を維持し、ＤフリップフロップＦＤ３の出力信号
はLow であるのでＤフリップフロップＦＤ５の出力信号
はLow を維持し、ＤフリップフロップＦＤ４の出力信号
とＤフリップフロップＦＤ５の出力信号との排他的論理
和信号を出力する排他的論理和回路ＥＸＯＲの出力信号
はLow を維持する。
【００２６】上述と同様にして、クロック信号ＳCLK の
立ち上がり時刻ｔ2,ｔ3,…に付いて各出力信号の変化を
順次追うと、ダミー信号分離手段Ｆの分離入力信号出力
部Ｆ 2 の出力信号（すなわちＤフリップフロップＦＤ４
の出力信号）は図３（ｌ）に示すようなタイミングチャ
ートとなり、ダミー信号分離手段Ｆの分離ダミー信号出
力部Ｆ3 の出力信号（すなわち排他的論理和回路ＥＸＯ
Ｒの出力信号）は図３（ｎ）に示すようなタイミングチ
ャートとなる。
立ち上がり時刻ｔ2,ｔ3,…に付いて各出力信号の変化を
順次追うと、ダミー信号分離手段Ｆの分離入力信号出力
部Ｆ 2 の出力信号（すなわちＤフリップフロップＦＤ４
の出力信号）は図３（ｌ）に示すようなタイミングチャ
ートとなり、ダミー信号分離手段Ｆの分離ダミー信号出
力部Ｆ3 の出力信号（すなわち排他的論理和回路ＥＸＯ
Ｒの出力信号）は図３（ｎ）に示すようなタイミングチ
ャートとなる。
【００２７】すなわち、図３に示すように、時刻ｔ1 に
跨がって本来の入力信号Ｓに混合されたダミー信号ＳD
は、クロック信号ＳCLK の周期ＴCLK の略３倍の時間遅
れた時刻ｔ4 〜ｔ5 にかけてではあるものの排他的論理
和回路ＥＸＯＲの出力信号として出力され、時刻ｔ11に
跨がって本来の入力信号Ｓに混合されたダミー信号ＳD
は、クロック信号ＳCLK の周期ＴCLK の略３倍の時間遅
れた時刻ｔ14〜ｔ15にかけてではあるものの排他的論理
和回路ＥＸＯＲの出力信号として出力される。また、図
３に示すように、時刻ｔ6 にLow からHighになった本来
の入力信号Ｓの変化は、クロック信号ＳCLK の周期Ｔ
CLK の略３倍の時間遅れた時刻ｔ10にＤフリップフロッ
プＦＤ４の出力信号として出力される。
跨がって本来の入力信号Ｓに混合されたダミー信号ＳD
は、クロック信号ＳCLK の周期ＴCLK の略３倍の時間遅
れた時刻ｔ4 〜ｔ5 にかけてではあるものの排他的論理
和回路ＥＸＯＲの出力信号として出力され、時刻ｔ11に
跨がって本来の入力信号Ｓに混合されたダミー信号ＳD
は、クロック信号ＳCLK の周期ＴCLK の略３倍の時間遅
れた時刻ｔ14〜ｔ15にかけてではあるものの排他的論理
和回路ＥＸＯＲの出力信号として出力される。また、図
３に示すように、時刻ｔ6 にLow からHighになった本来
の入力信号Ｓの変化は、クロック信号ＳCLK の周期Ｔ
CLK の略３倍の時間遅れた時刻ｔ10にＤフリップフロッ
プＦＤ４の出力信号として出力される。
【００２８】次に、図４を用いて、混合器Ｍの入力部Ｍ
1 に入力する本来の入力信号Ｓは長期間Highを維持して
いて時刻ｔ6 にHighからLow へ変化する信号であると共
に、混合器Ｍの入力部Ｍ2 に入力するダミー信号ＳD は
クロック信号発生部ＣＬＫの出力するクロック信号Ｓ
CLK の周期ＴCLK と略等しい幅のインパルス性信号であ
る場合を以て説明する。
1 に入力する本来の入力信号Ｓは長期間Highを維持して
いて時刻ｔ6 にHighからLow へ変化する信号であると共
に、混合器Ｍの入力部Ｍ2 に入力するダミー信号ＳD は
クロック信号発生部ＣＬＫの出力するクロック信号Ｓ
CLK の周期ＴCLK と略等しい幅のインパルス性信号であ
る場合を以て説明する。
【００２９】図４において、（ａ），…（ｎ）はそれぞ
れ前述の図３と同様の信号を表し、（ｏ）は時間軸を表
している。混合信号ＳMIX は入力信号Ｓとダミー信号Ｓ
D との排他的論理和の関係とされており、該混合信号Ｓ
MIX が図４（ｄ）に示すように変化する信号として、ダ
ミー信号分離手段Ｆの入力部Ｆ1 すなわちＤフリップフ
ロップＦＤ１の信号入力部Ｄに入力する。クロック信号
ＳCLK の立ち上がり時刻ｔ1 にあっては、混合信号Ｓ
MIX はLow であるのでＤフリップフロップＦＤ１の出力
信号はLow に変化し、ＤフリップフロップＦＤ１の出力
信号はHighであるのでＤフリップフロップＦＤ２の出力
信号はHighを維持し、ＤフリップフロップＦＤ２の出力
信号はHighであるのでＤフリップフロップＦＤ３の出力
信号はHighを維持し、ＤフリップフロップＦＤ１，ＦＤ
２，ＦＤ３のそれぞれの出力信号の論理積信号を出力す
る論理積回路ＡＮＤ１の出力信号はLow に変化し、Ｄフ
リップフロップＦＤ１，ＦＤ２，ＦＤ３のそれぞれの出
力信号の論理和信号を出力する論理和回路ＯＲ１の出力
信号はHighを維持し、論理積回路ＡＮＤ１の出力信号と
ＤフリップフロップＦＤ４の出力信号との論理和信号を
出力する論理和回路ＯＲ２の出力信号はHighを維持し、
論理和回路ＯＲ２の出力信号と論理和回路ＯＲ１の出力
信号との論理積信号を出力する論理積回路ＡＮＤ２の出
力信号はHighを維持し、論理積回路ＡＮＤ２の出力信号
はHighであるのでＤフリップフロップＦＤ４の出力信号
はHighを維持し、ＤフリップフロップＦＤ３の出力信号
はHighであるのでＤフリップフロップＦＤ５の出力信号
はHighを維持し、ＤフリップフロップＦＤ４の出力信号
とＤフリップフロップＦＤ５の出力信号との排他的論理
和信号を出力する排他的論理和回路ＥＸＯＲの出力信号
はLow を維持する。
れ前述の図３と同様の信号を表し、（ｏ）は時間軸を表
している。混合信号ＳMIX は入力信号Ｓとダミー信号Ｓ
D との排他的論理和の関係とされており、該混合信号Ｓ
MIX が図４（ｄ）に示すように変化する信号として、ダ
ミー信号分離手段Ｆの入力部Ｆ1 すなわちＤフリップフ
ロップＦＤ１の信号入力部Ｄに入力する。クロック信号
ＳCLK の立ち上がり時刻ｔ1 にあっては、混合信号Ｓ
MIX はLow であるのでＤフリップフロップＦＤ１の出力
信号はLow に変化し、ＤフリップフロップＦＤ１の出力
信号はHighであるのでＤフリップフロップＦＤ２の出力
信号はHighを維持し、ＤフリップフロップＦＤ２の出力
信号はHighであるのでＤフリップフロップＦＤ３の出力
信号はHighを維持し、ＤフリップフロップＦＤ１，ＦＤ
２，ＦＤ３のそれぞれの出力信号の論理積信号を出力す
る論理積回路ＡＮＤ１の出力信号はLow に変化し、Ｄフ
リップフロップＦＤ１，ＦＤ２，ＦＤ３のそれぞれの出
力信号の論理和信号を出力する論理和回路ＯＲ１の出力
信号はHighを維持し、論理積回路ＡＮＤ１の出力信号と
ＤフリップフロップＦＤ４の出力信号との論理和信号を
出力する論理和回路ＯＲ２の出力信号はHighを維持し、
論理和回路ＯＲ２の出力信号と論理和回路ＯＲ１の出力
信号との論理積信号を出力する論理積回路ＡＮＤ２の出
力信号はHighを維持し、論理積回路ＡＮＤ２の出力信号
はHighであるのでＤフリップフロップＦＤ４の出力信号
はHighを維持し、ＤフリップフロップＦＤ３の出力信号
はHighであるのでＤフリップフロップＦＤ５の出力信号
はHighを維持し、ＤフリップフロップＦＤ４の出力信号
とＤフリップフロップＦＤ５の出力信号との排他的論理
和信号を出力する排他的論理和回路ＥＸＯＲの出力信号
はLow を維持する。
【００３０】上述と同様にして、クロック信号ＳCLK の
立ち上がり時刻ｔ2,ｔ3,…に付いて各出力信号の変化を
順次追うと、ダミー信号分離手段Ｆの分離入力信号出力
部Ｆ 2 の出力信号（すなわちＤフリップフロップＦＤ４
の出力信号）は図４（ｌ）に示すようなタイミングチャ
ートとなり、ダミー信号分離手段Ｆの分離ダミー信号出
力部Ｆ3 の出力信号（すなわち排他的論理和回路ＥＸＯ
Ｒの出力信号）は図４（ｎ）に示すようなタイミングチ
ャートとなる。
立ち上がり時刻ｔ2,ｔ3,…に付いて各出力信号の変化を
順次追うと、ダミー信号分離手段Ｆの分離入力信号出力
部Ｆ 2 の出力信号（すなわちＤフリップフロップＦＤ４
の出力信号）は図４（ｌ）に示すようなタイミングチャ
ートとなり、ダミー信号分離手段Ｆの分離ダミー信号出
力部Ｆ3 の出力信号（すなわち排他的論理和回路ＥＸＯ
Ｒの出力信号）は図４（ｎ）に示すようなタイミングチ
ャートとなる。
【００３１】すなわち、図４に示すように、時刻ｔ1 に
跨がって本来の入力信号Ｓに混合されたダミー信号ＳD
は、クロック信号ＳCLK の周期ＴCLK の略３倍の時間遅
れた時刻ｔ4 〜ｔ5 にかけてではあるものの排他的論理
和回路ＥＸＯＲの出力信号として出力され、時刻ｔ11に
跨がって本来の入力信号Ｓに混合されたダミー信号ＳD
は、クロック信号ＳCLK の周期ＴCLK の略３倍の時間遅
れた時刻ｔ14〜ｔ15にかけてではあるものの排他的論理
和回路ＥＸＯＲの出力信号として出力される。また、図
４に示すように、時刻ｔ6 にHighからLow になった本来
の入力信号Ｓの変化は、クロック信号ＳCLK の周期Ｔ
CLK の略３倍の時間遅れた時刻ｔ10にＤフリップフロッ
プＦＤ４の出力信号として出力される。
跨がって本来の入力信号Ｓに混合されたダミー信号ＳD
は、クロック信号ＳCLK の周期ＴCLK の略３倍の時間遅
れた時刻ｔ4 〜ｔ5 にかけてではあるものの排他的論理
和回路ＥＸＯＲの出力信号として出力され、時刻ｔ11に
跨がって本来の入力信号Ｓに混合されたダミー信号ＳD
は、クロック信号ＳCLK の周期ＴCLK の略３倍の時間遅
れた時刻ｔ14〜ｔ15にかけてではあるものの排他的論理
和回路ＥＸＯＲの出力信号として出力される。また、図
４に示すように、時刻ｔ6 にHighからLow になった本来
の入力信号Ｓの変化は、クロック信号ＳCLK の周期Ｔ
CLK の略３倍の時間遅れた時刻ｔ10にＤフリップフロッ
プＦＤ４の出力信号として出力される。
【００３２】以上、図３および図４を用いて説明したよ
うに、図２に示すダミー信号分離手段Ｆにあっては、混
合信号ＳMIX に含まれる本来の入力信号Ｓは、クロック
信号ＳCLK の周期ＴCLK の３倍以上４倍未満遅れて分離
入力信号出力部Ｆ2 の出力信号として出力され、クロッ
ク信号ＳCLK の周期ＴCLK の１倍以上４倍未満の幅のイ
ンパルス性のダミー信号ＳD は、クロック信号ＳCLK の
周期ＴCLK の３倍以上４倍未満遅れて分離ダミー信号出
力部Ｆ3 の出力信号として分離して出力される。但し、
図２に示すダミー信号分離手段Ｆがこのような特性を持
つのは、ダミー信号分離手段Ｆの入力部Ｆ1 から分離入
力信号出力部Ｆ2 までのＤフリップフロップの段数が４
段であるからであり、ＤフリップフロップＦＤ１，ＦＤ
２，ＦＤ３の段数を増減することで、分離できるダミー
信号ＳD の幅を増減できると共に遅れも増減できる。ま
た、ダミー信号分離手段Ｆは、半導体装置ＩＣの本来の
処理回路部Ｚにとっては入力信号に含まれるノイズ除去
の効果もあり、処理回路部Ｚの誤動作を少なくすること
にも貢献する。
うに、図２に示すダミー信号分離手段Ｆにあっては、混
合信号ＳMIX に含まれる本来の入力信号Ｓは、クロック
信号ＳCLK の周期ＴCLK の３倍以上４倍未満遅れて分離
入力信号出力部Ｆ2 の出力信号として出力され、クロッ
ク信号ＳCLK の周期ＴCLK の１倍以上４倍未満の幅のイ
ンパルス性のダミー信号ＳD は、クロック信号ＳCLK の
周期ＴCLK の３倍以上４倍未満遅れて分離ダミー信号出
力部Ｆ3 の出力信号として分離して出力される。但し、
図２に示すダミー信号分離手段Ｆがこのような特性を持
つのは、ダミー信号分離手段Ｆの入力部Ｆ1 から分離入
力信号出力部Ｆ2 までのＤフリップフロップの段数が４
段であるからであり、ＤフリップフロップＦＤ１，ＦＤ
２，ＦＤ３の段数を増減することで、分離できるダミー
信号ＳD の幅を増減できると共に遅れも増減できる。ま
た、ダミー信号分離手段Ｆは、半導体装置ＩＣの本来の
処理回路部Ｚにとっては入力信号に含まれるノイズ除去
の効果もあり、処理回路部Ｚの誤動作を少なくすること
にも貢献する。
【００３３】なお、本発明は上記実施例に限定されるも
のではなく、混合器Ｍ、クロック信号発生部ＣＬＫ、モ
ニター部などは、半導体装置ＩＣの内部に設けてあって
も良く、外部に設けてあっても良い。また、本来の入力
信号Ｓに混合するダミー信号ＳD としては、頻繁に変化
すると共にダミー信号分離手段Ｆにより分離できる信号
であって、且つ、モニター部で有無の検出のできる信号
であればどのような信号であっても良いことは言うまで
もない。
のではなく、混合器Ｍ、クロック信号発生部ＣＬＫ、モ
ニター部などは、半導体装置ＩＣの内部に設けてあって
も良く、外部に設けてあっても良い。また、本来の入力
信号Ｓに混合するダミー信号ＳD としては、頻繁に変化
すると共にダミー信号分離手段Ｆにより分離できる信号
であって、且つ、モニター部で有無の検出のできる信号
であればどのような信号であっても良いことは言うまで
もない。
【００３４】
【発明の効果】本発明の入力バッファ故障検出方法およ
び半導体装置は上述の用に構成した方法およびものであ
るから、請求項１記載の発明にあっては、半導体装置が
運用中すなわち動作中であって、しかも、入力信号が極
めて稀にしか変化しないような場合であっても、内部の
処理系には殆ど影響を与えることなく入力バッファの故
障の有無を常時監視していて、故障が発生すると直ちに
検出できる優れた入力バッファ故障検出方法を提供でき
ると共に、請求項２記載の発明にあっては、運用中すな
わち動作中であって、入力信号が極めて稀にしか変化し
ないような場合であっても、内部の処理系には殆ど影響
を与えることなく入力バッファの故障の有無を常時監視
していて、故障が発生すると直ちに検出報知するように
できる、優れた半導体装置を提供できるという効果を奏
する。
び半導体装置は上述の用に構成した方法およびものであ
るから、請求項１記載の発明にあっては、半導体装置が
運用中すなわち動作中であって、しかも、入力信号が極
めて稀にしか変化しないような場合であっても、内部の
処理系には殆ど影響を与えることなく入力バッファの故
障の有無を常時監視していて、故障が発生すると直ちに
検出できる優れた入力バッファ故障検出方法を提供でき
ると共に、請求項２記載の発明にあっては、運用中すな
わち動作中であって、入力信号が極めて稀にしか変化し
ないような場合であっても、内部の処理系には殆ど影響
を与えることなく入力バッファの故障の有無を常時監視
していて、故障が発生すると直ちに検出報知するように
できる、優れた半導体装置を提供できるという効果を奏
する。
【図１】本発明に係る入力バッファ故障検出方法および
半導体装置の一実施例を説明する構成図である。
半導体装置の一実施例を説明する構成図である。
【図２】上記実施例のダミー信号分離手段の一実施例を
示す回路図である。
示す回路図である。
【図３】上記実施例のダミー信号分離手段が混合信号を
分離する様子を説明するタイミングチャートである。
分離する様子を説明するタイミングチャートである。
【図４】上記実施例のダミー信号分離手段が混合信号を
分離する様子を説明するタイミングチャートである。
分離する様子を説明するタイミングチャートである。
【図５】従来の入力バッファ故障検出方法の概略を示す
説明図である。
説明図である。
【符号の説明】 ＢIN 入力バッファ Ｆ ダミー信号分離手段 ＩＣ 半導体装置 Ｓ 本来の入力信号 ＳD ダミー信号 ＳMIX 混合信号 Ｚ 半導体装置の本来の処理回路
Claims (2)
- 【請求項１】 本来の入力信号にダミー信号を混入した
混合信号を半導体装置の入力バッファに入力することに
より、前記入力バッファの故障を検出する入力バッファ
故障検出方法であって、前記入力バッファを通過した混
合信号をダミー信号分離手段により元の入力信号とダミ
ー信号とに分離し、分離した入力信号は半導体装置の本
来の処理回路部へ入力し、分離したダミー信号はダミー
信号の有無を監視するモニター部へ入力し、該モニター
部がダミー信号を検出できなくなると前記入力バッファ
の故障であるとすることを特徴とする入力バッファ故障
検出方法。 - 【請求項２】 入力バッファの後段に、本来の入力信号
にダミー信号を混入した混合信号を元の入力信号とダミ
ー信号とに分離するダミー信号分離手段を設けたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6112415A JP2988257B2 (ja) | 1994-05-26 | 1994-05-26 | 入力バッファ故障検出方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6112415A JP2988257B2 (ja) | 1994-05-26 | 1994-05-26 | 入力バッファ故障検出方法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07318616A JPH07318616A (ja) | 1995-12-08 |
| JP2988257B2 true JP2988257B2 (ja) | 1999-12-13 |
Family
ID=14586079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6112415A Expired - Fee Related JP2988257B2 (ja) | 1994-05-26 | 1994-05-26 | 入力バッファ故障検出方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988257B2 (ja) |
-
1994
- 1994-05-26 JP JP6112415A patent/JP2988257B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07318616A (ja) | 1995-12-08 |
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