JP2985511B2 - データ受信方式および通信制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ受信方式および通
信制御装置に関し、更に詳しくは、計算機等の機器を通
信ネットワークに接続するための通信制御装置における
データ受信処理の高速化方式に関する。

【０００２】

【従来の技術】データ通信システムにおいて、データ受
信時の通信プロトコル処理を高速化する方式として、例
えば、特願平１−５７７０１号公報に記載の「プロトコ
ル高速処理方式およびネットワーク・システム」があ
る。上記公報に記載の発明は、フレームを受信した際
に、複数のヘッダ要素から成るプロトコルヘッダをヘッ
ダ要素毎に逐次解析するのではなく、自局が以前に送信
したフレームのヘッダまたは自局が以前に受信したフレ
ームのヘッダに基づき、次に受信するであろうフレーム
に対する一つ又は複数レイヤのヘッダをまとめて予測
し、実際にフレームを受信した際、受信したヘッダと予
測ヘッダとを一括して比較することにより、受信したフ
レームに対するヘッダ解析処理を高速化するものである
（以下、上記従来の発明をヘッダ予測方式という）。

【０００３】更に、データ受信時のプロトコル処理を高
速化する他の技術として、特開昭６２−１６４３４５号
公報に記載の「通信制御装置」がある。上記公報に記載
の発明は、ネットワークからのフレーム受信が完了した
後でプロトコル処理を開始するのではなく、ある固定長
分のデータ（ヘッダ部分）の受信完了をハードウエアで
検出し、このタイミングをプロトコルヘッダの受信完了
とみなし、フレームの受信が完了する前にマイクロプロ
グラムによるプロトコルヘッダの解析処理を開始するこ
とにより、フレーム受信時のプロトコル処理時間を短縮
するようにしている。

【０００４】

【発明が解決しようとする課題】或る計算機が同時に複
数の計算機と通信する環境下では、複数の予測ヘッダが
存在することになる。例えば、トランスポートレイヤで
設定するコネクション単位にヘッダ予測を行なう場合に
は、コネクション数分の予測ヘッダが存在する。このよ
うな場合に、特願平１−５７７０１号公報に記載のヘッ
ダ予測方式によれば、フレーム受信時に、受信フレーム
中のトランスポートヘッダの中からコネクション識別子
を抽出し、比較対象となる予測ヘッダを特定する必要が
ある。

【０００５】また、ＬＡＮ環境で使用されるＯＳＩプロ
トコルのトランスポートプロトコル・クラス４（ＴＰ
４）、コネクションレス・ネットワークプロトコル（Ｃ
ＬＮＰ）、ロジカルリンクコントロール・タイプ１（Ｌ
ＬＣタイプ１）の組合せにおいては、トランスポートヘ
ッダに先行するネットワークレイヤのヘッダは可変長で
あり、コネクション識別子を抽出するためには、ネット
ワークレイヤのヘッダ解析が必須である。すなわち、複
数の予測ヘッダの中から比較すべき予測ヘッダを特定す
るためには、結局、プロトコルヘッダを下位レイヤから
逐次解析しなければならないという問題があった。

【０００６】すなわち、上記特願平１−５７７０１号公
報に記載のヘッダ予測方式は、予測するヘッダが複数存
在する場合、複数の予測ヘッダを逐次比較しすることに
よって、対象となる予測ヘッダを特定する必要があり、
高速化の面において改善の余地を残している。

【０００７】一方、特開昭６２−１６４３４５号公報に
記載されたプロトコルヘッダの解析処理をフレーム受信
完了前に開始する方式は、ヘッダが可変長のプロトコル
に対して、プロトコルヘッダを解析することなく、プロ
トコルヘッダの受信完了タイミングをハードウエアで正
確に抽出することは困難であり、また、一旦バッファメ
モリに格納したプロトコルヘッダをマイクロプログラム
によって解析するようにしているため、高速化の面で改
善の余地を残している。

【０００８】本発明の目的は、フレーム受信時のプロト
コル処理を高速化したフレーム受信方式および通信制御
装置を提供することにある。

【０００９】本発明の他の目的は、予測ヘッダ数に関係
なく、プロトコルヘッダの解析処理を高速化したフレー
ム受信方式および通信制御装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、ネットワークからのフレーム受信、プ
ロトコル処理、および受信データの計算機への転送処理
の三つの処理をそれぞれオーバラップさせ、通信制御装
置全体の受信処理時間を短縮することを特徴とする。

【００１１】本発明の他の側面は、自局が以前に送信し
たフレームのヘッダまたは自局が以前に受信したフレー
ムのヘッダに基づき、次に受信するであろうフレームの
ヘッダを予測しておき、実際にフレームを受信したと
き、複数の予測ヘッダの中から、上記受信ヘッダと一致
するものを高速に検索し、予測ヘッダ数に関係なくプロ
トコルヘッダの解析処理を高速化したことにある。

【００１２】本発明の他の側面は、プロトコルヘッダが
可変長のプロトコルあるいはヘッダ長が異なる複数のプ
ロトコルを扱う場合において、プロトコルヘッダの受信
完了タイミングを正確に抽出し、プロトコルヘッダを一
旦バッファメモリに格納することなく、ハードウェアに
よって受信中のプロトコルヘッダをリアルタイムに解析
することにより、フレーム受信時のプロトコル処理を高
速化したことにある。更に具体的に述べると、本発明に
よる通信制御装置は、通信制御処理を実行するマイクロ
プロセッサと、送受信データを一時的に格納するバッフ
ァメモリ、計算機内の主メモリと、バッファメモリとの
間でデータの転送制御を行なうＤＭＡコントローラと、
ＬＡＮとの接続制御を行なうＬＡＮコントローラと、計
算機インタフェース回路とを有する。また、高速化のた
めに、内部バスを、送受信データを転送するためのバス
と、マイクロプロセッサが通信制御処理に使用するバス
とを分離した形とし、以下の手段を備える。

【００１３】（ａ）：自局が以前に送信したフレームの
ヘッダまたは自局が以前に受信したフレームのヘッダに
基づいて作成され、次に受信が期待されるフレーム（予
測ヘッダ）と予測ヘッダ長とを複数登録でき、ネットワ
ークから受信される受信データを取り込みながら、登録
済みの複数の予測ヘッダと受信データを同時に比較する
手段、および複数の予測ヘッダ長と比較時点での受信デ
ータ数とを同時に比較する手段。

【００１４】（ｂ）：手段（ａ）の比較結果に基づき、
予測ヘッダと受信ヘッダの一致を示す信号と、一致した
予測ヘッダの識別子を出力するための手段。

【００１５】（ｃ）：手段（ｂ）から出力される一致信
号およびヘッダ識別子に応答して、ＤＭＡコントローラ
を起動し、受信データの計算機への転送を開始するため
の手段。

【００１６】（ｄ）：ネットワークからのフレーム受信
完了時に、受信異常をチェックし、受信異常の場合に
は、当該受信フレームを廃棄し、通信制御処理の状態を
フレーム受信前の状態に戻すための手段。

【００１７】

【作用】手段（ａ）により、受信ヘッダと複数の予測ヘ
ッダを同時に比較することによって、予測ヘッダの数に
関係なく、プロトコルヘッダの解析処理を高速化でき
る。また、予測したヘッダの長さおよび受信データ数を
比較することにより、プロトコルヘッダが可変長のプロ
トコルに対しても、プロトコルヘッダの受信完了タイミ
ングを正確にハードウエアで抽出できる。更に、ネット
ワークから受信される受信データを取り込みながら予測
ヘッダと比較することにより、プロトコルヘッダを一旦
バッファメモリに格納することなく、受信中のプロトコ
ルヘッダをリアルタイムに解析できる。

【００１８】手段（ｂ）、（ｃ）により、ネットワーク
からのフレーム受信と、受信データの計算機への転送を
オーバラップして実行できる。

【００１９】手段（ａ）、（ｂ）、（ｃ）により、通信
制御装置内で発生するネットワークからのフレーム受
信、プロトコル処理、受信データの計算機への転送処理
の三つの処理をそれぞれオーバラップさせることがで
き、通信制御装置全体の受信処理時間を短縮することが
できる。

【００２０】手段（ｄ）により、フレーム受信完了前に
プロトコル処理が開始されたことによる不具合を防止で
きる。

【００２１】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。

【００２２】〔実施例１〕まず、本実施例の前提となる
システムの概要を説明する。

【００２３】図２は、本発明に係る通信ネットワークシ
ステムの一例を示し、複数の計算機１（１Ａ〜１Ｄ）
が、それぞれ通信制御装置２（２Ａ〜２Ｄ）を介してネ
ットワーク３に接続されている。

【００２４】図３は、ネットワーク３としてローカルエ
リアネットワーク（ＬＡＮ）を適用した場合の通信制御
装置２の構成の１例を示すブロック図である。

【００２５】通信制御装置２は、計算機１内のシステム
バス６と接続されている。計算機１は、上記システムバ
ス６で接続された主プロセッサ４と主メモリ５とからな
っている。

【００２６】通信制御装置２は、通信制御処理を実行す
るマイクロプロセッサ１０と、プログラムメモリ２０
と、ローカルメモリ３０と、本発明の主要部をなすヘッ
ダ予測回路１００αと、送受信データを一時的に格納す
るバッファメモリ４０と、計算機１内の主メモリ５と、
バッファメモリ４０との間でデータの転送制御を行なう
ＤＭＡコントローラ５０（以下、ＤＭＡＣ５０と記す）
と、ＬＡＮとの接続制御を行なうＬＡＮコントローラ６
０と、計算機インタフェース回路７０で構成される。

【００２７】通信制御装置２の内部バスは、２系統の内
部バスから成る。一つは、送受信データが転送されるデ
ータバス９０（９０Ａ、９０Ｂ）であり、もう一つは、
マイクロプロセッサ１０が接続され、通信制御処理が行
なわれる制御バス８０である。

【００２８】ヘッダ予測回路１００αは、次に受信を期
待する複数の予測ヘッダの中から実際に受信したヘッダ
と一致するものを高速に検索する回路である。バッファ
メモリ４０は、３ポートメモリを形成し、ＤＭＡＣ５
０、ＬＡＮコントローラ６０、マイクロプロセッサ１０
から同時にアクセスできるように構成する。ヘッダ予測
回路１００α、ＤＭＡＣ５０及び、ＬＡＮコントローラ
６０は、マイクロプロセッサ１０により制御される。

【００２９】マイクロプロセッサ１０は、計算機１から
データ送信要求を受けると、ＤＭＡＣ５０を用いて主メ
モリ５に格納された送信データをバッファメモリ４０に
転送し、プロトコル処理を行った後、ＬＡＮコントロー
ラ６０を起動してフレームをネットワーク３に送出す
る。一方、ＬＡＮコントローラ６０からデータ受信通知
を受けると、プロトコル処理を行った後、ＤＭＡＣ５０
を用いて受信データを主メモリ５に転送し、計算機に対
してデータ受信を通知する。

【００３０】図４は、計算機１と通信制御装置２が実行
する通信プロトコルの階層を示す図である。本実施例で
は、７階層から成るＯＳＩプロトコルに対して、レイヤ
５（プレゼンテーションレイヤ）以上を計算機の主プロ
セッサで実行し、レイヤ４（トランスポートレイヤ）か
らレイヤ２（ＬＬＣサブレイヤ）までを通信制御装置２
内のマイクロプロセッサ１０で実行し、レイヤ２（ＭＡ
Ｃサブレイヤ）以下を通信制御装置２内のＬＡＮコント
ローラ６０で実行する。

【００３１】図５は、通信制御装置２間でやりとりされ
るフレームのフォーマットを示す図である。計算機１間
で転送されるデータ４６には、レイヤ４以下のヘッダ
（ＴＬヘッダ４５、ＮＬヘッダ４４、ＬＬＣヘッダ４
３、ＭＡＣヘッダ４２、ＰＨＹヘッダ４１）とトレイラ
４７とが付加されて、１つのフレーム４８を形成する。

【００３２】ＴＬヘッダ４５、ＮＬヘッダ４４、ＬＬＣ
ヘッダ４３は、通信制御装置２内のマイクロプロセッサ
１０によって処理され、ＭＡＣヘッダ４２、ＰＨＹヘッ
ダ４１、トレイラ４７は、ＬＡＮコントローラ６０によ
って処理される。

【００３３】図６は、マイクロプロセッサ１０が処理す
るＯＳＩプロトコルのレイヤ４からレイヤ２（ＬＬＣサ
ブレイヤ）のプロトコルの内、主にＬＡＮ環境で使用さ
れるＴＰ４、ＣＬＮＰ、ＬＬＣタイプ１の主なヘッダ形
式（ａ）〜（ｈ）を示した図である。

【００３４】図７は、ＯＳＩトランスポート・プロトコ
ル（ＴＰ４）の通信シーケンスと、データ受信局（通信
制御装置２Ｂ）におけるヘッダ予測手順の一例を示した
図である。通信制御装置２は、データ転送に先立ち、Ｃ
Ｒパケット５００、ＣＣパケット５０１、ＡＫパケット
５０３を送受信し、コネクションを設定する。コネクシ
ョン設定が完了した時点で、最初に受信するであろうＤ
Ｔパケット５０２のレイヤ４からレイヤ２（ＬＬＣサブ
レイヤ）までのヘッダをまとめて予測し、ＤＴパケット
５０２を受信すると、予測したヘッダと受信ヘッダを一
括して比較する。受信ヘッダと予測ヘッダが一致すれ
ば、受信したパケットは正常なパケットである。

【００３５】すなわち、本発明によるヘッダ予測方式に
よれば、予測ヘッダと受信ヘッダを比較することによ
り、受信ヘッダの解析処理が行える。受信ヘッダが予測
ヘッダと一致すると、必要に応じてＡＫパケット５０３
を返信し、次のデータ受信に備え、予測ヘッダを更新し
ておく。例えば、パケットの転送順序が示されるシーケ
ンス番号を更新しておく。データの転送が終了すると、
ＤＲパケット５０４、ＤＣパケット５０５を送受信しコ
ネクションを解放する。

【００３６】図８は、複数の予測ヘッダの中から受信ヘ
ッダと一致するものを高速に検索する機能を備えたヘッ
ダ予測回路１００αの構成の１例を示すブロック図であ
る。ヘッダ予測回路１００αは、複数のエントリと、登
録・検索制御回路１６０とで構成され、各エントリは、
予測ヘッダを格納するためのｎバイト幅の予測ヘッダレ
ジスタ１１０（１１０Ａ、１１０Ｂ）と、受信ヘッダを
格納するためのｎバイト幅の受信ヘッダレジスタ１５０
（１５０Ａ、１５０Ｂ）と、予測ヘッダと受信ヘッダを
比較するためのヘッダ比較器１２０（１２０Ａ、１２０
Ｂ）と、ヘッダの比較において比較対象外のエリア（予
測できない部分や、ｎバイト以下の予測ヘッダに対する
パディング部分など）を指定したマスクデータを保持す
るためのｎバイト幅のマスクレジスタ１４０（１４０
Ａ、１４０Ｂ）と、受信ヘッダの内容をマスクデータで
マスクしたデータをヘッダ比較器１２０に与えるための
マスク回路１３０（１３０Ａ、１３０Ｂ）とからなる。

【００３７】登録・検索制御回路１６０は、マイクロプ
ロセッサ１０からのコマンドに応答して、予測ヘッダの
登録処理、登録済みの予測ヘッダの中から受信ヘッダと
一致するものの検索処理、および、登録されている予測
ヘッダの削除処理を行う。

【００３８】図９は、登録・検索制御回路１６０の構成
の１例を示すブロック図である。

【００３９】登録・検索制御回路１６０は、ヘッダ予測
回路１００αに対するコマンドを保持するためのコマン
ドレジスタ１６０−１と、登録する予測ヘッダを一時的
に保持するための予測ヘッダ登録レジスタ１６０−２
と、登録するマスクデータを一時的に保持するためのマ
スクデータ登録レジスタ１６０−３と、予測ヘッダを識
別するための予測ヘッダ識別子を保持するヘッダ識別子
レジスタ１６０−４と、受信したデータ（ヘッダ）を一
時的に保持するための受信ヘッダ入力レジスタ１６０−
５と、検索結果を保持するためのステータスレジスタ１
６０−６と、ヘッダ識別子レジスタ１６０−４の内容に
基づいて選択されたエントリに、比較許可信号１６２
（１６２Ａ、１６２Ｂ）と予測ヘッダ１６１（１６１
Ａ、１６１Ｂ）とマスクデータ１６４（１６４Ａ、１６
４Ｂ）とを与える選択回路１６０−９〜１１と、各エン
トリから出力される予測ヘッダと受信ヘッダの一致信号
１６３（１６３Ａ、１６３Ｂ）の論理和（ＯＲ）を取る
ＯＲ回路１６０−１２と、上記一致信号１６３をコード
化し、一致したエントリの番号に変換するコーダ１６０
−１３と、一致したエントリの番号を予測ヘッダ識別子
として保持する一致ヘッダ通知レジスタ１６０−７と、
マイクロプロセッサ１０に割り込みを発生させる割り込
み発生回路１６０−１４と、上記ハードウエアを制御す
るコントローラ１６０−８で構成される。

【００４０】本実施例では、登録・検索制御回路１６０
は、予測ヘッダ識別子がエントリの番号に等しくなるよ
うに構成してある。

【００４１】図１０は、通信制御装置２で行なわれるヘ
ッダ予測処理に関するフローチャートを示す。

【００４２】マイクロプロセッサ１０は、通信制御装置
２間でコネクションを設定した後、当該コネクションに
対して最初に受信すべきデータパケットのレイヤ４から
レイヤ２（ＬＬＣサブレイヤ）に対する予測ヘッダ、マ
スクデータ及び上記予測ヘッダに対する予測ヘッダ識別
子を作成し（ステップ２００）、ヘッダ予測回路１００
αに登録する（２０１）。次に、ローカルメモリ３０に
定義した図１１に示す受信処理定義テーブル３１に、上
記予測ヘッダ識別子及びヘッダ解析処理以外の受信処理
を登録し（２０２）、フレームの受信を待つ（２０
３）。

【００４３】ＬＡＮコントローラ６０からフレームの受
信完了通知を受けると、受信異常がないかどうかをチェ
ックし（２０４）、受信異常がなければ、受信バッファ
４０内に受信されたデータの先頭からｎバイトのデータ
を読み込み、ヘッダ予測回路１００α内の受信ヘッダ入
力レジスタ１６０−５に設定し、検索コマンドを発行す
る（２０５）。

【００４４】検索結果が一致すれば、一致ヘッダ通知レ
ジスタ１６０−７から予測ヘッダ識別子を取りだし、予
測ヘッダに対応した受信処理を受信処理定義テーブル３
１から求め実行する（２０７）。プロトコル処理が完了
すると、次のデータ受信に備えて予測ヘッダを更新し、
再度、ヘッダ予測回路１００αに登録しておく（２１
０）。次に、ＤＭＡＣ５０を起動して、受信データを計
算機１に転送し（２１１）、計算機１へのデータ転送が
完了すると（２１２）、計算機に対してデータ受信を通
知する（２１３）。

【００４５】一方、ステップ２０４において、受信異常
があれば、受信したフレームを廃棄する（２０８）。ス
テップ２０６において、検索結果が不一致の場合、すな
わち、受信ヘッダがいかなる予測ヘッダとも一致しなか
った場合には、従来通り、受信ヘッダを逐次解析しプロ
トコル処理を行う（２０９）。

【００４６】図１２は、ヘッダ予測回路１００αの動作
を示すフローチャートである。

【００４７】登録・検索制御回路１６０は、コマンドレ
ジスタ１６０−１の内容を判定し（ステップ２２０）、
予測ヘッダの登録要求であれば、ヘッダ識別子レジスタ
１６０−４で指定されたエントリ内の予測ヘッダレジス
タ１１０とマスクレジスタ１４０に、予測ヘッダとマス
クデータを転送し、比較許可信号１６２をＯＮにする
（２２７）。予測ヘッダの削除要求であれば（２２
１）、指定されたエントリの比較許可信号１６２をＯＦ
Ｆにする（２２８）。検索要求であれば（２２２）、受
信ヘッダ入力レジスタ１６０−５の内容を各エントリの
受信ヘッダレジスタ１５０に並列転送し、ヘッダ比較器
１２０に対して比較要求信号１６６をＯＮにする（２２
３）。

【００４８】ヘッダ比較器１２０は、受信ヘッダレジス
タ１５０の内容をマスクレジスタ１４０の内容でマスク
し、マスクした値と予測ヘッダレジスタ１１０の内容を
比較する（２２４）。ＯＲ回路１６０−１２によってヘ
ッダ比較器１２０からの一致信号１６３をチェックし
（２２５）、一致信号１６３が出力されているエントリ
が存在すれば、ステータスレジスタ１６０−６に一致を
示すコード設定し、コーダ１６０−１３によって一致信
号１６３から予測ヘッダ識別子を生成し、一致ヘッダ通
知レジスタ１６０−７に設定し、マイクロプロセッサ１
０に対して割り込みを発生する（２２６）。一方、一致
したエントリが存在しなければ、ステータスレジスタ１
６０−６に不一致を示すコードを設定し、割り込みを発
生する（２２９）。

【００４９】上記動作フローチャートによって、通信制
御装置２内でのフレーム受信動作は、図１３に示すタイ
ムチャートのように行なわれる。

【００５０】上記実施例においては、ヘッダ予測回路１
００αで最初に予測ヘッダを登録するタイミングが、コ
ネクション設定後となっているが、これはいかなる規則
に基づいて予測しても良い。

【００５１】また、予測ヘッダの登録・検索に関し、ヘ
ッダ予測回路１００αに登録する予測ヘッダはヘッダそ
のものである必要はなく、例えば、パケットをヘッダを
含めて暗号化して転送する場合には、暗号化した予測ヘ
ッダを登録しておき、暗号化された受信ヘッダを復号化
せずに比較するようにしても良い。

【００５２】本実施例によれば、予測ヘッダの数が多い
場合においても、予測ヘッダ数に関係なく、ヘッダ予測
回路１００αにより、複数の予測ヘッダの中から受信し
たヘッダと一致するものを高速に検索できるため、ヘッ
ダ予測処理を高速化できる。

【００５３】〔実施例２〕上述した実施例１では、図１
３に示した動作シーケンスから判るように、通信制御装
置２で行なうネットワークからのフレーム受信、プロト
コル処理、及び、受信データの計算機への転送処理がシ
ーケンシャルになっており、更に改良できる余地があ
る。

【００５４】本発明の第２の実施例では、フレーム受信
時に通信制御装置２で発生する上記三つの処理を互いに
オーバラップさせ、通信制御装置全体の受信処理時間を
更に短縮することを特徴とする。

【００５５】図１は、上記オーバラップ実行機能を備え
た通信制御装置２の構成を示すブロック図である。この
実施例では、ヘッダ予測回路１００βが、ＬＡＮコント
ローラ６０からバッファメモリ４０に転送される受信デ
ータをリアルタイムに取り込めるように、２つの内部バ
ス８０、９０間に配置された構成となっている。ヘッダ
予測回路１００βは、ＬＡＮコントローラ６０から出力
されるフレーム受信中信号６１に応答して、受信データ
の取り込みを開始する。

【００５６】図１４は、上記ヘッダ予測回路１００βの
構成を示すブロック図である。ヘッダ予測回路１００β
は、図８で示したヘッダ予測回路１００αの構成に、更
に受信ヘッダ転送制御回路１７０を追加した構成となっ
ている。受信ヘッダ転送制御回路１７０は、ＬＡＮコン
トローラ６０から得られるフレーム受信中信号６１に応
答し、ＬＡＮコントローラ６０からバッファメモリ４０
に転送される受信データをリアルタイムに取り込み、取
り込んだデータを各エントリ内の受信ヘッダレジスタ１
５０に並列転送する機能を有する。

【００５７】図１５と図１６は、本実施例における通信
制御装置２の動作を示すフローチャートである。図１５
において、受信フレームを予測し、予測ヘッダをヘッダ
予測回路１００βに登録するまでの処理（ステップ２０
０〜２０１）は、実施例１と同じである。

【００５８】予測ヘッダの登録を終えると、マイクロプ
ロセッサ１０は、図１７に示す受信処理定義テーブル３
１αに、予測ヘッダ識別子と、対応する受信処理を前処
理と後処理に分けて登録した後（ステップ３００）、ヘ
ッダ予測回路１００βからの予測ヘッダ一致割り込み、
または、ＬＡＮコントローラ６０からの受信完了割り込
みを待つ（３０１、２０３）。

【００５９】ヘッダ予測回路１００βから割り込みを受
けると、受信処理定義テーブル３１αから一致した予測
ヘッダに対応する前処理を求め、これを実行する（３０
２）。次のステップで、図１８に示す予測完了フレーム
登録テーブル３２に、受信フレームの先頭アドレスと、
予測ヘッダ識別子とを登録し（３０３）、次のデータ受
信に備え、予測ヘッダを更新し、再度、ヘッダ予測回路
１００βに登録する（２１０）。次に、ＤＭＡＣ５０を
起動し、計算機１への受信データの転送を開始し（２１
１）、フレームの受信完了を待つ（２０３）。

【００６０】フレームの受信完了割り込みを受けると、
図１６のステップ２０４で、受信異常がないかどうかを
チェックする。もし、受信異常がなければ、当該受信フ
レームが予測完了フレーム登録テーブル３２に登録され
ているかどうかをチェックし（３０５）、登録されてい
れば、受信処理定義テーブル３１αから当該受信フレー
ムに対する後処理をより求め実行する（３０６）。次
に、当該受信フレームを予測完了フレーム登録テーブル
３２から削除し（３０７）、ＤＭＡＣ５０による計算機
１への受信データの転送完了を待つ（２１２）。計算機
１への転送が終了すると、計算機１にデータ受信を通知
する（２１３）。

【００６１】ステップ２０４において、受信異常があっ
た場合には、当該受信フレームが、予測完了フレーム登
録テーブル３２に登録されているかどうかをチェックし
（３０８）、登録されていれば、既に実行している前処
理が実行される前の状態に戻し（３０９）、予測完了フ
レーム登録テーブル３２から、当該受信フレームを削除
する（３１０）。次に、受信した異常フレームを廃棄す
る（２０８）。

【００６２】ステップ３０８において、受信した異常フ
レームが予測完了フレーム登録テーブル３２に登録され
ていなければ、何もせずに受信フレームを廃棄する（２
０８）。ステップ３０５において、正常受信でありなが
ら、当該受信フレームが予測完了フレーム登録テーブル
３２に登録されていなければ、従来通り、受信フレーム
を逐次解析し、プロトコル処理を行う（２０９）。

【００６３】図１９は、本実施例においてヘッダ予測回
路１００βが実行する動作のフローチャートを示す。予
測ヘッダの登録・削除に関する動作（ステップ２２０、
２２１、２２７、２２８）は、実施例１と同じである。

【００６４】受信ヘッダ転送制御回路１７０は、ＬＡＮ
コントローラ６０から出力されるフレーム受信中信号６
１によりフレームの受信開始を検出すると（３２０）、
データバス９０Ｂ上を流れる１ワードのデータを取り込
み、各エントリの受信ヘッダレジスタに並列に転送し、
受信ヘッダレジスタの大きさであるｎバイトに達したと
ころで、受信データの取り込みを停止し、各エントリの
ヘッダ比較器１２０に対して比較要求信号１６６を出力
する（３２１）。

【００６５】予測ヘッダが登録されているエントリのヘ
ッダ比較器１２０は、受信ヘッダレジスタ１５０の内容
をマスクレジスタ１４０の内容でマスクしたデータと、
予測ヘッダレジスタ１１０の内容を比較する（２２
４）。

【００６６】登録・検索制御回路１６０は、各エントリ
からの一致信号１６３をチェックし（２２５）、予測ヘ
ッダと受信ヘッダが一致するエントリが存在すれば、ス
テータスレジスタ１６０−６に一致を示すコードを設定
し、一致ヘッダ通知レジスタ１６０−７に予測ヘッダ識
別子を設定した後、マイクロプロセッサ１０に割り込み
を発生する（２２６）。

【００６７】図２０は、受信ヘッダ転送制御回路１７０
の構成を示すブロック図である。

【００６８】受信ヘッダ転送制御回路１７０は、データ
バス９０Ｂを流れる受信データをヘッダ予測回路１００
βに取り込むためのデータ取り込み回路１７０−１と、
フレーム受信中信号６１からフレームの受信開始タイミ
ングを抽出するためのフレーム受信開始タイミング生成
回路１７０−６と、受信データのワード数をカウントす
るための受信データカウンタ１７０−５と、ヘッダ予測
回路１００βに取り込むデータ数を指定するための受信
ヘッダレジスタ長１７０−４と、受信データカウンタ１
７０−５と受信ヘッダレジスタ長１７０−４を比較する
ための比較器１７０−３と、データの取り込み終了のタ
イミングを生成するためのＯＲ回路１７０−７と、各エ
ントリのヘッダ比較器１２０に対する比較要求信号１６
６を生成するための比較要求信号生成回路１７０−２で
構成される。

【００６９】図２１は、上記受信ヘッダ転送制御回路１
７０の詳細な動作を示すフローチャートである。

【００７０】フレーム受信開始タイミング生成回路１７
０−６は、フレーム受信中信号６１からフレームの受信
開始を検出すると（３３０）、受信データカウンタ１７
０−５をクリアする（３３１）。比較要求信号生成回路
１７０−２は、比較要求信号１６６をＯＦＦにする（３
３２）。データ取り込み回路１７０−１は、データバス
９０Ｂを流れる１ワードの受信データを取り込み、各エ
ントリの受信ヘッダレジスタ１５０に並列転送する（３
３３）。

【００７１】受信データカウンタ１７０−５は、受信デ
ータ数をカウントアップする（３３４）。受信データ数
が受信ヘッダレジスタ長（ｎ）に達するか、又は、フレ
ームの受信が完了するまで、ステップ３３３、３３４が
繰り返される。比較器１７０−３は、受信データカウン
タ１７０−５の内容と、受信ヘッダレジスタ長１７０−
４を比較し（３３５）、受信データ数が受信ヘッダレジ
スタ長に達すれば、受信データの取り込みを停止した後
（３３９）、ヘッダ比較器１２０に対して比較要求信号
１６６を出し（３４０）、フレーム受信完了を待つ（３
４１）。受信データ数が受信ヘッダレジスタ長に達する
前であっても、フレームの受信が完了すれば、受信デー
タの取り込みを停止し（３３７）、ヘッダ比較器１２０
に対して比較要求信号１６６を出す（３３８）。

【００７２】図２２は、上記フローに基づくヘッダ予測
回路１００βの動作を示すタイムチャートである。図２
２に示すように、受信データ数が受信ヘッダレジスタ長
（ｎ）に達した時点で、受信ヘッダ転送制御回路１７０
からヘッダ比較器１２０に比較要求信号１６６が出力さ
れ、受信したヘッダと一致する予測ヘッダが登録されて
いるエントリから一致信号１６３が出力され、予測した
ヘッダの解析処理が完了する。

【００７３】図２３に、本実施例における通信制御装置
２のフレーム受信時のタイムチャートを示す。

【００７４】本実施例によれば、プロトコルヘッダを一
旦バッファメモリに格納することなく、受信プロトコル
ヘッダをヘッダ予測回路１００βによってリアルタイム
に解析できるという効果がある。また、通信制御装置２
で発生するネットワークからのデータ受信、プロトコル
処理、計算機への受信データの転送の３つの処理を互い
にオーバラップして処理できるため、通信制御装置全体
の受信処理時間を短縮できるという効果がある。

【００７５】〔実施例３〕実施例２で述べたヘッダ予測
回路１００βは、受信ヘッダレジスタ１５０の長さ（ｎ
バイト）分の受信データを取り込んだ後に予測ヘッダと
の比較を開始するようにしているため、ヘッダの長さが
可変長のプロトコルにおいては、予測したヘッダがｎバ
イト以下の場合に、ｎバイトに達するまでヘッダの解析
処理を待たせる必要がある。

【００７６】以下に述べる第３の実施例は、ヘッダが可
変長のプロトコルにおいて、プロトコルヘッダの受信が
完了したタイミングをハードウエアにより正確に抽出
し、ヘッダ解析処理を開始できるようにしたことを特徴
とする。

【００７７】図２４は、本実施例におけるヘッダ予測回
路１００γの構成を示すブロック図である。ヘッダ予測
回路１００γを構成するブロックは、実施例２と同じで
あるが、受信ヘッダ転送制御回路１７０γからヘッダ比
較器１２０に、受信データカウント１６７が入力されて
いる点で異なる。

【００７８】図２５は、本実施例におけるヘッダ比較器
１２０による予測ヘッダと受信ヘッダとの比較方法を示
した図である。マイクロプロセッサ１０は、予測ヘッダ
を登録する時、予測ヘッダの他に予測ヘッダ長も登録し
ておく。

【００７９】ヘッダ比較器１２０は、受信ヘッダレジス
タ１５０の内容をマスクレジスタ１４０でマスクしたデ
ータと予測ヘッダとの比較と、予測ヘッダ長と受信デー
タカウント１６７との比較を同時に行うように構成され
ている。すなわち、予測ヘッダ長と受信データカウント
を比較することにより、予測したヘッダの受信完了タイ
ミングを抽出する。

【００８０】図２６は、本実施例におけるヘッダ予測回
路１００γの動作を示すフローチャートである。図２６
において、フレームの受信が開始されるまでのフロー
（ステップ２２０、２２１、２２７、２２８、３２０）
は、実施例２と同じである。

【００８１】フレームの受信が開始されると、受信ヘッ
ダ転送制御回路１７０γは、データバス９０Ｂを流れる
１ワードの受信データを取り込み、各エントリの受信ヘ
ッダレジスタに並列転送し、比較要求信号１６６をＯＮ
にする（３５０）。

【００８２】ヘッダ比較器１２０は、予測ヘッダと受信
ヘッダとの比較と、予測ヘッダ長と受信データカウンタ
との比較を同時に行う（３５１）。

【００８３】登録・検索制御回路１６０は、一致したエ
ントリがあるかどうかをチェックし（２２５）、一致し
たエントリがあれば、マイクロプロセッサ１０に通知す
る（２２６）。一致したエントリがなければ、ｎバイト
の受信が完了するまで、又は、フレームの受信が完了す
るまで、ステップ３５０、３５１、２２５を繰り返す
（３５２）。

【００８４】図２７は、本実施例における受信ヘッダ転
送制御回路１７０γの構成を示すブロック図である。受
信ヘッダ転送制御回路１７０γを構成するブロックは、
実施例２と同じであるが、受信データカウンタ１７０−
５の出力信号である受信データカウント１６７がヘッダ
比較器１２０に入力されている点、比較要求信号生成回
路１７０−２のセット端子Ｓとリセット端子Ｒに入力さ
れる信号が逆になっている点で、実施例２と異なる。

【００８５】図２８は、本実施例における受信ヘッダ転
送制御回路１７０γの動作を示すフローチャートであ
る。図２８において、実施例２のフローチャート（図２
１）と異なる部分は、比較要求信号生成回路１７０−２
がフレームの受信を開始すると、比較要求信号１６６を
ＯＮにし（ステップ３６０）、データの取り込みを停止
すると、比較要求信号１６６をＯＦＦにする（３６１、
３６２）点である。すなわち、実施例２では、ｎバイト
のデータを受信した時点で比較要求信号１６６をＯＮに
していたが、本実施例では、１ワードの受信データを取
り込んだ時点から、比較要求信号１６６をＯＮにするよ
うにしている。

【００８６】図２９は、本実施例におけるヘッダ予測回
路１００γの動作を示すタイムチャートである。図２９
に示すように、予測ヘッダ長がｍバイトであった場合、
ｍバイトの受信が完了した時点で、予測したヘッダとの
一致信号１６３が出力され、マイクロプロセッサ１０に
通知される。

【００８７】受信中のデータをリアルタイムに取り込
み、予測したヘッダと比較するようにすると、受信中の
データ部が予測ヘッダと偶然一致し、データ部を誤って
プロトコルヘッダの受信完了と解釈する場合も考えられ
るが、本実施例では、予測ヘッダ長と比較時点での受信
データタウントを比較することにより、誤ったヘッダ解
析が発生しないように構成されている。

【００８８】本実施例によれば、ヘッダの長さが可変長
のプロトコルにおいても、ヘッダ予測回路１００γによ
って、予測したヘッダの受信が完了したタイミングを正
確に抽出でき、プロトコルヘッダを一旦バッファメモリ
に格納することなく、リアルタイムに解析できるという
効果がある。

【００８９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、自局が以前に送信したフレームのヘッダまた
は自局が以前に受信したフレームのヘッダに基づき、次
に受信するであろうフレームのヘッダを予測し、フレー
ムを受信した際に、受信したヘッダと複数の予測ヘッダ
とを一括して比較することにより、受信したフレームの
ヘッダ解析処理を高速化できるようになっている。複数
の予測ヘッダと受信ヘッダの比較をハードウェアで同時
に行うことにより、予測ヘッダの個数に関係なく、プロ
トコルヘッダの解析処理を高速化できる。

【図面の簡単な説明】

【図１】本発明による通信制御装置の構成の１例を示す
ブロック図。

【図２】本発明の適用対象となるネットワークシステム
の構成を示す図。

【図３】本発明による通信制御装置の他の構成例を示す
ブロック図。

【図４】プロトコル階層を示す図。

【図５】通信制御装置間でやりとりされるフレームフォ
ーマットを示す図。

【図６】レイヤ４、レイヤ３、レイヤ２の主なパケット
フォーマットを示す図。

【図７】ＯＳＩプロトコル（レイヤ４）における通信シ
ーケンスとヘッダ予測処理の概要を示す図。

【図８】ヘッダ予測回路の構成を示すブロック図。

【図９】登録・検索制御回路の構成を示すブロック図。

【図１０】通信制御装置の動作の１実施例を示すフロー
チャート。

【図１１】受信処理定義テーブルの構成を示す図。

【図１２】ヘッダ予測回路の詳細な動作を示すフローチ
ャート。

【図１３】フレーム受信時における通信制御装置の動作
を示すタイムチャート。

【図１４】ヘッダ予測回路の他の構成を示すブロック
図。

【図１５】通信制御装置の動作の他の実施例を示すフロ
ーチャートの前半部。

【図１６】通信制御装置の動作の他の実施例を示すフロ
ーチャートの後半分。

【図１７】受信処理定義テーブルの他の構成を示す図

【図１８】予測完了フレーム登録テーブルの構成を示す
図。

【図１９】ヘッダ予測回路の動作の他の実施例を示すフ
ローチャート。

【図２０】受信ヘッダ転送制御回路の構成を示すブロッ
ク図。

【図２１】受信ヘッダ転送制御回路の動作を示すフロー
チャート。

【図２２】ヘッダ予測回路の動作を示すタイムチャー
ト。

【図２３】通信制御装置の動作の他の実施例を示すタイ
ムチャート。

【図２４】ヘッダ予測回路の他の構成例を示すブロック
図。

【図２５】ヘッダの比較方法を説明するためのブロック
図。

【図２６】ヘッダ予測回路の動作の他の実施例を示すフ
ローチャート。

【図２７】受信ヘッダ転送制御回路の構成の他の実施例
を示すブロック図。

【図２８】受信ヘッダ転送制御回路の動作の他の実施例
を示すフローチャート。

【図２９】ヘッダ予測回路の動作の他の実施例を示すタ
イムチャート。

【符号の説明】

１…計算機 ２…通信制御装置 ３…ネットワーク １０…マイクロプロセッサ ４０…バッファメモリ ５０…ＤＭＡＣ ６０…ＬＡＮコントローラ ６１…フレーム受信中信号 １００…ヘッダ予測回路 １１０…予測ヘッダレジスタ １２０…比較器 １３０…マスク回路 １４０…マスクレジスタ １５０…受信ヘッダレジスタ １６０…登録・検索制御回路 １７０…受信ヘッダ転送制御回路 １８０…受信データ長カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 哲彦 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (56)参考文献 特開 平２−238544（ＪＰ，Ａ) 特開 平３−183236（ＪＰ，Ａ) 特開 平３−273350（ＪＰ，Ａ) 特開 平６−133001（ＪＰ，Ａ) 特開 平７−123128（ＪＰ，Ａ) 特開 昭62−164345（ＪＰ，Ａ) 特開 昭59−81731（ＪＰ，Ａ) 特開 昭61−63139（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/00 H04L 29/08

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】計算機とのインタフェース回路と、通信制
   御処理を実行するマイクロプロセッサと、送受信データ
   を一時的に格納するバッファメモリと、計算機内の主メ
   モリとバッファメモリとの間でデータの転送制御を行な
   うＤＭＡコントローラと、ネットワークとの接続制御を
   行なうＬＡＮコントローラを有する通信制御装置におい
   て、 自局が以前に送信したフレームのヘッダまたは自局が以
   前に受信したフレームのヘッダに基づいて作成され、次
   に受信が期待されるフレームのヘッダ（予測ヘッダ）を
   複数保持する手段と、 ネットワークから受信される受信データをリアルタイム
   に取り込む手段と、 予測ヘッダと受信データを同時に比較する複数の比較手
   段と、 受信データと予測ヘッダが一致した場合に、一致信号お
   よ予測ヘッダに対応した識別子を出力する手段を有する
   ことを特徴とする通信制御装置。
2. 【請求項２】計算機とのインタフェース回路と、通信制
   御処理を実行するマイクロプロセッサと、送受信データ
   を一時的に格納するバッファメモリと、計算機内の主メ
   モリとバッファメモリとの間でデータの転送制御を行な
   うＤＭＡコントローラと、ネットワークとの接続制御を
   行なうＬＡＮコントローラを有する通信制御装置におい
   て、 自局が以前に送信したフレームのヘッダまたは自局が以
   前に受信したフレームのヘッダに基づいて作成され、次
   に受信が期待されるフレームのヘッダ（予測ヘッダ）を
   複数保持するステップと、 ネットワークから受信される受信データをリアルタイム
   に取り込むステップと、 予測ヘッダと受信データを同
   時に比較するステップと、 受信データと予測ヘッダが一致した場合に、一致信号及
   び、予測ヘッダに対応した識別子を出力するステップを
   有することを特徴とするデータ受信方式。
3. 【請求項３】前記予測ヘッダと受信データとを比較する
   比較手段を有し、プロトコルヘッダを一旦受信バッファ
   に格納することなく、プロトコルヘッダを受信しながら
   ヘッダの解析を行なうことを特徴とする通信制御装置。
4. 【請求項４】前記予測ヘッダと受信データとを比較する
   比較手段により、フレームの受信が完了する前にプロト
   コルヘッダの解析を開始することを特徴とする請求項４
   に記載の通信制御装置。
5. 【請求項５】前記予測ヘッダと受信データとを比較する
   比較手段により、ソフトウエアの介在なしに、受信した
   プロトコルヘッダの解析を行なうことを特徴とする請求
   項４に記載の通信制御装置。
6. 【請求項６】前記予測ヘッダと受信ヘッダとを比較する
   比較手段から出力される一致信号、および、予測ヘッダ
   に対応した識別子に応答して、前記識別子に対応した通
   信プロトコル処理と受信データの計算機への転送を開始
   することを特徴とする請求項４に記載の通信制御装置。
7. 【請求項７】計算機とのインタフェース回路と、通信制
   御処理を実行するマイクロプロセッサと、送受信データ
   を一時的に格納するバッファメモリと、計算機内の主メ
   モリとバッファメモリとの間でデータの転送制御を行な
   うＤＭＡコントローラと、ネットワークとの接続制御を
   行なうＬＡＮコントローラを有する通信制御装置におい
   て、 自局が以前に送信したフレームのヘッダまたは自局が以
   前に受信したフレームのヘッダに基づいて作成され、次
   に受信が期待されるフレームのヘッダ（予測ヘッダ）と
   比較対象外のエリアを示すマスクデータとを複数保持す
   る手段と、 ネットワークから受信される受信データをリアルタイム
   に取り込む手段と、 受信ヘッダを該マスクデータでマスクする手段と、 該マスク手段から出力されるデータと予測ヘッダとを比
   較する複数の比較手段を有することを特徴とする通信制
   御装置。
8. 【請求項８】計算機とのインタフェース回路と、通信制
   御処理を実行するマイクロプロセッサと、送受信データ
   を一時的に格納するバッファメモリと、計算機内の主メ
   モリとバッファメモリとの間でデータの転送制御を行な
   うＤＭＡコントローラと、ネットワークとの接続制御を
   行なうＬＡＮコントローラを有する通信制御装置におい
   て、 自局が以前に送信したフレームのヘッダまたは自局が以
   前に受信したフレームのヘッダに基づいて作成され、次
   に受信が期待されるフレームのヘッダ（予測ヘッダ）
   と、予測ヘッダ長と、比較対象外のエリアを示すマスク
   データとを保持する手段と、 ネットワークから受信される受信データをリアルタイム
   に取り込む手段と、 受信ヘッダを該マスクデータでマスクする手段と、 該マスク手段から出力されるデータと予測ヘッダを比較
   する手段と、 予測ヘッダ長と受信データ長を比較する手段を有するこ
   とを特徴とする通信制御装置。