JPH05134930A

JPH05134930A - メモリ保護装置

Info

Publication number: JPH05134930A
Application number: JP32390791A
Authority: JP
Inventors: Shigeki Yamada; 茂樹山田; Katsumi Maruyama; 勝己丸山
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1991-11-12
Filing date: 1991-11-12
Publication date: 1993-06-01

Abstract

(57)【要約】（修正有）【目的】複数のメモリブロックを多数のプロセスが共
用使用するシステムで、メモリブロックの内容が誤った
プロセス等により破壊されるのを防ぎ、メモリ保護のた
めのオーバヘッドが少なく、可変長のメモリブロックに
も対応できるメモリ保護装置を提供する。【構成】複数のメモリブロック２５−ｉのうちのある
メモリブロックをアクセスする前に、そのメモリブロッ
クに対応するメモリ保護情報記憶手段１７に保護キー２
０−ｉを設定し、メモリブロックに関する属性キーをカ
レントキーレジスタ１９に設定しておく。メモリブロッ
クへのアクセスがある度にメモリアクセスと並行して、
メモリ保護記憶手段１７内のメモリアドレスに対応する
メモリブロックの保護キー２０−ｉとカレントキーレジ
スタ１９の属性キーとを比較し、予め定められた条件を
満足すればメモリアクセスを許容し、満足しなければメ
モリアクセスを禁止し外部に通知する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムの
メモリ保護装置に関し、とくに複数のメモリブロックを
多数のプロセスが共用使用するシステムにおいて、メモ
リブロックの内容が誤ったプロセス等によって破壊され
るのを防ぎ、信頼性の高いシステムを構築する技術に関
するものである。

【０００２】

【従来の技術】コンピュータシステムのメモリを複数の
メモリブロックに分け、それらを多数のプロセスで共用
使用するシステムにおいては、あるプロセスの暴走等に
より、それと無関係なメモリブロックの内容が破壊され
システム全体をダウンさせるという問題があった。

【０００３】これを防ぐために、従来は、メモリを固定
長のブロックに分割し、これとは別にメモリ上の別エリ
アにメモリ保護テーブルを用意し、メモリ保護テーブル
に各メモリブロック対応にキー情報（プロテクトに必要
な情報）を格納する方式が考案されていた。

【０００４】この方式では、オペレーティングシステム
（ＯＳ）等が、メモリブロックを使用する前に、そのブ
ロックに対応するメモリ保護テーブルに、必要なキー情
報を予め格納しておき、あるプロセスがメモリブロック
を使用する時に、まずメモリ保護テーブルをアクセス
し、対応するキー情報を読みだして実行中のプロセスが
有するキー情報と比較を行って正常であれば、次に実際
のメモリブロックへのアクセスを行い、異常が検出され
れば、処理を中断して例外処理に移行する等の方法が考
えられていた（例えば特開平３−５２０４６号公報）。

【０００５】

【発明が解決しようとする課題】従来の方式では、メモ
リブロックを読み書きしようとする度に毎回メモリ保護
テーブルをアクセスしてチェックを行うので、チェック
を行わない方式に比較してメモリアクセス頻度が２倍に
なり、システム処理能力を大きく低下させるという問題
があった。

【０００６】また、メモリブロックは固定長で構成する
ことが原則であり、もし、２倍の長さのメモリブロック
長も使用する場合には、１つのメモリブロックに対して
もメモリ保護テーブルの連続する２箇所にキー情報をセ
ットする等の処理オーバヘッドが付加されるので、処理
能力が更に低下し、融通性も少なく使いにくいという欠
点があった。

【０００７】本発明の目的は、メモリ保護の実現手段を
改良して、メモリ保護のためのオーバヘッドが少なく、
更に可変長のメモリブロックにも対応できる柔軟なメモ
リ保護装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明は上記目的を達成
するため、複数のメモリブロックと、各メモリブロック
に対応して保護情報を格納する複数個のメモリ保護情報
記憶手段と、あるメモリブロックに関する属性情報を記
憶するカレントキー情報記憶手段とを備え、あるメモリ
ブロックをアクセスする前に予め、該メモリブロックに
対応するメモリ保護情報記憶手段に保護キーを設定し、
該メモリブロックに関する属性キーをカレントキー情報
記憶手段に設定しておき、メモリブロックへのアクセス
がある度に該メモリアクセスと並行して、メモリ保護記
憶手段内の該メモリアドレスに対応するメモリブロック
の保護キーとカレントキー情報記憶手段内の属性キーと
を比較し、予め定められた条件を満足すれば該メモリア
クセスを許容し、満足しなければ該メモリアクセスを禁
止してアクセス違反が生じたことを外部に通知すること
を特徴とする。

【０００９】また前記複数個のメモリ保護情報記憶手段
を連想メモリを用いて構成し、メモリアドレス情報をも
とに前記複数個のメモリ保護情報記憶手段が互いに並列
的に動作する連想検察を行うことによって、複数個のメ
モリ保護情報記憶手段の中から当該メモリブロックに対
応するメモリ保護情報記憶手段を選択することを特徴と
する態様は有効である。

【００１０】さらに前記複数個のメモリ保護情報記憶手
段をランダムアクセスメモリを用いて構成し、メモリア
ドレス情報の上位ビットをインデクシングして複数の前
記メモリ保護情報記憶手段の中から当該メモリブロック
に対応するメモリ保護情報記憶手段を選択することを特
徴とする態様は有効である。

【００１１】また任意のＮバイト長のメモリブロックに
対してｌｏｇ₂Ｎビットをマスクパタンとして前記カレ
ントキー情報記憶手段に記憶しておき、前記メモリアド
レスの下ｌｏｇ₂Ｎビットをマスクして連想検索するこ
とにより、任意のサイズのメモリブロックの保護を行う
態様は効果的である。

【００１２】さらにまた、任意のＮバイト長のメモリブ
ロックに対してｌｏｇ₂Ｎビットをマスクパタンとして
前記カレントキー情報記憶手段に記憶しておき、前記メ
モリアドレスの下ｌｏｇ₂Ｎビットを除いた値×保護キ
ー情報長をオフセット値としてメモリ保護情報記憶手段
にアクセスすることにより、任意のサイズのメモリブロ
ックの保護を行う態様は効果的である。

【００１３】

【作用】本発明では、メモリ保護テーブルへのアクセス
モード（Ｉ／Ｏアクセスモード）とメモリブロックへの
アクセスモード（メモリモード）を変え、Ｉ／Ｏアクセ
スモードによってメモリ保護情報記憶手段への読み書き
を行い、メモリモードによって、メモリブロックへのア
クセスと並行してメモリ保護情報記憶手段へのアクセス
を行うことによって、チェックのための時間が処理能力
に影響を与えないように構成している。

【００１４】すなわち、本発明ではメモリ保護テーブル
をメモリブロックを格納する一般のメモリから分離し
て、メモリ保護テーブルとメモリブロックとが同時アク
セス出来るようにすることによって処理能力を低下させ
ることなくメモリ保護チェックを行うことができる。

【００１５】また可変長メモリブロックに対しては、連
想メモリのマスク機能（検索時に比較データの一部のデ
ータを検索対象外にするための制御データ）を用いるこ
とによって、処理オーバヘッドの極めて少ない融通性の
あるシステムを提供できる。

【００１６】以下図面にもとづき実施例について説明す
る。

【００１７】

【実施例】図１は本発明の第１の実施例の装置を組み込
んだシステム構成図である。

【００１８】同図において１１はプロセッサ、１２はメ
モリバス、１３は本発明を含むメモリシステム、１４は
メモリアドレスレジスタ、１５はメモリデータレジス
タ、１６はメモリシステム１３の全体制御を司るアクセ
ス制御部、１７はメモリ保護制御部、１８は複数のメモ
リブロックから構成されるメモリプール、１９は現在実
行中のプロセスが有するキー情報（カレントキー）を記
憶するカレントキーレジスタ、２０−１、２０−２、・
・・２０−ｋはメモリプールの各メモリブロックのキー
情報を格納する保護キーレジスタ、２１−１、２１−
２、・・・２１−ｋは各保護キーレジスタ２０−１、２
０−２、・・・２０−ｋの内容を、メモリアドレスレジ
スタ１４の内容及びカレントキーレジスタ１９の内容と
比較する比較器で、特定のビット群について比較を抑止
するマスク機能を備えている。

【００１９】保護キーレジスタ２０−ｉと比較器２１−
ｉをひとまとめにしたものを保護セル２２−ｉと呼ぶ。

【００２０】各保護セルは並列的に比較を行う機能、即
ち連想アクセス機能を有する。

【００２１】２３は比較を行った結果、条件を満足する
保護セルのアドレスを抽出する一致アドレス生成器、２
４は比較結果の状態情報を記憶する状態レジスタであ
る。

【００２２】図１においてメモリシステム１３内のメモ
リプール１８へのアクセスは、メモリバス１２（アドレ
スバス及びデータバス）上に図２に示すアドレスバスフ
ォーマット、データバスフォーマットの各情報のメモリ
アドレス４１、メモリデータ４２をのせることによって
行われる。

【００２３】一方、メモリシステム１３内のメモリ保護
制御部１７へのアクセス（各種制御情報の書込み、読み
出し）はＩ／Ｏアクセスモードで行われる。

【００２４】Ｉ／Ｏアクセスモードはプロセッサ１１の
周辺装置を制御するためのモードで具体的には図３に示
すアドレスバスフォーマット、データバスフォーマット
の情報をプロセッサ１１とメモリシステム１３との間で
転送する。

【００２５】図３のＩ／Ｏ制御モード指定フィールド５
１はプロセッサ周辺装置の識別番号を指定するフィール
ドで、メモリ保護制御部１７や、各保護セル２２−ｉ、
カレントキーレジスタ１９等、各情報転送単位毎に固有
の番号が与えられる。

【００２６】Ｉ／Ｏアクセスモードとメモリアクセスモ
ードの間の識別はアドレスバスの上位ビットに互いに異
なる値を割り当てることによって互いに識別可能であ
る。

【００２７】５２はコマンドフィールドで、メモリ保護
制御部１７に対する各種制御内容を指示する部分であ
る。

【００２８】５３はメモリブロック上位アドレスフィー
ルドで、プロテクト対象のメモリブロックの上位アドレ
スを示す。

【００２９】なお、本発明においては同一メモリブロッ
ク内の各アドレスの上位ビットは同一になるようにメモ
リ割り付けを行っている。

【００３０】５４は当該メモリブロックを使用するプロ
セス番号（ＰＩＤ）を記憶するフィールド、５５はメモ
リブロックサイズの可変長化に対応するために、メモリ
アドレスの下位ビットを検索対象からはずすように指示
するためのマスクパタン、５６は５４と同様のプロセス
番号フィールドである。

【００３１】図３（２）の情報はメモリチェックを行う
際に使用される情報で、保護キーと呼ばれ、保護セルに
記憶される。

【００３２】また、図３（３）の情報はメモリブロック
のサイズや実行中のプロセス番号等の実行属性を示す情
報で、属性キーと呼ばれ、カレントキーレジスタに記憶
される。

【００３３】なお、５３−５６の各フィールドはフィー
ルド単位に独立にメモリ保護制御部１７に読み書きがで
きるものとする。

【００３４】どのフィールドの読み書きを行うかの細か
い指定は図３（１）のコマンドフィールド５２で行われ
る。

【００３５】次にメモリ保護制御部１７の動作例を以下
に説明する。

【００３６】〔１〕保護セルへのキー情報登録

【００３７】図３に示すようにＩ／Ｏアクセスモード
で、保護キー情報の保護セルへの登録をする場合にはプ
ロセッサ１１が図３に示すアドレス情報とデータ情報を
メモリバス１２経由でメモリシステム１３に送出する。

【００３８】メモリアドレスレジスタ１４には図３
（１）の情報が入り、メモリデータレジスタ１５には図
３（２）の情報が入る。

【００３９】その際、Ｉ／Ｏ制御モード指定フィールド
５１はＩ／Ｏアクセスモードであることを指定し、コマ
ンドフィールド５２で保護セルへのキー情報登録である
ことを指定しているので、連想メモリの各保護セル２２
−１、・・２２−ｋのうちの空き保護セルが検索され、
そのアドレスが一致アドレス生成器２３から出力され、
状態レジスタ２４に記憶されるとともに、対応する空き
保護セル（例えば２２−２）に図３（２）の保護キー情
報が書込まれる。

【００４０】これによって登録されたメモリブロック
（例えば２５−ｋ）内の任意エリアへのアクセスが発生
した場合にチェックすべきキー情報が保護セル２２−２
に設定された。

【００４１】〔２〕カレントキーレジスタへのキー情報
登録

【００４２】次にカレントキーレジスタ１９への属性キ
ー情報の登録については、Ｉ／Ｏアクセスモードを用い
て図３（１）と図３（３）に示す情報がカレントキーレ
ジスタ１９に転送される。

【００４３】ここでＩ／Ｏ制御モード指定フィールド５
１とコマンドフィールド５２はカレントキーレジスタ１
９への登録であることを指定しているので、メモリデー
タレジスタ１５内のマスクパタン５５とプロセス番号５
６がそのままカレントキーレジスタ１９に登録される。

【００４４】これによって現在実行中のプロセス番号
（ＣＰＩＤ）と使用中のメモリブロックのサイズが設定
され、メモリプロテクトの準備が完了した。

【００４５】〔３〕メモリプールへのアクセス及びチェ
ック

【００４６】上記〔１〕、〔２〕を設定した後、メモリ
ブロックに読み書きアクセスが生じたものと仮定する。

【００４７】メモリアクセスが生じると、プロセッサ１
１からメモリアクセスモードで図２に示す情報がメモリ
バス１２経由で転送され、メモリアドレスレジスタ１４
には読み書き対象のメモリプールのアドレスが設定さ
れ、メモリデータレジスタ１５には書込みの場合の書込
みデータが設定される。

【００４８】このアドレス情報に基づいて、メモリプー
ル１８内の指定されたメモリブロックへのアクセスが行
われる。

【００４９】一方、これと並行してメモリアドレスレジ
スタ１４の情報が、カレントキーレジスタ１９の情報と
合わせてメモリ保護制御部１７の各保護セル２２−１、
・・２２−ｋに供給され、これらと各保護セルの保護キ
ーレジスタ２０−１、・・２０−ｋの内容とが一斉比較
される。

【００５０】ここで、カレントキーレジスタ１９内のマ
スクパタン５５はメモリアドレスレジスタ１４の情報の
下位ビットをマスクする。

【００５１】例えば、図４に示すように、各メモリブロ
ックが８バイト（２進数で１０００）で構成され、０番
地から順にアドレス付けされていると仮定すると、３番
目のブロックのアドレスは１６番地（２進数で１０００
０）から２３番地（２進数で１０１１１）を占めること
になる。

【００５２】この場合、カレントキーレジスタ１９内の
マスクパタンは８−１＝７（２進数で１１１）に、保護
セル内の保護キーレジスタ（例えば２０−２）には３番
目のメモリブロック先頭アドレス上位ビット（２進数で
１０ｘｘｘの上位３ビットである１０ｘ）が記憶され
る。

【００５３】この状態で３番目のメモリブロック内のエ
リア２１番地（２進数で１０１０１）がアクセスされる
と、このアドレスのマスクパタンに１が立っているビッ
ト位置（下３ビット）がマスクされるので、アドレスの
上位２ビットである〔１０ｘｘｘ〕が各保護セルの保護
キーレジスタ２０−１、・・・２０ｋのメモリブロック
上位アドレスフィールド５３と一斉比較される。

【００５４】これと同時にカレントキーレジスタ１９内
の実行中プロセス番号（ＣＰＩＤ）と各保護セル内キー
レジスタのプロセス番号（ＰＩＤ）が一斉比較される。

【００５５】この例ではもし、正しいメモリアクセスで
あれば図４に示すように保護セル内の保護キーレジスタ
２０−２のメモリブロック上位アドレスが一致し、か
つ、カレントキーレジスタ１９内のカレントプロセス番
号と保護キーレジスタ２０−２のプロセス番号（この値
は本来読み書きを許されているプロセス番号を記憶して
いる）と一致する。

【００５６】その結果、これと並行して行われているメ
モリプールへの読み書きをそのまま承認してアクセス結
果をプロセッサ側に返送する。

【００５７】一方、例えばプログラムの暴走等のために
メモリプール内のエリアを誤ってアクセスしてしまった
場合、保護キーレジスタ２０−１、・・・２０−ｋに登
録されていないメモリブロックへのアクセスであれば、
そこで不一致が検出される。

【００５８】また、保護キーレジスタ２０−１、・・・
２０−ｋに登録済みのメモリブロック上位アドレスのい
ずれかとたまたま一致しても、実行中のプロセス番号
（ＣＰＩＤ）と登録されているプロセス番号（ＰＩＤ）
が異なるため、やはり不一致が検出される。

【００５９】状態レジスタ２４に不一致が検出されると
アクセス制御部１６が、並行して行われているメモリプ
ール１８へのアクセスを直ちに中止させ、プロセッサ１
１に例外事象が発生したことを通知する。

【００６０】以上の方法によって不正なメモリアクセス
に対する保護をかけることができる。

【００６１】図５は本発明のメモリ保護チェックを実現
するためのタイムシーケンスを示したものである。

【００６２】図５において送信側スレッド６５（プロセ
スの最小単位）から受信側スレッド６６にメモリブロッ
ク２５−３を介してメッセージ転送する場合を例に説明
する。

【００６３】（ステップ６７）カーネルのスケジューラ
６４は次に実行すべきスレッドを決めるプログラムであ
り、送信側スレッド６５を実行する場合には対応する送
信側プロセス番号（ＳＩＤ）を図１に示した機構によ
り、メモリシステム内のカレントキーレジスタ１９に登
録する。

【００６４】（ステップ６８−６９）送信側スレッド６
５の実行が開始されると、送信側スレッド６５はカーネ
ルのメモリ管理プログラム６３に、必要なサイズのメモ
リブロックの捕捉（ハント）を要求する。

【００６５】（ステップ７０−７２）メモリ管理プログ
ラム６３は図１の機構を用いてメモリプール内の空きメ
モリブロック２５−３を見つけると、対応するメモリ保
護制御部１７内の保護キーレジスタ２０−２にメモリブ
ロック要求元のプロセス番号（ＳＩＤ）とメモリブロッ
ク上位アドレスを登録する。

【００６６】また、バッファサイズ−１の値（マスクパ
タン）をカレントキーレジスタ１９に設定する。

【００６７】そしてその先頭アドレスを送信側スレッド
６５に返送する。

【００６８】（ステップ７３−７４）これでカレントキ
ーレジスタ１９と保護キーレジスタ２０−２の両方への
登録が完了したので、これ以降メモリブロック２５−３
へのアクセスチェックができる状態になり、送信スレッ
ド６５からのメモリブロック２５−３へのアクセスがあ
る度にチェックが行われる。

【００６９】即ちこの期間において送信側スレッド６５
以外のスレッドが当該メモリブロックにアクセスすると
エラーを検出することができる。

【００７０】（ステップ７５−８０）送信側スレッド６
５がメモリブロック２５−３にメッセージを書込んでメ
モリブロックの使用が終了すると、カーネルのメモリ管
理プログラム６３はメモリ保護制御部に登録しておいた
プロセス番号（ＳＩＤ）を削除する。

【００７１】送信側スレッド６５の処理が終了してカー
ネルのスケジューラ６４に制御が戻ると、スケジューラ
６４はカレントキーレジスタ１９に格納してあったカレ
ントプロセス番号を削除し、次に実行するスレッド（受
信側スレッド６６）が決まると、そのプロセス番号（Ｒ
ＩＤ）をカレントキーレジスタ１９に登録する。

【００７２】（ステップ８１−８４）受信側スレッド６
６に制御が渡り、受信側スレッド６６が受信システムコ
ールを発すると、カーネルのメモリ管理プログラム６３
がメモリブロックに対応する保護制御部にメモリブロッ
ク使用元のプロセス番号（ＲＩＤ）を登録する。

【００７３】これによってメモリブロック２５−３への
アクセスチェックの準備が完了した。

【００７４】（ステップ８５−８６）受信側スレッド６
６がメモリアクセスを行うと、その度に対応するメモリ
ブロックのプロセス番号とカレントキーレジスタ１９内
のプロセス番号との比較を行い、イリーガルアクセスで
ないかどうかチェックする。

【００７５】（ステップ８７−９１）受信側スレッド６
６はメモリブロック２５−３を使用し終わると、カーネ
ルのメモリ管理プログラム６３が保護キーレジスタ２０
−２に登録しておいたＲＩＤを削除し、続いて受信側ス
レッド６６の処理が終了してスケジューラ６４に制御が
戻るとカレントキーレジスタ１９のＲＩＤを削除する。

【００７６】図６は本発明の第２の実施例の装置を組み
込んだシステム構成図である。

【００７７】同図において１０１はプロセッサ、１０２
はメモリバス、１０３は本発明を含むメモリシステム、
１０４はメモリアドレスレジスタ、１０５はメモリデー
タレジスタ、１０６はメモリシステム１０３の全体制御
を司るアクセス制御部、１０７はメモリ保護テーブル、
１０８は複数のメモリブロックから構成されるメモリプ
ール、１０９は現在実行中のプロセスの識別番号を記憶
するカレントキーレジスタ、１１０はメモリ保護テーブ
ル１０７の内容とカレントキーレジスタ１０９の内容と
の比較を行う比較器である。

【００７８】このうちプロセツサ１０１、メモリバス１
０２、メモリアドレスレジスタ１０４、メモリデータレ
ジスタ１０５、メモリプール１０８、カレントキーレジ
スタ１０９はそれぞれ図１の対応する部分と同様の構成
である。

【００７９】メモリプール１０８は複数のメモリブロッ
ク１１１（連続するメモリエリアを一定長に区切り、そ
の各々をメモリブロックと称する）を収容するランダム
アクセスメモリで、０番地からアドレス付けが行われて
いるものとする。メモリブロック単位で書込み読み出し
等の保護が行われる。

【００８０】メモリ保護テーブル１０７は複数の保護キ
ー情報を収容するランダムアクセスメモリで、各保護キ
ー情報２１はメモリプール１０８内の対応するメモリブ
ロック１１１を保護するための情報を記憶するものであ
り、具体的にはそのメモリブロックの使用権を獲得して
いるプロセスの番号（ＰＩＤ）をあらわす。

【００８１】メモリプール１０８は通常のメモリアクセ
スモードにおいて、メモリアドレスレジスタ１０４で指
定されたアドレスをもとに、メモリデータレジスタ１０
５で指定されたデータの書込み、あるいは指定されたア
ドレスのデータをメモリデータレジスタ１０５に読み出
しを行う。

【００８２】一方、メモリ保護テーブル１０７は通常の
メモリアクセスモードの他にＩ／Ｏアクセスモードでも
動作する。

【００８３】メモリアクセスモードにおいては保護キー
情報の読み出しを行い、Ｉ／Ｏアクセスモードにおいて
は保護キー情報の登録等を行う。

【００８４】即ちメモリアクセスモードではメモリプー
ル１０８側ではメモリアドレスレジスタ１０４で指定さ
れたアドレスのメモリブロックへのアクセスを行う一
方、これと並行してメモリアドレスレジスタ１０４の情
報がメモリ保護テーブル１０７に入力される。

【００８５】保護キー情報とメモリブロックはそれぞれ
対応し、メモリプール１０８の先頭からＫ番目のメモリ
ブロックに対応する保護キー情報はメモリ保護テーブル
１０７の先頭からＫ番目に記憶されている。

【００８６】したがって、各メモリブロックサイズがＮ
（＝２ⁿ）バイト、各保護キー情報のサイズがＪ（＝２
^j）バイトの場合、予めカレントキーレジスタ１０９に
ｎ個の１が並んだマスクパタンを記憶しておく。

【００８７】そしてメモリブロックへのアクセスが生じ
ると、（メモリアドレスレジスタ１０４のアドレスの下
位ｎビットを除いた値）×Ｊをテーブル先頭アドレスか
らのオフセット値としてメモリ保護テーブル１０７をア
クセスすることにより、対応する保護キー情報を読み出
すことができる。

【００８８】読み出した保護キー情報は比較器１１０に
入力され、カレントキーレジスタ１０９内のカレントキ
ー情報（現在実行中のＰＩＤ）と比較される。

【００８９】一致していれば、メモリブロックをアクセ
スを許可されたプロセスが実際にアクセスを行ったので
メモリブロックの読み書きをそのまま許容する。

【００９０】一致していなければ、現在実行中のプロセ
スはメモリブロックアクセスを許可されたプロセスと異
なるので、進行中のメモリプール１０８へのアクセスを
中止し、インタフェース線１１２、１１３を経由して例
外の発生をプロセッサ１０１に通知する。

【００９１】

【発明の効果】以上説明したように、本発明のメモリ保
護装置によればメモリ保護情報記憶手段（メモリ保護制
御部、メモリ保護テーブル）には保護キー情報を、カレ
ントキーレジスタには実行環境を示す属性キー情報を記
憶し、メモリアクセスと並行して両識別情報を比較して
エラーチェックを行うことによって、性能を低下させず
に、信頼性の高いシステムを構築することが可能とな
る。

【００９２】また、マスクパタンを用いることによって
各種バッファサイズに柔軟に対応することができる。

【図面の簡単な説明】

【図１】本発明の第１の装置を組み込んだシステムのブ
ロック図である。

【図２】メモリバス上のメモリアクセスモードにおける
アドレス、データ情報である。

【図３】メモリバス上のＩ／Ｏアクセスモードにおける
アドレス、データ情報である。

【図４】メモリ保護チェックの手順を示したものであ
る。

【図５】メモリ保護チェックを実現するためのタイムシ
ーケンスである。

【図６】本発明の第２の実施例の装置を組み込んだシス
テムのブロック図である。

【符号の説明】

１１プロセッサ１３本発明の第１の実施例を含むメモリシステム１７メモリ保護制御部１８メモリプール１９カレントキーレジスタ２０−１、２０−２、・・・２０−ｋ保護キーレジス
タ２１保護キー情報２１−１、２１−２、・・・２１−ｋ比較器２２−１、２２−２、・・・２２−ｋ保護セル２３一致アドレス生成器２４状態レジスタ２５−１、２５−２、２５−３、・・・２５−ｋメモ
リブロック４１メモリアドレス４２メモリデータ５１Ｉ／Ｏ制御モード指定フィールド５２コマンドフィールド５３メモリブロック上位アドレス５４、５６プロセス番号５５マスクパタン６３メモリ管理プログラム６４スケジューラ６５送信側スレッド６６受信側スレッド１０１プロセッサ１０３本発明の第２の実施例を含むメモリシステム１０７メモリ保護テーブル１０８メモリプール１９０カレントキーレジスタ１１０比較器

Claims

【特許請求の範囲】

【請求項１】複数のメモリブロックと、各メモリブロ
ックに対応して保護情報を格納する複数個のメモリ保護
情報記憶手段と、あるメモリブロックに関する属性情報
を記憶するカレントキー情報記憶手段とを備え、あるメモリブロックをアクセスする前に予め、該メモリ
ブロックに対応するメモリ保護情報記憶手段に保護キー
を設定し、該メモリブロックに関する属性キーをカレン
トキー情報記憶手段に設定しておき、メモリブロックへ
のアクセスがある度に該メモリアクセスと並行して、メ
モリ保護記憶手段内の該メモリアドレスに対応するメモ
リブロックの保護キーとカレントキー情報記憶手段内の
属性キーとを比較し、予め定められた条件を満足すれば
該メモリアクセスを許容し、満足しなければ該メモリア
クセスを禁止してアクセス違反が生じたことを外部に通
知することを特徴とするメモリ保護装置。
【請求項２】前記複数個のメモリ保護情報記憶手段を
連想メモリを用いて構成し、メモリアドレス情報をもと
に前記複数個のメモリ保護情報記憶手段が互いに並列的
に動作する連想検察を行うことによって、前記複数個の
メモリ保護情報記憶手段の中から当該メモリブロックに
対応するメモリ保護情報記憶手段を選択することを特徴
とする請求項１記載のメモリ保護装置。
【請求項３】前記複数個のメモリ保護情報記憶手段を
ランダムアクセスメモリを用いて構成し、メモリアドレ
ス情報の上位ビットをインデクシングして前記複数個の
メモリ保護情報記憶手段の中から当該メモリブロックに
対応するメモリ保護情報記憶手段を選択することを特徴
とする請求項１記載のメモリ保護装置。
【請求項４】任意のＮバイト長のメモリブロックに対
してｌｏｇ₂Ｎビットをマスクパタンとして前記カレン
トキー情報記憶手段に記憶しておき、前記メモリアドレ
スの下ｌｏｇ₂Ｎビットをマスクして連想検索すること
により、任意のサイズのメモリブロックの保護を行うこ
とを特徴とする請求項２記載のメモリ保護装置。
【請求項５】任意のＮバイト長のメモリブロックに対
してｌｏｇ₂Ｎビットをマスクパタンとして前記カレン
トキー情報記憶手段に記憶しておき、前記メモリアドレ
スの下ｌｏｇ₂Ｎビットを除いた値×保護キー情報長を
オフセット値としてメモリ保護情報記憶手段にアクセス
することにより、任意のサイズのメモリブロックの保護
を行うことを特徴とする請求項３記載のメモリ保護装
置。