JP2982338B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2982338B2 JP2982338B2 JP3047999A JP4799991A JP2982338B2 JP 2982338 B2 JP2982338 B2 JP 2982338B2 JP 3047999 A JP3047999 A JP 3047999A JP 4799991 A JP4799991 A JP 4799991A JP 2982338 B2 JP2982338 B2 JP 2982338B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor device
- ceramic base
- die stage
- die
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/75301—Bonding head
- H01L2224/75302—Shape
- H01L2224/75303—Shape of the pressing surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8312—Aligning
- H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8314—Guiding structures outside the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Die Bonding (AREA)
Description
【0001】
【産業上の利用分野】本発明は、セラミック基台の表面
に被着した導電膜よりなるダイステージと半導体チップ
との間に介在させた導電性部材を溶融し、ダイステージ
と半導体チップとを導電性部材により接合して構成した
半導体装置、特にセラミック基台に搭載した際の半導体
チップの割れをなくすことのできる半導体装置に関す
る。
に被着した導電膜よりなるダイステージと半導体チップ
との間に介在させた導電性部材を溶融し、ダイステージ
と半導体チップとを導電性部材により接合して構成した
半導体装置、特にセラミック基台に搭載した際の半導体
チップの割れをなくすことのできる半導体装置に関す
る。
【0002】
【従来の技術】次に、従来の半導体装置について図2を
参照しながら説明する。図2は、従来の半導体装置を説
明するための図であって、同図(a) は半導体装置の要部
の模式的側断面図、同図(b) 及び同図(c) は半導体チッ
プをセラミック基台のダイステージに接合する状態を模
式的に示す工程順図、同図(d) は半導体チップに割れが
発生した状態を模式的に示す要部側断面図である。な
お、本明細書においては、同一部品、同一材料等に対し
ては全図をとおして同じ符号を付与してある。
参照しながら説明する。図2は、従来の半導体装置を説
明するための図であって、同図(a) は半導体装置の要部
の模式的側断面図、同図(b) 及び同図(c) は半導体チッ
プをセラミック基台のダイステージに接合する状態を模
式的に示す工程順図、同図(d) は半導体チップに割れが
発生した状態を模式的に示す要部側断面図である。な
お、本明細書においては、同一部品、同一材料等に対し
ては全図をとおして同じ符号を付与してある。
【0003】同図(a) に示すように従来の半導体装置
は、セラミック基台、例えば表面にモリブデン(Mo)とマ
ンガン(Mn)よりなる合金膜、ニッケル(Ni)膜、金(Au)膜
をこの順に被着して形成されたダイステージ11a を有す
るセラミック基台11と、このセラミック基台11のダイス
テージ11a に、例えばシリコン(Si)と金(Au)よりなる共
晶合金32' で接合された半導体チップ31とを含んで構成
したものである。
は、セラミック基台、例えば表面にモリブデン(Mo)とマ
ンガン(Mn)よりなる合金膜、ニッケル(Ni)膜、金(Au)膜
をこの順に被着して形成されたダイステージ11a を有す
るセラミック基台11と、このセラミック基台11のダイス
テージ11a に、例えばシリコン(Si)と金(Au)よりなる共
晶合金32' で接合された半導体チップ31とを含んで構成
したものである。
【0004】そして、通常のダイボンダーを使用して行
われるセラミック基台11のダイステージ11a と半導体チ
ップ31との接合は、同図(b) に示すように400〜45
0度C程度に加熱したダイボンダーの加熱台34にセット
したセラミック基台11のダイステージ11a 上にシリコン
を数パーセント含んで平面形状が半導体チップ31の平面
形状と略同じ大きさをして厚さが20〜30μmの金ペ
レット32を載置し、そして、かかる状態の半導体チップ
31をダイボンダーのコレット35により金ペレット32に押
圧しながらこの金ペレット32と半導体チップ31とを機械
的に擦り合わせることにより構成されるシリコンと金か
らなる低融点の共晶合金32' を上記温度で溶融して行っ
ていた。
われるセラミック基台11のダイステージ11a と半導体チ
ップ31との接合は、同図(b) に示すように400〜45
0度C程度に加熱したダイボンダーの加熱台34にセット
したセラミック基台11のダイステージ11a 上にシリコン
を数パーセント含んで平面形状が半導体チップ31の平面
形状と略同じ大きさをして厚さが20〜30μmの金ペ
レット32を載置し、そして、かかる状態の半導体チップ
31をダイボンダーのコレット35により金ペレット32に押
圧しながらこの金ペレット32と半導体チップ31とを機械
的に擦り合わせることにより構成されるシリコンと金か
らなる低融点の共晶合金32' を上記温度で溶融して行っ
ていた。
【0005】
【発明が解決しようとする課題】前述したようにダイス
テージ11a へ半導体チップ31の接合を完了したセラミッ
ク基台11は、ダイボンダーの加熱台34から降ろされて自
然冷却状態下で常温に戻されることとなる。
テージ11a へ半導体チップ31の接合を完了したセラミッ
ク基台11は、ダイボンダーの加熱台34から降ろされて自
然冷却状態下で常温に戻されることとなる。
【0006】ところが、セラミック基台、例えばアルミ
ナを母材とするセラミック基台11の熱膨張係数は6.5 〜
7 ×10-6/ °C程度で、シリコンを母材とする半導体チ
ップ31の熱膨張係数2.6 ×10-6/ °Cより大きい。
ナを母材とするセラミック基台11の熱膨張係数は6.5 〜
7 ×10-6/ °C程度で、シリコンを母材とする半導体チ
ップ31の熱膨張係数2.6 ×10-6/ °Cより大きい。
【0007】このため、前述した如く400〜450度
C程度に加熱された状態で半導体チップ31を搭載した後
に常温に戻されたセラミック基台11は、図2の(d) 図に
示すように半導体チップ31を凸面にして反ることとな
り、特に1辺が10mmを越えるような半導体チップ31
には割れ31a を間々発生していた。
C程度に加熱された状態で半導体チップ31を搭載した後
に常温に戻されたセラミック基台11は、図2の(d) 図に
示すように半導体チップ31を凸面にして反ることとな
り、特に1辺が10mmを越えるような半導体チップ31
には割れ31a を間々発生していた。
【0008】本発明は、このような問題を解消するため
になされたものであって、その目的はセラミック基台に
搭載した際の半導体チップの割れをなくすことのできる
半導体装置の提供にある。
になされたものであって、その目的はセラミック基台に
搭載した際の半導体チップの割れをなくすことのできる
半導体装置の提供にある。
【0009】
【課題を解決するための手段】前記目的は、図1に示す
如くセラミック基台21の表面に被着した導電膜よりなる
ダイステージ21a と半導体チップ31との間に介在させた
導電性部材を溶融し、ダイステージ21a と半導体チップ
31とを導電性部材により接合して構成した半導体装置に
おいて、ダイステージ21a の領域内周辺部に導電性を有
し且つ応力を吸収する部材よりなる複数の柱状突起21c
が点在されて設けられていることを特徴とする半導体装
置により達成される。
如くセラミック基台21の表面に被着した導電膜よりなる
ダイステージ21a と半導体チップ31との間に介在させた
導電性部材を溶融し、ダイステージ21a と半導体チップ
31とを導電性部材により接合して構成した半導体装置に
おいて、ダイステージ21a の領域内周辺部に導電性を有
し且つ応力を吸収する部材よりなる複数の柱状突起21c
が点在されて設けられていることを特徴とする半導体装
置により達成される。
【0010】特に、前記目的は応力を吸収する部材が炭
素系部材を特徴とする半導体装置により効果的に達成さ
れる。
素系部材を特徴とする半導体装置により効果的に達成さ
れる。
【0011】
【作用】本発明の半導体装置においては、図1に示すよ
うにセラミック基台21のダイステージ21a の領域内周辺
部に導電性を有し且つ脆い炭素系部材、例えば黒鉛( グ
ラファイト) よりなる複数の柱状突起21c が点在されて
設けられている。
うにセラミック基台21のダイステージ21a の領域内周辺
部に導電性を有し且つ脆い炭素系部材、例えば黒鉛( グ
ラファイト) よりなる複数の柱状突起21c が点在されて
設けられている。
【0012】したがって、半導体チップ31とダイステー
ジ21a との間に介在させた導電性部材、例えば図2の従
来の半導体装置の構成に使用されている金ペレット32を
400〜450度C程度に加熱して溶融し、半導体チッ
プ31をダイステージ21a に接合した際におけるこの半導
体チップ31の裏面に金ペレット32が溶融してなる共晶合
金32'が接合している領域、すなわち接合領域は狭くな
る。
ジ21a との間に介在させた導電性部材、例えば図2の従
来の半導体装置の構成に使用されている金ペレット32を
400〜450度C程度に加熱して溶融し、半導体チッ
プ31をダイステージ21a に接合した際におけるこの半導
体チップ31の裏面に金ペレット32が溶融してなる共晶合
金32'が接合している領域、すなわち接合領域は狭くな
る。
【0013】このため、半導体チップ31をダイステージ
21a に接合した後に上記温度から常温に戻されたセラミ
ック基台21が半導体チップ31を凸面にした状態で反って
も、半導体チップ31に加わる曲の力は弱くなるととも
に、場合によってはこの力を柱状突起21c が破壊して吸
収するから、半導体チップ31には図2で示す割れ31a は
発生しない。
21a に接合した後に上記温度から常温に戻されたセラミ
ック基台21が半導体チップ31を凸面にした状態で反って
も、半導体チップ31に加わる曲の力は弱くなるととも
に、場合によってはこの力を柱状突起21c が破壊して吸
収するから、半導体チップ31には図2で示す割れ31a は
発生しない。
【0014】また、黒鉛製の柱状突起21c は半導体チッ
プ31に接触しているため、半導体チップ31とダイステー
ジ21a との間の電気的な抵抗値が増大することもないの
で半導体装置の電気的な性能が低下することもない。
プ31に接触しているため、半導体チップ31とダイステー
ジ21a との間の電気的な抵抗値が増大することもないの
で半導体装置の電気的な性能が低下することもない。
【0015】
【実施例】以下、本発明の一実施例について図1を参照
して説明する。図1は、本発明の一実施例の半導体装置
を説明するための図であって、同図(a) は半導体装置の
要部の模式的側断面図、同図(b) はセラミック基台の形
成法を模式的に示す要部側断面図、同図(c) はセラミッ
ク基台の要部平面図である。
して説明する。図1は、本発明の一実施例の半導体装置
を説明するための図であって、同図(a) は半導体装置の
要部の模式的側断面図、同図(b) はセラミック基台の形
成法を模式的に示す要部側断面図、同図(c) はセラミッ
ク基台の要部平面図である。
【0016】本発明の一実施例の半導体装置は同図(a)
〜同図(c)に示すように、表面に、例えばモリブデン(M
o)とマンガン(Mn)よりなる合金膜と、ニッケル(Ni)膜
と、金(Au)膜とをこの順に被着して形成したダイステー
ジ21a と、このダイステージ21a の領域内周辺部に点在
させて設けた嵌着穴21b に導電性を有し且つ脆い炭素系
部材、例えば黒鉛 (グラファイト) 棒33を嵌着してなる
柱状突起21c とを有するセラミック基台21と、セラミッ
ク基台21のダイステージ21a に、例えばシリコン(Si)と
金(Au)よりなる共晶合金32' で接合された半導体チップ
31とを含んで構成したものである。
〜同図(c)に示すように、表面に、例えばモリブデン(M
o)とマンガン(Mn)よりなる合金膜と、ニッケル(Ni)膜
と、金(Au)膜とをこの順に被着して形成したダイステー
ジ21a と、このダイステージ21a の領域内周辺部に点在
させて設けた嵌着穴21b に導電性を有し且つ脆い炭素系
部材、例えば黒鉛 (グラファイト) 棒33を嵌着してなる
柱状突起21c とを有するセラミック基台21と、セラミッ
ク基台21のダイステージ21a に、例えばシリコン(Si)と
金(Au)よりなる共晶合金32' で接合された半導体チップ
31とを含んで構成したものである。
【0017】なお、共晶合金32' によるセラミック基台
21のダイステージ21a への半導体チップ31の接合は、図
2の(b)及び(c) 図に説明した方法に準じて行うもの
で、ここでの図示は割愛するが、400〜450度C程
度に加熱したセラミック基台21のダイステージ21a に載
置した金ペレット32と半導体チップ31とを機械的に擦り
合わせることにより構成されるシリコンと金からなる低
融点の共晶合金32' により行なわれている。
21のダイステージ21a への半導体チップ31の接合は、図
2の(b)及び(c) 図に説明した方法に準じて行うもの
で、ここでの図示は割愛するが、400〜450度C程
度に加熱したセラミック基台21のダイステージ21a に載
置した金ペレット32と半導体チップ31とを機械的に擦り
合わせることにより構成されるシリコンと金からなる低
融点の共晶合金32' により行なわれている。
【0018】したがって、このように構成した本発明の
一実施例の半導体装置においては、半導体チップ31の裏
面の中心領域が共晶合金32' と接続することとなる。こ
のため、半導体チップ31をダイステージ21a に接合した
後に、高温から常温に戻されたセラミック基台21が半導
体チップ31を凸面にした状態で反っても、半導体チップ
31に加わる曲の力は弱くなるとともに、場合によっては
この力を柱状突起21c が破壊して吸収するから、半導体
チップ31には図2で示す割れ31a は発生しない。
一実施例の半導体装置においては、半導体チップ31の裏
面の中心領域が共晶合金32' と接続することとなる。こ
のため、半導体チップ31をダイステージ21a に接合した
後に、高温から常温に戻されたセラミック基台21が半導
体チップ31を凸面にした状態で反っても、半導体チップ
31に加わる曲の力は弱くなるとともに、場合によっては
この力を柱状突起21c が破壊して吸収するから、半導体
チップ31には図2で示す割れ31a は発生しない。
【0019】また、黒鉛製の柱状突起21c は導電性であ
り且つ半導体チップ31の裏面にも接触しているため、半
導体チップ31とダイステージ21a との間の電気的な抵抗
値が増大することもないので半導体装置の電気的な性能
が低下することもない。
り且つ半導体チップ31の裏面にも接触しているため、半
導体チップ31とダイステージ21a との間の電気的な抵抗
値が増大することもないので半導体装置の電気的な性能
が低下することもない。
【0020】
【発明の効果】以上説明したように本発明は、セラミッ
ク基台に搭載した際の半導体チップの割れをなくすこと
のできる半導体装置の提供を可能にする。
ク基台に搭載した際の半導体チップの割れをなくすこと
のできる半導体装置の提供を可能にする。
【図1】は、本発明の一実施例の半導体装置を説明する
ための図、
ための図、
【図2】は、従来の半導体装置を説明するための図であ
る。
る。
11と21は、セラミック基台、 11a と21a は、ダイステージ、 21b は、嵌着穴、 21c は、柱状突起、 31は、半導体チップ、 31a は、割れ、 32は、金ペレット、 32' は、共晶合金、 33は、黒鉛棒、 34は、加熱台、 35は、コレットをそれぞれ示す。
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 23/13 H01L 21/52
Claims (2)
- 【請求項1】 セラミック基台(21)の表面に被着した導
電膜よりなるダイステージ(21a) と半導体チップ(31)と
の間に介在させた導電性部材を溶融し、ダイステージ(2
1a) と半導体チップ(31)とを導電性部材により接合して
構成した半導体装置において、前記ダイステージ(21a)
の領域内周辺部に導電性を有し且つ応力を吸収する部材
よりなる複数の柱状突起(21c) が点在されて設けられて
いることを特徴とする半導体装置。 - 【請求項2】 請求項1記載の応力を吸収する部材が炭
素系部材であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3047999A JP2982338B2 (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3047999A JP2982338B2 (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04283947A JPH04283947A (ja) | 1992-10-08 |
JP2982338B2 true JP2982338B2 (ja) | 1999-11-22 |
Family
ID=12791019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3047999A Expired - Fee Related JP2982338B2 (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2982338B2 (ja) |
-
1991
- 1991-03-13 JP JP3047999A patent/JP2982338B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04283947A (ja) | 1992-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6461890B1 (en) | Structure of semiconductor chip suitable for chip-on-board system and methods of fabricating and mounting the same | |
JP2994510B2 (ja) | 半導体装置およびその製法 | |
CN107615464B (zh) | 电力用半导体装置的制造方法以及电力用半导体装置 | |
EP0285074B1 (en) | Pressure-contact type semiconductor device | |
JPH04162756A (ja) | 半導体モジュール | |
JPH06502962A (ja) | ダイス固着構造 | |
JP2956786B2 (ja) | 合成ハイブリッド半導体ストラクチャ | |
JP3336982B2 (ja) | 半導体装置およびその製造方法 | |
US5866951A (en) | Hybrid circuit with an electrically conductive adhesive | |
JP2982338B2 (ja) | 半導体装置 | |
JP3531580B2 (ja) | ボンディング方法 | |
JPH07176664A (ja) | 半導体装置およびその製造方法 | |
JPS60120543A (ja) | 半導体装置およびそれに用いるリ−ドフレ−ム | |
JPH07105460B2 (ja) | 半導体装置 | |
JP3908590B2 (ja) | ダイボンディング方法 | |
JP3472342B2 (ja) | 半導体装置の実装体の製造方法 | |
JP3522975B2 (ja) | 半導体装置 | |
JPS59177957A (ja) | チツプ実装方法 | |
JPH10261735A (ja) | 半導体装置およびその製造方法 | |
JP3283119B2 (ja) | 回路基板 | |
JP2004071608A (ja) | 半導体装置の製造装置 | |
JP3168889B2 (ja) | 半導体素子の実装方法 | |
JP2764685B2 (ja) | 半導体装置とその製造方法 | |
JPWO2016171122A1 (ja) | 半導体装置及びその製造方法 | |
JPS62147736A (ja) | 半導体素子の搭載方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |
|
LAPS | Cancellation because of no payment of annual fees |