JP2982194B2

JP2982194B2 - 画像信号演算装置

Info

Publication number: JP2982194B2
Application number: JP2001883A
Authority: JP
Inventors: 宏森戸
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-01-08
Filing date: 1990-01-08
Publication date: 1999-11-22
Anticipated expiration: 2014-11-22
Also published as: JPH03206780A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、画像信号演算装置に関し、特にカメラの合
焦演算等の画像信号に高度な演算操作を加えるに適した
画像信号演算装置に関する。

〔従来の技術〕

従来、この種の演算装置は、アナログ信号処理技術を
利用したものとなっていた。例えば、カメラの合焦演算
に用いられた従来の画像信号演算装置として、第７図に
示されたもの（「日本工業技術センターセミナーテキス
ト、Ｔ−1936」38〜39頁参照）がある。

第７図は、画像信号入力端子17からの入力信号をフィ
ルタ18〜20を介して切換回路21に入力し、この切換回路
21の出力をアナログディジタル（以下ADという）変換器
22でディジタル信号に変換し、演算装置９により演算を
行うものである。

この構成の装置における合焦動作は、合焦状態の良い
ほど画像信号に含まれる高周波成分が増すことを利用し
て行われる。すなわち、演算装置９はある合焦状態にお
いて切換装置21、AD変換器22を介し適度に通過帯域が割
付けられた３つのフィルタ18〜20の出力レベルをセンス
することにより、画像信号入力端子19に加えられる画像
信号が周波数成分を知り、次に合焦状態を一方向にづら
し、この新たな合焦状態における画像信号が周波数成分
と前の状態の周波数成分とを比較することにより合焦状
態をより良くする制御方向を検出している。なお、この
図には示されないが、一般にスチルカメラ、ビデオカメ
ラ等における合焦状態の変更は、演算装置９の制御によ
って光学装置をモータ等により駆動することにより行わ
れる。

〔発明が解決しようとする課題〕

上述した従来の画像信号演算装置は、アナログ技術を
利用し構成されているため、一般のアナログ技術と同様
に、調整を必要とする、集積回路化が困難である、製造
精度が低い等の欠点を有する。

例えば、第７図における３つのフィルタ18〜20は適度
に通過帯域が設定されることを要し、その設定精度，フ
ィルター次数も高次のものを要求される上、さらに任意
の合焦状態における画像信号の周波数成分をより良く知
るためには通過帯域がさらに細分化されたより多くのフ
ィルタを必要とする。

最近のディジタルフィルタ技術では、フィルタ精度は
概ね水晶等により発生する高精度のサンプリングクロッ
ク信号の精度に依存するのみであり、またフィルタ次数
は40〜80次になるものも実現されており、さらにフィル
タ特性は一つの演算系に任意の係数を与えることにより
自由に決定できると言う利便性を有している。

従来、このようなディジタル技術の利便性を活用しえ
なかった理由としては、ディジタルフィルタ技術を提供
する演算装置が、一般に半導体集積回路として提供さ
れ、その最高演算速度が50ns程度であるのに対し、画像
信号の帯域は5MHz程度まで伸びているため充分な演算回
数を得ることが出来ないことがあげられる。

本発明の目的は、このような問題を解決し、合焦演算
等が画像のごく一部のみに対して行うことでも有効であ
ることに着目し、画像信号を一旦記憶装置内に蓄え、逐
次これに演算処理を加えることによりディジタル信号処
理技術を適用しうるようにした画像信号演算装置を提供
することにある。

〔課題を解決するための手段〕

本発明の画像信号処理装置の構成は、水平同期信号を
計数用タイミング制御信号入力とし垂直同期信号をその
リセット入力とした計数器の計数出力を記憶期間とし、
入力画像信号の所望の水平走査線位置または水平位置を
示すアドレス信号と一致する記憶期間を切換信号として
出力する切換信号発生器と、前記入力画像信号のサンプ
リングクロック信号をクロックとして入力し第１のメモ
リ制御信号を出力するメモリ制御信号発生器と、前記記
憶期間に入力画像信号を取込み記憶させる記憶装置と、
前記記憶期間以外の期間であって、前記記憶期間より長
い期間に前記入力画像信号にデイジタル処理を行う所定
演算処理を加えて出力すると共に第２のメモリ制御信号
を出力する演算処理装置と、前記記憶期間に前記切換信
号および前記入力画像信号を入力し前記記憶期間に前記
記憶装置に供給し前記記憶期間以外の期間に前記演算処
理装置に供給すると共にこの演算処理装置からの出力を
前記記憶装置に供給するように切換えかつ前記第１およ
び第２のメモリ制御信号を前記記憶装置に供給する切換
装置とを備えることを特徴とする。

本発明の構成において、切換信号発生器が、タイミン
グ制御信号を計数する計数器と、この計数器の出力とア
ドレス信号との一致を比較する比較器とを有し、前記計
数器のクロック入力に水平同期信号を、そのリセット入
力に垂直同期信号を入力するか、またはそのクロック入
力に画像信号のサンプリングクロック信号を、そのリセ
ット入力に前記水平同期信号を入力して構成することも
でき、また、アドレス信号が、記憶期間信号を入力した
演算処理装置により演算処理されたものであることもあ
る。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。本実
施例は、入力端子３〜５からの垂直同期信号，水平同期
信号およびアドレスが切換信号発生器６に接続され、こ
の切換え信号発生器６の出力が切換装置８の制御入力に
接続され、クロック入力端子２からのクロックがメモリ
制御信号発生器７を介し、画像信号入力端子1,演算装置
９のメモリ制御出力端，データ入出力端が各々切換装置
８の第一のメモリ制御入力端，第一のデータ入出力端，
第二のメモリ制御入力端，第二のデータ入出力端にそれ
ぞれ接続され、この切換装置８のメモリ制御出力端並び
に第三のデータ入出力端が記憶装置10のメモリ制御入力
端並びにデータ入出力端に接続されている。

また、切換信号発生器６は、第２図に示されるよう
に、比較器11,計数器12からなり、垂直同期信号入力端
子３が計数器12のリセット入力端，水平同期信号入力端
子４がクロック入力端に各々接続され、比較器11は、計
数器12の出力とアドレス入力端子５とに接続され、その
出力が切換信号出力端子13から取出される。

第３図は第２図の切換信号発生器６の動作を説明する
タイミングチャートである。この図において、H_Dは水平
同期信号、C₁は計数器12の計数値、Ｄはアドレス入力端
子５に加えられるデータ、Ｏは切換信号出力を示し、1H
とは一水平走査期間である次に第１図の動作について説明する。

第１図において、記憶装置10に対する入出力データ及
びメモリ制御信号は２箇所で生成される。その一方は画
像信号入力端子１及びクロック入力端子２からのクロッ
ク入力を基にメモリ制御信号発生器７により発生される
メモリ制御信号であり、画像信号を記憶装置10の内に取
り込む時に用いられるものであり、また他方は演算装置
９により生成される入出力データ並びにメモリ制御信号
であり、演算装置９が記憶装置10を操作しながらフィル
タ演算を遂行するために、用いられるものである。

また、これらの入出力データ，メモリ制御信号の選択
は切換装置８により行われ、切換装置８は切換信号発生
器６の制御のもとに記憶装置10が画像信号を取り込む
か、演算装置９の演算処理に供されるかを決定してい
る。

次に、切換信号発生装置６の動作について説明する。

切換信号発生装置６内の計数器12は、垂直同期信号入
力端子３に加えられる垂直同期信号によりリセットさ
れ、また水平同期信号入力端子４に加えられる水平同期
信号（第３図H_D）を計数する。従って、計数器12の計数
値C₁は、第３図のように水平同期信号H_Dに同期し、計数
値を増すことになる。

一方、アドレス入力端子５にn₁（任意の正の整数）が
与えられていると（第３図Ｄ）、比較器11は計数器12の
計数値がn₁と等しくなる一水平走査期間1Hの間、切換信
号出力端子13に出力を発生（第３図Ｏ）する。すなわ
ち、本実施例の記憶装置10は、一水平走査期間1Hの間は
画像信号の取込みに供され、残る期間は演算装置９の演
算処理に供されることとなる。

日本における標準画像信号は、一垂直走査期間内に26
2.5本の水平走査線を有するため、記憶装置10が画像信
号の取込みに割当てられる期間と演算処理に割当てられ
る時間の比は1:262.5であり、一般の演算装置を演算装
置９に用いてもフィルタ演算等に充分な時間が得られ
る。

また、本実施例においては、一水平走査期間の画像信
号のみを演算の対象とすることになるが、合焦演算等に
おいては、合焦の基準は画面の中心付近のみであること
から充分な演算が可能であるといえる。

さらに、第２図の切換信号発生装置６において、水平
同期信号入力端子４に画像信号のサンプリングクロック
信号を、計数器12のリセット入力端３に水平同期信号を
加えれば、計数器12が水平同期信号H_D毎にリセットさ
れ、サンプリングクロック信号を計数することにより、
到来している画像信号の水平走査線の位置を示すことに
なる。このため比較器11は常に水平走査線上の一定位置
にパルスを発生することにより、画面上の縦線状に画像
信号を取り込むことが可能となり、上述の水平走査線上
（横線状）の画像信号の取り込みと独立に、又は併用し
活用することもできる。

さらに、第２図の切換信号発生器６を複数個用い、そ
の出力の論理演算出力をもって切換装置８の制御を行え
ば、より高度な画像データ取り込みも可能となる。

第４図は本発明の第２の実施例を示すブロック図であ
る。本実施例は、その構成が概ね第１図と同じであるた
めその相違点について説明する。本実施例においては、
切換信号発生器６にクロック入力端子２も接続され、か
つアドレス入力端子として演算装置９の出力が入力さ
れ、さらに切換信号発生器６の出力は演算装置９の割込
信号入力に接続されている。また、第１図のアドレス入
力端子５はアレス入力端子5aとアドレス入力端子5bとに
分割され、アドレス入力端子5a及び5bには固定値、また
は演算装置９の出力が加えられ、後者の場合において
も、切換信号発生器６の動作速度に対しては十分低速な
切り替えが行われ概ね固定値とみなされる。

また、本実施例に用いるに好適な切換信号発生器６の
一例を、第５図に示し、第６図はその動作を説明するた
めのタイミングチャートを示す。

第５図の切換信号発生器６の構成のうち、垂直同期信
号入力端子3,水平同期信号入力端子4,計数器12,比較器1
1は第２図の切換信号発生器６と同様であり、前者は第
２図の切換信号発器６におけるアドレス入力端子５と同
様である。

この他の構成として、AND回路14,16およびダウンカウ
ンタからなる計数器15がある。比較器11の出力はAND回
路14,16の入力並びに計数器15のプリセット入力に接続
され、クロック入力端子２がAND回路14の入力に接続さ
れる。このAND回路14の出力は計数器15のクロック入力
に接続され、第二のアドレス入力端子5bが計数器15のプ
リセットデータ入力に接続され、この計数器15のボロー
出力がAND回路16に接続され、このAND回路16の出力が切
換信号発生器6aの出力として切換信号出力端子13に接続
されている。

次に、第５図の切換信号発生器の動作を、第６図のタ
イミング図により説明する。

第６図において、比較器11の出力O₁の発生までは第２
図と同様である。

比較器11の出力O₁は、計数器15のプリセット信号とし
て用いられているため、アドレス入力端子5bに加えられ
ているアドレスデータがn₂（任意の正か整数）とすれ
ば、比較器11の出力O₁が立上ると同時に計数器15にn₂が
セットされ、これと同時にAND回路14よりクロック信号
が供給されるようになり、その計数値をn₂−1,n₂−２
と、ダウンカウントすることとなる。この計数値が負に
達すると、ボロー信号O₂を発生するが、その間切換信号
出力端子13には切換信号出力O₃を発生することとなる。

この動作において、第５図の切換信号発生回路は、第
１のアドレス入力端子5aに与えられた値に相当する水平
走査線の初めから第２のアドレス入力端子5bに与えられ
た個数の画像信号を記憶装置10に取り込むよう制御する
ことが可能となり、第２図の切換信号発生器６より厳密
な制御を達成することとなる。

さらに、AND回路14,計数器15,第２のアドレス入力端
子5bに相当する構成要素をさらに複数有することによ
り、より高度な制御をなしうることは容易に理解され
る。

次に、第４図の動作を説明するが、第１図の実施例と
異る点についてのみ説明する。

まず、演算装置９の出力をもって切換信号発生器６の
アドレス入力としたのは、演算装置９がその実行しよう
とする演算内容に応じ自らが記憶装置10に取り込む画像
信号を指定できるようにしたものである。また、切換信
号発生器６の出力を演算装置９の割り込み入力とした点
は、記憶装置10が画像信号の取込みに供せられる期間、
演算装置９の演算処理遂行が困難となるため、これを演
算装置９に知らせようとしたものである。

〔発明の効果〕

以上説明したように本発明は、画像信号取込み用の記
憶装置を用いて、画像信号取込み、並びに演算装置の演
算遂行を切換え制御することにより、演算装置に与えら
れる演算時間を拡大し、従来困難であったカメラ等の合
焦演算にディジタル技術を活用できるようにしている。
従って、ディジタル技術における無調整，集積回路化が
容易，製造精度が高いといった利便性を利用でき、具体
的には合焦演算の40〜80次程度の高次フィルタが適用で
き、フィルタ特性の融通性の高い変更もできるという効
果をもたらす。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の切換信号発生器６の一例のブロック図、
第３図は第２図の動作を説明するタイミングチャート、
第４図は本発明の第２の実施例のブロック図、第５図は
第４図の切換信号発生器の一例のブロック図、第６図は
第５図の動作を説明するタイミングチャート、第７図は
従来の画像信号演算装置の一例を示すブロック図であ
る。１……画像信号入力端子（ディジタル）、２……クロッ
ク入力端子、３……垂直同期信号入力端子、４……水平
同期信号入力端子、5,5a,5b……アドレス入力端子、６
……切換信号発生器、７……メモリ制御信号発生器、8,
21……切換装置、９……演算装置、10……記憶装置、11
……比較器、12……計数器、13……切換え信号出力端
子、14,16……AND回路、15……計数器（ダウンカウン
ト）、17……画像信号入力端子（アナログ）、18〜20…
…フィルタ、22……アナログディジタル（AND）変換
器、H_D……水平同期信号、C₁,C₂……計数器、Ｄ……ア
ドレス値、O,O₃……切換信号出力、O₁,O₂……論理出力
信号。

Claims

(57)【特許請求の範囲】

【請求項１】水平同期信号を計数用タイミング制御信号
入力とし垂直同期信号をそのリセット入力とした計数器
の計数出力を記憶期間とし、入力画像信号の所望の水平
走査線位置または水平位置を示すアドレス信号と一致す
る記憶期間を切換信号として出力する切換信号発生器
と、前記入力画像信号のサンプリングクロック信号をク
ロックとして入力し第１のメモリ制御信号を出力するメ
モリ制御信号発生器と、前記記憶期間に入力画像信号を
取込み記憶させる記憶装置と、前記記憶期間以外の期間
であって、前記記憶期間より長い期間に前記入力画像信
号にデイジタル処理を行う所定演算処理を加えて出力す
ると共に第２のメモリ制御信号を出力する演算処理装置
と、前記記憶期間に前記切換信号および前記入力画像信
号を入力し前記記憶期間に前記記憶装置に供給し前記記
憶期間以外の期間に前記演算処理装置に供給すると共に
この演算処理装置からの出力を前記記憶装置に供給する
よう切換えかつ前記第１および第２のメモリ制御信号を
前記記憶装置に供給する切換装置とを備えることを特徴
とする画像信号演算装置。
【請求項２】切換信号発生器が、タイミング制御信号を
計数する計数器と、この計数器の出力とアドレス信号と
の一致を比較する比較器とを有し、前記計数器のクロッ
ク入力に水平同期信号を、そのリセット入力に垂直同期
信号を入力して構成される請求項１記載の画像信号演算
装置。
【請求項３】切換信号発生器が、タイミング制御信号を
計数する第１の計数器と、この第１の計数器の出力と第
１アドレス信号との一致を比較する比較器と、この比較
器の出力のある期間入力画像信号のクロック信号を計数
しリセット入力に前記水平同期信号を入力する第２の計
数器とを備え、この第２の計数器が第２のアドレス信号
まで計数した時前記比較器の出力をリセットするように
構成される請求項１記載の画像信号演算装置。
【請求項４】第1,第２のアドレス信号が、記憶期間信号
を入力した演算処理装置により演算処理されたものであ
る請求項３記載の画像信号演算装置。