JP2967554B2 - プログラミング可能なアンチヒューズ要素およびプログラミング可能な接続の形成方法 - Google Patents

プログラミング可能なアンチヒューズ要素およびプログラミング可能な接続の形成方法

Info

Publication number
JP2967554B2
JP2967554B2 JP5305249A JP30524993A JP2967554B2 JP 2967554 B2 JP2967554 B2 JP 2967554B2 JP 5305249 A JP5305249 A JP 5305249A JP 30524993 A JP30524993 A JP 30524993A JP 2967554 B2 JP2967554 B2 JP 2967554B2
Authority
JP
Japan
Prior art keywords
germanium
aluminum
programming
alloy
programmable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5305249A
Other languages
English (en)
Other versions
JPH06260558A (ja
Inventor
ドミニク・ジョセフ・シェピス
クリス・ベンカトラマン・スリクリシュナン
セシャドリ・サバンナ
マニュー・ジャムナダス・テジワニ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06260558A publication Critical patent/JPH06260558A/ja
Application granted granted Critical
Publication of JP2967554B2 publication Critical patent/JP2967554B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H01L23/5254—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H01L21/76894—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/933—Germanium or silicon or Ge-Si on III-V

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には集積回路素
子にプログラミング可能な接続を形成するプログラミン
グ可能な構造に関し、特に、集積回路素子の回路と回路
要素の間に接続を選択的に形成するアンチヒューズ構造
に関する。
【０００２】
【従来の技術】集積回路の製造で集積度が高くなると、
製造歩留りを許容レベルに保つために、経済的には、製
造されるほぼ全ての素子に冗長な回路を設けなければな
らなくなっている。ある程度完成した形にまで集積回路
を形成した後にテストを行い、可融リンクすなわちヒュ
ーズを高い電流で破壊することによって欠陥回路を切り
離すことができる。同じようなメカニズムは、例えばMo
bsenらによる米国特許第４９４３５３８号に見られる
「アンチヒューズ」に採用されている。ここでは、接続
を断つのではなく接続を形成するために絶縁体が破壊さ
れる。この処理はしばしば溶解した導電物質の高温フロ
ーを伴う。このような手法は広く採用されているが、い
くつか大きな欠点がある。ただし経済的にはかなり有用
である。
【０００３】周知の可融リンクの破壊及び周知のアンチ
ヒューズの絶縁体は本来、少なくとも集積回路の１部で
は、電気的応力、機械的応力、及び熱応力の原因にな
り、現在の修復技術の能力を超える破損の原因にもな
る。熱応力はまた、他のコネクタ内の金属マイグレーシ
ョン等のプロセスを招き、或いはトランジスタ特性を変
化させ、集積回路の性能が犠牲になることがある。従っ
て、ヒューズ、なかでもアンチヒューズに伴う比較的荒
いプロセスにより、製造歩留りが大きく低下し得る。更
に現在の技術では、チップが破損する可能性を許容でき
る程度まで小さくして接続を破壊することしか出来ない
場合は、可融リンクが破壊された時に冗長構造が接続さ
れるように、集積回路を設計する際にしばしば複雑な調
整が必要になる。これに代えて、冗長構造を切り離され
た構造に効果的、機能的に置き換えられるよう可融リン
クが破壊されるのと同じように、冗長なピンアウトすな
わちアドレス・デコーダを変更する必要も生じる。
【０００４】ヒューズとアンチヒューズの電気的プログ
ラミングは、場合によっては難しくなる。これは変更さ
れる集積回路チップとの接続が困難だからである。プロ
グラミング対象のヒューズやアンチヒューズのそれぞれ
に異なる電気接続点をチップに設けなければならないこ
とが多い。更にプログラマブル要素が破壊された時の他
の回路要素に対する破損の恐れを少なくするために、比
較的大きい「床面積」をヒューズに割当て、各ヒューズ
付近で伝熱、放熱によって温度を下げなければならな
い。
【０００５】またヒューズやアンチヒューズのプログラ
ミングでは、プロセス許容差（プログラミングの動作マ
ージン等）は、プログラミングが終わった時にプログラ
マブル要素が完全には破壊されないほど充分に小さい。
ヒューズはまた、充分な抵抗をもたせて製造しなければ
ならず、未処理のヒューズと「破壊された」ヒューズの
抵抗差は僅か数桁（数百等）であろう。逆にヒューズや
アンチヒューズ内のプログラマブル要素の感度が高いこ
とから、電気的バーンインの間に不意にプログラミング
が生じることも多い。
【０００６】
【発明が解決しようとする課題】本発明の目的は、集積
回路素子の導体相互間に、電気的または光学的にプログ
ラミング可能な接続点としてアンチヒューズ要素を提供
することである。
【０００７】本発明の他の目的は、横寸法が小さく、電
気的、光学的にプログラミング可能な接続構造を提供す
ることである。
【０００８】本発明の他の目的は、電気的または光学的
にプログラミングでき、プログラミングされた時に、本
発明に従ったプログラミングされていない接続構造と比
較して１万倍異なる抵抗値の変化を信頼性を損なわずに
示す接続構造を提供することである。
【０００９】
【課題を解決するための手段】本発明のアンチヒューズ
要素は、アルミニウムを含む本体と、前記アルミニウム
を含む本体と接して形成されたゲルマニウムの本体とか
らなり、加熱によって前記アルミニウムを含む本体と前
記ゲルマニウムの本体の合金を形成することによってプ
ログラミングされる。
【００１０】本発明の他の態様において、前記ゲルマニ
ウムの本体は、電気的抵抗加熱によって前記アルミニウ
ムを含む本体と前記ゲルマニウムの本体の合金を形成す
る温度にするのに十分な抵抗値をもつようにドーピング
される。
【００１１】本発明の他の態様に従ったプログラミング
可能な接続の形成方法は、アルミニウムを含む本体を被
着するステップと、前記アルミニウムを含む本体に接し
てゲルマニウムの本体を被着するステップと、前記アル
ミニウムを含む本体と前記ゲルマニウムの本体のそれぞ
れの少なくとも一部を約４２０℃を超える温度に選択的
に加熱して前記アルミニウムを含む本体と前記ゲルマニ
ウムの本体の合金を形成するステップとを含む。
【００１２】本発明の他の態様に従ったプログラミング
可能な接続の形成方法は、アルミニウムを含む本体を被
着するステップと、前記アルミニウムを含む本体に接し
てゲルマニウムの本体を被着するステップと、電気的抵
抗加熱によって前記アルミニウムを含む本体と前記ゲル
マニウムの本体の合金を形成する温度にするのに十分な
抵抗値をもつように前記ゲルマニウムの本体にドーピン
グするステップと、前記ゲルマニウムの本体の電気的抵
抗加熱により、前記ゲルマニウムの本体を加熱し、前記
ゲルマニウムの本体の少なくとも１部を、前記アルミニ
ウムを含む本体の少なくとも１部と合金化させるステッ
プとを含む。
【００１３】
【実施例】各図を参照する。図１はアンチヒューズ１０
０（図３）の初期の形成段階を示す。層１０は少なくと
も２つのトランジスタから成る集積回路を形成する複数
の層を表わす。以下これを「マスタスライス」と呼ぶ。
少なくとも２つのトランジスタを仮定するのは、冗長な
回路があり、コンタクトや他の回路に選択的に接続さ
れ、疑問のある動作や安定性がテストされてから製造プ
ロセス全体の歩留りが改良される任意の集積度の回路
に、本発明が適用できることを示すためである。実際か
かる冗長回路が形成されるのは、一般には大規模集積回
路だけであるが、本発明は原理的には、プログラミング
のために選択的な接続が行われたあらゆる素子に適用す
ることができる。従って本発明は、大規模集積回路に限
定されるものではなく、トランジスタや読取り専用メモ
リやデコーダ等、他の回路にも応用可能である。
【００１４】マスタスライス１０の表面には、絶縁層２
０と金属導体３０が順に形成されると仮定する。層間の
接着性を改良するための金属窒化物層３１、３２も示し
ているが、本発明の実現に特に重要ではない。導体３０
として望ましい物質はアルミニウムとアルミニウム銅の
合金である。アルミニウム銅合金は更に、Ａｌ−Ｃｕ／
Ｔｉ、Ａｌ−Ｃｕ−Ｇｅ／Ｔｉのようにチタン、ニッケ
ル、コバルト等で合金化することができる。或いはまた
アルミニウムとシリコンの合金も本発明を実施する際に
採用できる。基本的な条件は、ゲルマニウム本体に隣接
した導体または他の物質本体がアルミニウムを含み、合
金化のためのアルミニウム源として機能するということ
である。
【００１５】導体３０は、好適には重ね被着とこれに続
くエッチングによるパターニングによって形成される。
ただし導体の形成方法は本発明の主眼ではない。導体層
は、マスタスライス１０のある点（接続パッド等）に接
続され、なかの集積回路のある部分との接続点が形成さ
れる。絶縁体２０を介したこのマスタスライス１０との
接続３０は、本発明を実施する上では重要ではない。た
だし、周知の構造のスタッド４０をこのために用いるこ
とは望ましい。ただ本発明は、どのようなスタッド層に
も適用でき、例えば位置５０について後述する方法と同
じ方法で位置４０に実施することができる。
【００１６】従来のヒューズ等のプログラマブル接続構
造の基本的目的は、少なくとも同じ層か異なる層内にあ
る別の導体によってアクセス可能な点まで伸びた接続構
造を形成し、形成後に、後の動作によって構造の導電特
性が変化する接続構造を形成することである。本発明に
従って、別の絶縁酸化物層６０が完成した導体３０上に
被着され、別の導体を被着できるように平坦化される。
図の完成した導体３０は、集積回路の１部に対して接続
が出来る終端ノードを表わすとみることができ、実際の
終端は必要ない。
【００１７】次に酸化物が好適にはマスク（図示なし）
と共にパターニングされ、バイア７０が酸化物層６０を
通して、好適には（コスト的に可能であれば）導体３０
の厚みのかなりの部分までエッチングされる。次に図３
に示すように、バイアが部分的にか完全に、真正な（ド
ープされていない等）ゲルマニウムで充填される。これ
は好適にはバイアの底部のアルミニウムによる核生成を
通してバイア内のゲルマニウムが選択的に成長すること
による。ゲルマン（ＧｅＨ4 ）もしくはジゲルマン（Ｇ
ｅ2Ｈ6）または同様のガスを用いた約３５０℃の化学的
気相成長や、平行スパッタリング、電子サイクロトロン
共鳴（ＥＣＲ）スパッタリング等も適している。本発明
に従ったアンチヒューズはこの時点で完成するとみるこ
とができ、後述するように、プログラミングが光学的手
法によって行われる場合（すなわち電気的プログラミン
グを可能にする電気的接続１１０が上側に形成される前
に）プロセスのこの時点でプログラミングすることがで
きる。ただし、光学的手段による後のプログラミング
は、タングステン・キャップや反射アルミニウム接続点
を形成した後にも行える。光エネルギがアンチヒューズ
構造に届く必要はなく、熱がそこに伝わるだけでよいか
らである。従って、反射アルミニウム接続点がアンチヒ
ューズ構造上に形成されない場合でも、高融点物質等の
光吸収層をその上のアンチヒューズ位置に被着すること
ができる。またこの点に関しては、ゲルマニウムやアル
ミニウムの溶融は必要なく、固体拡散反応が極めて急速
に生じる温度まで加熱すればよい。
【００１８】バイア７０を部分的にのみ充填すれば、ア
ンチヒューズのプログラミング時に与えるべきエネルギ
（熱等）の量を少なくすることができる。ただし充填は
抵抗値を比較的大きくするために（一般には１ＫΩ乃至
１０ＫΩ、好適には約５ＫΩ）、導体３０の表面より高
いところまで、また酸化物６０の厚みまで行う必要があ
る。かなりの程度まで充填を行う場合、電気的加熱を促
進し５ＫΩに近い抵抗値を得るにはゲルマニウムの軽度
ドーピングも必要になる。例えば、他の処理ステップの
熱による抵抗値の変更を最小にするには、１０００Å乃
至３０００Åの範囲のゲルマニウム長が望ましい。熱は
アルミニウムが僅かに拡散する原因になる。この長さで
は、ドーピング濃度を立方センチメートル当たり１０14
原子乃至１０16原子にすれば適切な抵抗値が得られる。
真正のゲルマニウムの固有抵抗値が室温で５０Ωｃｍと
高い場合、約１００Åの長さが限度になる。これは長さ
と抵抗値がこれ以上大きいと、他の要素と許容範囲内で
区別できる電気抵抗加熱に充分な電流が得られなくなる
からである。同時にゲルマニウムのドーピングのレベル
は充分小さくする必要があり、得られる抵抗値は、バー
ンイン電圧を集積回路に印加する際にプログラミング温
度にならないように充分高くする必要がある（これも５
ＫΩ付近）。
【００１９】バイア７０の残りの部分は、好適にはゲル
マニウムと同じ温度で被着可能なタングステンで充填さ
れる。従って１つのツールで２回の被着が可能になる。
これに代えて、バイア全体を光プログラミングの場合に
は真正のゲルマニウムで、また集積回路の他の部分が耐
えられる電圧で電気的プログラミングが行われる時に、
大きい差分抵抗加熱が可能なように適切にドーピングす
る場合は、不純物をドープしたゲルマニウムで充填する
ことができる。ただし、ゲルマニウムを延長した場合に
は、特に真正ゲルマニウムが用いられる場合は、充分な
拡散が難しいこともある（加熱時間の延長等）。
【００２０】ただし他のバイア構造も、ゲルマニウムを
充填したバイアに比べて低い加熱条件の光プログラミン
グには同じ効果が得られ、電気的プログラミングの可能
性も保たれる。例えば光プログラミングの場合、空所８
０はアルミニウムで充填し、空所９０にゲルマニウムを
被着することによってバイアを完全に充填するのが望ま
しい。その場合、ゲルマニウムの厚みも抵抗値が５ＫΩ
に近くなるように選択される。この構造ではゲルマニウ
ムは表面にとどまり、プログラミングに用いられるレー
ザ光に対して「可視」である。アルミニウムの本体また
は導体から独立し、ゲルマニウム本体に隣接したアルミ
ニウムを含む物質を含むこの種の構造はまた、銅やゲル
マニウムとの合金化が比較的容易ではない金属等、融点
が高い金属が導体３０に用いられる場合に有益である。
後者の場合、必要に応じてゲルマニウムの後にタングス
テンの層を被着することができる。
【００２１】バイア構造が本発明に従った上記のいずれ
かの手法で完成した後、好適には、更に別の接続部１１
０が、アンチヒューズに追加され、そしてその上にパシ
ベーション層(図示せず）が被着される。光プログラミ
ングの場合、接続部１１０にはスタッド位置の１部に合
わせて開口１２０も作られる。ただし導体の接続断面積
が小さくならない、光学的に有効な開口を形成するのは
現実的ではない場合があり、従って、先に述べた暗色の
高融点物質等、光エネルギの吸収を高める物質を被着
し、接続部１１０を通して伝熱を活かすのが望ましい。
石英／シリコンのパシベーション層を追加しても、後の
光プログラミングに大きな影響は出ない。電磁放射（好
適には二酸化炭素レーザの赤外線）が石英やポリイミド
の絶縁層に、予測可能な深さまで浸透するからである。
別にチップ全体が約３５０℃乃至３８０℃まで加熱され
た場合、プログラミングのために追加されるレーザの熱
量は比較的少なく、光アクセスは重要ではなくなり、必
要なくなると考えられる。
【００２２】ここで少し図５を参照する。これはゲルマ
ニウムとアルミニウムの合金の位相図である。４２０℃
より僅かに上の温度では、ゲルマニウムがアルミニウム
に溶解することによってゲルマニウムとアルミニウムの
安定な合金が形成されることが分かる。これらは全て抵
抗値が低い。文献には、固有抵抗値が６μΩ−ｃｍと低
い共晶アルミニウム−ゲルマニウム合金が報告されてい
る。０．５×０．５ミクロンのスタッドの典型的な抵抗
値０．２Ωでは、形成されたままの抵抗値５ＫΩに対し
て、抵抗変化率が非常に高くなる（２５，０００：１
等）。（そのため、重要ではないが、ここで望ましいこ
とは、共晶合金の熱安定度が最大であるので、８０、９
０の相対的な空所体積を調整したり、ゲルマニウムに隣
接したアルミニウムを含む導体の伝熱に対して、電気的
または光学的加熱率を調整して、共晶合金内のアルミニ
ウムとゲルマニウムの割合を近似することである。）従
って、アンチヒューズを通して、それを選択的に加熱す
ることによって、接続部を選択的に形成でき、図４に示
す２００等の合金プラグが形成される（或いはゲルマニ
ウムが最初に空所８０ではなく空所９０に被着された場
合は空所９０内に）。合金プラグは基本的には共晶合金
から成るが、全て導電率が高いので合金の詳細は重要で
はない。これらの合金は全て、アルミニウムとシリコン
の合金化が、トランジスタ内の接合部の「スパイキン
グ」（アルミニウム・コンタクトが用いられる場合にア
ルミニウムのスパイクがシリコン内に拡散する等）を防
ぐ周知の方法であることから推定して機械的に安定度が
高いと考えられる。
【００２３】このようなプログラマブル構造には、直接
には明らかではないこともあるが多くの利点がある。ま
ず合金プラグは安定度が高く、よってアクティブ素子に
かなり近づけて使用することができる。これはまた、合
金化が可能な温度が比較的低いという利点でもある。第
２に、ヒューズが「飛ぶ」ことはなく、プログラミング
のプロセスは比較的低い温度で行われるので、隣接した
構造が破損する恐れはほとんど或いは全くない。第３
に、チップを他の構造と共に組合わせる際、はんだリフ
ローのための接合温度は４００℃以下に制限され、アン
チヒューズがこれによって大きく影響を受けることはな
い。例えば、極端な例として１０時間、４００℃の熱が
あると、アルミニウムがゲルマニウムに拡散する距離は
３００Å未満または好適なアンチヒューズ長の約１０％
である。バーンインとして知られる電気的応力では、電
圧と電流は通常、チップ温度を約１５０℃に制限するよ
うに調整される。この温度では拡散がかなり遅くなる。
従って、プログラミングされていないヒューズにおいて
はアルミニウムがある程度ゲルマニウムに拡散するが、
プラグの合金化の際に抵抗値が大きく変化して回路に対
する影響が制限される。これは拡散が比較的浅く、ゲル
マニウムのバルク抵抗に大きくは影響しないからであ
る。従って、ゲルマニウムの抵抗値がドーパント濃度に
よって適切に制御されて、バーンイン電圧を超える電圧
がプログラミングに必要になるようにされるならば、後
の処理ステップの間かバーンインの間にプログラミング
が偶発的に生じる可能性は極めて小さい。第４に、接続
部を光学的に形成することによって他のプログラミング
方式が利用でき、プログラミングのための電気的分離
や、電圧上昇から集積回路の他の要素への破損を防ぐた
めの設計上の制限や変更が不要になる。第５に、本発明
に従ったアンチヒューズは、抵抗変化率が１０，００
０：１をゆうに超え、プログラミング時にプロセスの自
由度と許容差がかなり大きくなる他、信頼性と再現性も
高まる。第６に、プログラミングが光学的に行われる場
合は、ゲルマニウムのドーピングは不要になり、真正ゲ
ルマニウムの固有抵抗全体を活用することで、抵抗変化
率を高めることも、またアルミニウムがゲルマニウムに
拡散することによる大きな抵抗変化に対する耐性をも高
めることができる。
【００２４】更に補足すれば、電気的プログラミング
は、好適には約５Ｖのパルス（典型的なバーンイン電圧
４Ｖ乃至４．５Ｖに比較して）で行われ、消費電力は約
５ｍＷになる。局部温度を約４５０℃にし、回りの構造
をかなり加熱することがないようにするには、チップ温
度を考慮して（予め加熱されている場合等）スタッドの
大きさとパルス長を選択する必要がある。普通、パルス
時間は１ミリ秒の数分の１が適当である。必要なら米国
特許出願第９９６７６６号明細書に記載の測定方法によ
って、ほぼリアル・タイムに抵抗値の変化をモニタし制
御することができる。
【００２５】上記の内容から分かるように、本発明に従
ったアンチヒューズ構造の要点は、加熱時に固体拡散が
生じるように、アルミニウムの本体に隣接した真正また
は軽度ドープのゲルマニウムの本体にある。電気抵抗加
熱によるプログラミングで消費電力を所望のレベルにす
るにはドーピングが必要になることもあるが、これは本
発明の基本的な考え方からは不要である。また構造が簡
単なため、本発明を実施する際に他にも多くの構造を採
用することができる。例えば、本発明はスタッド構造に
限定されるものではなく、導体を構成するかまたは導体
に接合されるアルミニウムまたはアルミニウムを含む合
金の２つの被着物の間にゲルマニウムを被着することに
よって、単層の素子にも応用することができる。上述の
ように温度を４５０℃まで上げると、スタッド構造と同
じようにゲルマニウム−アルミニウムの合金接続部が形
成される。ただし、アンチヒューズはスタッドのレベル
で形成するのが望ましい。アンチヒューズはチップ上の
フットプリントが最小になるので、放熱のために他の素
子から分離しやすく、ヒート・シンクには導体を長くす
ることもできる。
【００２６】
【発明の効果】本発明は、電気的、光学的、またはその
組合わせによってプログラミングできるアンチヒューズ
要素を提供する。アンチヒューズ要素はまた、横寸法を
小さくすることができ、抵抗変化率が高くなる他、プロ
グラミング或いは他のプロセスによる偶発的なプログラ
ミングの際に周囲の構造が破損される恐れがほとんど或
いは全くない。
【図面の簡単な説明】
【図１】本発明に従ったアンチヒューズの形成を示す図
である。
【図２】本発明に従ったアンチヒューズの形成を示す図
である。
【図３】本発明に従ったアンチヒューズの形成を示す図
である。
【図４】本発明に従ったアンチヒューズの形成を示す図
である。
【図５】本発明の原理を説明するゲルマニウム−アルミ
ニウムの合金の位相図である。
【符号の説明】
１０ マスタスライス ２０ 絶縁層 ３０ 金属導体 ３１、３２ 金属窒化物層 ８０、９０ 空所 １００ アンチヒューズ １１０ 接続部 １２０ 開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドミニク・ジョセフ・シェピス アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、ノース・ ヒルサイド・レイク・ロード 890 (72)発明者 クリス・ベンカトラマン・スリクリシュ ナン アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、シャーウ ッド・ハイツ 33 (72)発明者 セシャドリ・サバンナ アメリカ合衆国12533、ニューヨーク州 ホープウェル・ジャンクション、ルート 376、ナンバー・エフ−15、ホープウ ェル・ガーデン・アパートメント （番 地なし) (72)発明者 マニュー・ジャムナダス・テジワニ アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、イーザン・コー ト 1327 (56)参考文献 特開 昭59−61171（ＪＰ，Ａ) 特開 平４−229635（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】アルミニウムを含む本体と、前記アルミニ
    ウムを含む本体と接して形成されたゲルマニウムの本体
    とからなり、加熱によって前記アルミニウムを含む本体
    と前記ゲルマニウムの本体の合金を形成することによっ
    てプログラミングされる、プログラミング可能なアンチ
    ヒューズ要素。
  2. 【請求項２】前記ゲルマニウムの本体は、電気的抵抗加
    熱によって前記アルミニウムを含む本体と前記ゲルマニ
    ウムの本体の合金を形成する温度にするのに十分な抵抗
    値をもつようにドーピングされている、請求項１に記載
    のプログラミング可能なアンチヒューズ要素。
  3. 【請求項３】アルミニウムを含む本体を被着するステッ
    プと、 前記アルミニウムを含む本体に接してゲルマニウムの本
    体を被着するステップと、 前記アルミニウムを含む本体と前記ゲルマニウムの本体
    のそれぞれの少なくとも一部を約４２０℃を超える温度
    に選択的に加熱して前記アルミニウムを含む本体と前記
    ゲルマニウムの本体の合金を形成するステップとを含
    む、プログラミング可能な接続の形成方法。
  4. 【請求項４】アルミニウムを含む本体を被着するステッ
    プと、 前記アルミニウムを含む本体に接してゲルマニウムの本
    体を被着するステップと、 電気的抵抗加熱によって前記アルミニウムを含む本体と
    前記ゲルマニウムの本体の合金を形成する温度にするの
    に十分な抵抗値をもつように前記ゲルマニウムの本体に
    ドーピングするステップと、 前記ゲルマニウムの本体の電気的抵抗加熱により、前記
    ゲルマニウムの本体を加熱し、前記ゲルマニウムの本体
    の少なくとも１部を、前記アルミニウムを含む本体の少
    なくとも１部と合金化させるステップとを含む、プログ
    ラミング可能な接続の形成方法。
JP5305249A 1992-12-18 1993-12-06 プログラミング可能なアンチヒューズ要素およびプログラミング可能な接続の形成方法 Expired - Lifetime JP2967554B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/996,767 US5314840A (en) 1992-12-18 1992-12-18 Method for forming an antifuse element with electrical or optical programming
US996767 1992-12-18

Publications (2)

Publication Number Publication Date
JPH06260558A JPH06260558A (ja) 1994-09-16
JP2967554B2 true JP2967554B2 (ja) 1999-10-25

Family

ID=25543290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5305249A Expired - Lifetime JP2967554B2 (ja) 1992-12-18 1993-12-06 プログラミング可能なアンチヒューズ要素およびプログラミング可能な接続の形成方法

Country Status (3)

Country Link
US (2) US5314840A (ja)
EP (1) EP0603105A1 (ja)
JP (1) JP2967554B2 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780323A (en) 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5614756A (en) 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5314840A (en) * 1992-12-18 1994-05-24 International Business Machines Corporation Method for forming an antifuse element with electrical or optical programming
US5945840A (en) * 1994-02-24 1999-08-31 Micron Technology, Inc. Low current redundancy anti-fuse assembly
US5424672A (en) * 1994-02-24 1995-06-13 Micron Semiconductor, Inc. Low current redundancy fuse assembly
EP0915501B1 (en) * 1994-08-05 2003-02-26 International Business Machines Corporation Method of forming a damascene structure with WGe polishing stop
US5789764A (en) * 1995-04-14 1998-08-04 Actel Corporation Antifuse with improved antifuse material
DE19515591C2 (de) * 1995-04-28 1997-05-22 Schroeder Hans Ulrich Dipl Ing Anordnung zur Formierung von vertikalen Kontakten zwischen zwei Leitbahnen in mikroelektronischen Schaltungen mit mehr als zwei Metallisierungslagen
KR0179827B1 (ko) * 1995-05-27 1999-04-15 문정환 반도체 소자의 배선 형성방법
US5623160A (en) * 1995-09-14 1997-04-22 Liberkowski; Janusz B. Signal-routing or interconnect substrate, structure and apparatus
US5741720A (en) * 1995-10-04 1998-04-21 Actel Corporation Method of programming an improved metal-to-metal via-type antifuse
US5786240A (en) * 1996-06-27 1998-07-28 Xilinx, Inc. Method for over-etching to improve voltage distribution
US5859562A (en) * 1996-12-24 1999-01-12 Actel Corporation Programming circuit for antifuses using bipolar and SCR devices
US5985518A (en) * 1997-03-24 1999-11-16 Clear Logic, Inc. Method of customizing integrated circuits using standard masks and targeting energy beams
US5911850A (en) * 1997-06-20 1999-06-15 International Business Machines Corporation Separation of diced wafers
US6060330A (en) * 1997-03-24 2000-05-09 Clear Logic, Inc. Method of customizing integrated circuits by selective secondary deposition of interconnect material
US5840627A (en) * 1997-03-24 1998-11-24 Clear Logic, Inc. Method of customizing integrated circuits using standard masks and targeting energy beams for single resist development
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
US5885749A (en) * 1997-06-20 1999-03-23 Clear Logic, Inc. Method of customizing integrated circuits by selective secondary deposition of layer interconnect material
DE19726881A1 (de) * 1997-06-24 1999-01-07 Siemens Ag Halbleiterschaltungsvorrichtung und Verfahren zur Herstellung
US6057589A (en) * 1998-04-16 2000-05-02 Xilinx, Inc. Method for over-etching to improve voltage distribution
US6509590B1 (en) * 1998-07-20 2003-01-21 Micron Technology, Inc. Aluminum-beryllium alloys for air bridges
US5953577A (en) * 1998-09-29 1999-09-14 Clear Logic, Inc. Customization of integrated circuits
US6214694B1 (en) 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
US6288436B1 (en) 1999-07-27 2001-09-11 International Business Machines Corporation Mixed fuse technologies
US6396120B1 (en) 2000-03-17 2002-05-28 International Business Machines Corporation Silicon anti-fuse structures, bulk and silicon on insulator fabrication methods and application
US6396121B1 (en) * 2000-05-31 2002-05-28 International Business Machines Corporation Structures and methods of anti-fuse formation in SOI
TW492103B (en) * 2000-06-02 2002-06-21 Koninkl Philips Electronics Nv Electronic device, and method of patterning a first layer
US6498056B1 (en) 2000-10-31 2002-12-24 International Business Machines Corporation Apparatus and method for antifuse with electrostatic assist
US6441676B1 (en) * 2001-03-30 2002-08-27 Intel Corporation Externally programmable antifuse
FR2826509A1 (fr) * 2001-06-26 2002-12-27 St Microelectronics Sa Dispositif semi-conducteurs comprenant un fusible
US6594171B1 (en) 2002-03-07 2003-07-15 Hewlett-Packard Development Company, L.P. Memory systems and methods of making the same
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
US6967348B2 (en) * 2002-06-20 2005-11-22 Micron Technology, Inc. Signal sharing circuit with microelectric die isolation features
US7442570B2 (en) 2005-03-18 2008-10-28 Invensence Inc. Method of fabrication of a AL/GE bonding in a wafer packaging environment and a product produced therefrom
US7659497B2 (en) * 2005-12-06 2010-02-09 International Business Machines Corporation On demand circuit function execution employing optical sensing
US7994607B2 (en) * 2007-02-02 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7674691B2 (en) * 2007-03-07 2010-03-09 International Business Machines Corporation Method of manufacturing an electrical antifuse
JP5525694B2 (ja) 2007-03-14 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
US8519509B2 (en) 2010-04-16 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8567246B2 (en) 2010-10-12 2013-10-29 Invensense, Inc. Integrated MEMS device and method of use
US8860409B2 (en) 2011-01-11 2014-10-14 Invensense, Inc. Micromachined resonant magnetic field sensors
US8947081B2 (en) 2011-01-11 2015-02-03 Invensense, Inc. Micromachined resonant magnetic field sensors
US9664750B2 (en) 2011-01-11 2017-05-30 Invensense, Inc. In-plane sensing Lorentz force magnetometer
US9257197B2 (en) 2012-07-06 2016-02-09 Micron Technology, Inc. Apparatuses and/or methods for operating a memory cell as an anti-fuse
CN107408516A (zh) 2015-02-11 2017-11-28 应美盛股份有限公司 使用Al‑Ge共晶接合连接组件的3D集成
US10192850B1 (en) 2016-09-19 2019-01-29 Sitime Corporation Bonding process with inhibited oxide formation

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3649882A (en) * 1970-05-13 1972-03-14 Albert Louis Hoffman Diffused alloyed emitter and the like and a method of manufacture thereof
US3725743A (en) * 1971-05-19 1973-04-03 Hitachi Ltd Multilayer wiring structure
US4177475A (en) * 1977-10-31 1979-12-04 Burroughs Corporation High temperature amorphous memory device for an electrically alterable read-only memory
US4499557A (en) * 1980-10-28 1985-02-12 Energy Conversion Devices, Inc. Programmable cell for use in programmable electronic arrays
US4814853A (en) * 1981-10-28 1989-03-21 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device with programmable fuse
US4585490A (en) * 1981-12-07 1986-04-29 Massachusetts Institute Of Technology Method of making a conductive path in multi-layer metal structures by low power laser beam
JPH0616536B2 (ja) * 1982-09-30 1994-03-02 富士通株式会社 ヒューズｒｏｍを有する半導体装置及びヒューズｒｏｍの導通方法
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
JPH065734B2 (ja) * 1985-09-28 1994-01-19 新日本無線株式会社 半導体装置
US4943538A (en) * 1986-05-09 1990-07-24 Actel Corporation Programmable low impedance anti-fuse element
US5134457A (en) * 1986-05-09 1992-07-28 Actel Corporation Programmable low-impedance anti-fuse element
US4823181A (en) * 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
US4899205A (en) * 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4740485A (en) * 1986-07-22 1988-04-26 Monolithic Memories, Inc. Method for forming a fuse
US4843034A (en) * 1987-06-12 1989-06-27 Massachusetts Institute Of Technology Fabrication of interlayer conductive paths in integrated circuits
JPH01184942A (ja) * 1988-01-20 1989-07-24 Toshiba Corp トリミング素子とその電気短絡方法
JPH02153552A (ja) * 1988-08-23 1990-06-13 Seiko Epson Corp 半導体素子及びその製造方法
US5066998A (en) * 1989-06-30 1991-11-19 At&T Bell Laboratories Severable conductive path in an integrated-circuit device
US5181096A (en) * 1990-04-12 1993-01-19 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayer
US5311039A (en) * 1990-04-24 1994-05-10 Seiko Epson Corporation PROM and ROM memory cells
KR910019241A (ko) * 1990-04-30 1991-11-30 리챠드 데이빗 라우만 안티퓨즈를 갖는 집적회로
US5095362A (en) * 1990-10-23 1992-03-10 Instant Circuit Corporation Method for reducing resistance for programmed antifuse
US5233217A (en) * 1991-05-03 1993-08-03 Crosspoint Solutions Plug contact with antifuse
JPH04348548A (ja) * 1991-05-27 1992-12-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US5290734A (en) * 1991-06-04 1994-03-01 Vlsi Technology, Inc. Method for making anti-fuse structures
JPH04360536A (ja) * 1991-06-07 1992-12-14 Sony Corp アルミニウム・ゲルマニウム合金膜のゲルマニウムの除去方法
US5329153A (en) * 1992-04-10 1994-07-12 Crosspoint Solutions, Inc. Antifuse with nonstoichiometric tin layer and method of manufacture thereof
US5314840A (en) * 1992-12-18 1994-05-24 International Business Machines Corporation Method for forming an antifuse element with electrical or optical programming

Also Published As

Publication number Publication date
US5485032A (en) 1996-01-16
EP0603105A1 (en) 1994-06-22
JPH06260558A (ja) 1994-09-16
US5314840A (en) 1994-05-24

Similar Documents

Publication Publication Date Title
JP2967554B2 (ja) プログラミング可能なアンチヒューズ要素およびプログラミング可能な接続の形成方法
EP1479106B1 (en) Fuse structure programming by electromigration of silicide enhanced by creating temperature gradient
US9059171B2 (en) Electrical fuse and method of making
US5903041A (en) Integrated two-terminal fuse-antifuse and fuse and integrated two-terminal fuse-antifuse structures incorporating an air gap
US5298784A (en) Electrically programmable antifuse using metal penetration of a junction
JP3065512B2 (ja) プログラマブル・ヒューズ構造
TWI311808B (en) Fuse and method for disconnecting the fuse
US4796075A (en) Fusible link structure for integrated circuits
US5949323A (en) Non-uniform width configurable fuse structure
US8952487B2 (en) Electronic circuit arrangement
EP0112675A1 (en) A link structure selectively activable to create a conducting link in an integrated circuit
US5904507A (en) Programmable anti-fuses using laser writing
US7745855B2 (en) Single crystal fuse on air in bulk silicon
TW201019456A (en) Fuse structure and method for fabricating the same
US5659182A (en) Three-terminal fuse
US4849363A (en) Integrated circuit having laser-alterable metallization layer
KR100385799B1 (ko) 집적회로 및 디램 집적회로와 집적회로 퓨즈 구조물제조방법
US6156588A (en) Method of forming anti-fuse structure
TWI453898B (zh) 接觸插塞電熔絲結構、製造包含其之接觸插塞電熔絲裝置之方法、及製造包含其之唯讀記憶體之方法
TW567603B (en) Fuse structure for a semiconductor device and manufacturing method thereof
JPS6249651A (ja) アンチヒユ−ズ、その製法、電気的にプログラム可能なメモリ・セル、メモリ・セルをプログラムする方法
JPS5814567A (ja) 半導体装置及びその製造方法
JPS6059678B2 (ja) プログラマブル・リ−ド・オンリ・メモリ素子
JPH079942B2 (ja) 集積回路の基板のドーピングされた領域に導体をレーザによって接続する方法と、該方法を実施して得られる集積回路
EP0258962A2 (en) Semiconductor devices having selectively actuable links and a method of manufacturing said devices