JP2962427B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器を自動制御す
るプログラマブルコントローラに関し、特に電子機器に
対する入出力信号の入出力点数を可変に設定することの
可能なプログラマブルコントローラに関する。

【０００２】

【従来の技術】従来のプログラマブルコントローラの中
で、ブロック型と称される形態のものは、一般的に電気
回路を一つの筐体内に設置しているので、情報信号のレ
ベル変換を行う入出力素子が故障したときに入出力素子
を取り替えることが難しく、発生した故障箇所がたとえ
入出力素子１点であってもそれに係わるユニット全て
や、その故障に係わるカードを交換しなければならず、
また製造メーカでなければ入出力素子の交換ができなか
った。

【０００３】このため図１９に示すようにブロック型の
プログラマブルコントローラで、出力素子のみ交換可能
なものが提案されている。図１９において、51, 52はケ
ースに収納されている制御部と電源部である。53は制御
対象の電子機器からの情報信号を入力する入力部、54は
上記又は別途制御対象の電子機器に情報信号を出力する
出力部であり、57が出力信号のレベル変換を行い、か
つ、脱着自在に交換可能な出力素子である。不図示の素
子用ソケットに出力素子を装着しているため、交換可能
となっている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
上述したような形態をもつプログラマブルコントローラ
においても、出力素子のみの交換にとどまり、入力部の
故障については、従来通りユニット毎またはカード毎に
交換しなければならないという欠点があった。

【０００５】本発明の目的は、上述した従来の課題に着
目し、その解決を図るべく、入力部においても入力素子
を交換することができ、かつ、装置の小型化に寄与する
ことができるプログラマブルコントローラを提供するこ
とにある。

【０００６】

【課題を解決するための手段】このような目的を達成す
るために本発明は、制御対象機器から入力した情報信号
を転送信号の形態から制御信号の形態に変換する入力素
子および該入力素子とは別体であって、前記制御対象機
器へ出力する情報信号を前記制御信号の形態から前記転
送信号の形態に変換する出力素子とを同一の外形形状お
よびピン配置となし、前記入力素子および前記出力素子
のいずれも脱着可能であり、交換しても接続可能な複数
の素子用ソケットを有する信号入出力手段と、該信号入
出力手段の各前記ソケットに装着された素子が入力素子
であるか出力素子であるかを指示する指示手段と、該指
示手段の指示に対応させて、前記入力素子の装着された
ソケットからの制御信号の形態の情報信号を保持記憶
し、前記出力素子の装着されたソケットに対しては記憶
の情報信号を制御信号の形態で保持出力する信号保持手
段とを具えたことを特徴とする。

【０００７】

【０００８】

【作用】本発明では、素子用ソケットに入力素子および
出力素子を交換的に装着可能としたので、情報信号の入
力回路および出力回路を予め別個に設ける必要はなく、
情報信号の入出力回路の設置スペースを従来よりも小さ
くすることができる。また、装着された素子の形態を保
持手段に指示し、保持手段において入力素子により変換
された情報信号を保持記憶し、出力素子に出力すべき情
報信号を保持出力するようにしたので、入力素子および
出力素子の交換毎に素子用ソケットの配線を変える必要
はない。

【０００９】

【実施例】以下に図面を参照して本発明の実施例を具体
的に説明する。

【００１０】まず、本発明にかかわるプログラマブルコ
ントローラ本体ユニットの外観を図１にしたがって説明
する。

【００１１】図１において１は本体ユニットであり、信
号の入出力動作および、シーケンス演算を実行する制御
部２が内蔵されている。３が入出力用の端子台であり、
端子台３に隣接して配線基板（不図示）が設けられてい
る。この配線基板上に入力および出力の素子用ソケット
30が実装されている。

【００１２】次に、入力素子の形状について図２にした
がって説明する。

【００１３】図２において10は入力素子本体であり、11
は接続用のピンである。30は素子用ソケット、31は接続
用のピン11と電気的・機械的に係合するコンタクトピン
である。また、素子の着脱時に着脱用具と係合する係合
突起12が素子の側面に設けられている。以上のような本
体とソケットの形状により、入力素子を１点単位で交換
が可能となる。また、入力素子10と素子用ソケット３０
の他の形態を図３に示す。

【００１４】なお入力素子は出力素子と同一の外観形状
およびピン構成となるように考慮されている。

【００１５】図４は本発明実施例の入力素子10のピン配
置の一例を示す。

【００１６】111 は素子用ソケット３０の端子、この場
合、入力端子となる端子へ接続される入力端子ピン、１
１３は入力素子駆動用電源ピン、１１２はプログラマブ
ルコントローラの制御部２と接続される入力制御信号ピ
ンである。

【００１７】図５は本発明実施例の出力素子20のピン配
置の一例を示す。

【００１８】211 は素子用ソケット３０の端子、この場
合、出力端子となる端子へ接続される出力端子ピン、21
2 はプログラマブルコントローラの制御部２と接続され
る出力制御信号ピン、213 は駆動用の電源ピンである。

【００１９】このように、入力素子と出力素子のピン配
置を同一としており、１つのソケット30に対して入力，
出力どちらの素子でも装着が可能である。

【００２０】本実施例において使用可能な入力素子およ
び出力素子の回路構成を図６〜図１０に示す。

【００２１】図６はオン／オフの情報信号を直流(DC)の
形態で入力し、中央演算処理装置(CPU) の処理が可能な
制御信号レベルに変換する例を示す。図６の入力素子
は、入力端子ピン111(端子記号Ａ，Ｂ）に抵抗器301 と
フォトカプラ303 の発光ダイオードが直列に接続され、
前記フォトカプラ303 の発光ダイオードに並列に抵抗器
３０１Ａ，コンデンサ302,ダイオード304 が接続され、
フォトカプラ303 のフォトトランジスタが5V電源ピン11
3(端子記号Ｄ）と入力制御信号ピン112(端子記号Ｃ）に
接続されている。

【００２２】図７は情報信号を交流の形態で入力する例
を示す。この入力素子は入力端子ピン111(端子記号Ａ，
Ｂ）にダイオードブリッジ整流器30５の交流入力端子に
接続され、ダイオードブリッジ整流器30５の直流出力端
子にフォトカプラ30３の発光ダイオードが接続されてい
る。301B〜301Eは抵抗器、302A,302B はコンデンサであ
る。

【００２３】図８はメカニカルリレーを用いて制御信号
レベルの情報信号をレベル変換して出力する例を示す。
この出力素子は出力端子ピン211(端子記号Ａ，Ｂ）にリ
レーRyのリレー接点30７が接続され、リレーRyに直列接
続されたスイッチングトランジスタ308 のエミッタが5V
電源ピン２１３( 端子記号Ｄ）、ベースが出力制御信号
ピン２１２( 端子記号Ｅ）、コレクタがリレーRyを介し
て0V電源ピン214(端子記号Ｆ）に接続されている。306
はリレーRyに並列に接続されたダイオードである。

【００２４】図９は出力リレーにソリッドステートリレ
ー (SSR)を用いる例を示す。この出力素子は出力端子ピ
ン211(端子記号Ａ，Ｂ）にソリッドステートリレー311
のフォトトライアックが接続され、このフォトトライア
ックに抵抗器301Fとコンデンサ302Cとの直列回路および
サージアブソーバ309 が並列に接続されている。ソリッ
ドステートリレー311 の発光ダイオードに直列にスイッ
チングトランジスタ308 のエミッタ・コレクタ通路が接
続されている。

【００２５】図10は出力リレーにトランジスタ(Tr)を用
いる例を示す。この出力素子は出力端子ピン211(端子記
号Ａ，Ｂ）にゲートトランジスタ310 のソース・ドレイ
ン通路が接続され、ゲートトランジスタ310 のゲートに
フォトボルカプラ312 の受光素子と抵抗器30１Ｅの接続
点が接続され、フォトボルカプラ312 の発光素子が５Ｖ
電源ピン２１３( 端子記号Ｄ）と出力制御信号ピン２１
２( 端子記号Ｅ）に接続されている。

【００２６】このような入力素子および出力素子を用い
るプログラマブルコントローラの回路構成を図11，図12
に示す。

【００２７】図において、プログラマブルコントローラ
の制御部２は、次の機器から主に構成されている。

【００２８】CPU2-1は回路全体の動作制御を司どると共
に、制御対象機器から受信した情報信号を不図示の接点
メモリに格納する。また接点メモリに格納されているシ
ーケンス演算後の情報信号を読出し、制御対象機器に送
信する。信号保持手段としての入出力インタフェース(I
/O)2-2は、入力バッファ2-2Aおよび出力バッファ2-2Bを
有し、制御対象機器との間で授受する情報信号を一時記
憶する。

【００２９】入力バッファおよび出力バッファは、それ
ぞれ複数のレジスタ群からなり、デコーダ2-1Aを介した
CPU2-1の指示により、入力信号の一時記憶および一時記
憶の情報信号の保持出力が可能である。

【００３０】本例では１個の素子用ソケットに対して入
力用レジスタおよび出力用レジスタをそれぞれ１個ずつ
接続させており、１対の入力および出力用レジスタに対
して同一のアドレスを割当て、他の１ビットのアドレス
指示により入力用レジスタおよび出力用レジスタのいず
れかを選択する。

【００３１】ローダ40は制御対象機器の制御動作を規定
するシーケンスプログラムを作成し、I/O 2-3 を介して
入力する。またI/O 2-2 のレジスタ群の種類、すなわ
ち、入力用か出力用かの種類の指定情報をも指示手段と
して入力する。

【００３２】システムRAM(ランダムアクセスメモリ）2-
4 はCPU2-1の演算に用いるデータを一時記憶する。ま
た、ローダ４０から入力された指定情報をI/O 2-2 のレ
ジスタ群の各アドレスに対応させて格納する接点テーブ
ルを有する。

【００３３】システムROM2-5にはCPU2-1が実行する制御
プログラムが格納され、この制御プログラムをCPU2-1に
より実行することにより、CPU2-1は各種制御動作を実行
する。

【００３４】各素子用ソケット30は入力または出力制御
信号用端子ＣがI/O 2-2 と接続され、転送信号レベルの
情報信号の入力または出力用端子Ａ，Ｂが端子台３に接
続されている。この素子用ソケット30に対して入力素子
または出力素子が差し込まれる。素子ソケット30および
端子台３が信号入出力手段として動作する。

【００３５】次にこのような回路構成における情報信号
の入出力動作を説明する。

【００３６】なお、本例においては素子用ソケットは16
個設けてあり、このために入力バッファ2-2Aおよび出力
バッファそれぞれのレジスタ個数も16個設けている。ま
たレジスタ群にはアドレスには“０”〜“15”（10進
数）、また、入力用レジスタには“０”、出力用レジス
タには“１”の１ビットのアドレスを予め割当ているも
のとする。

【００３７】さらに、制御対象機器からは10個のオン／
オフの情報信号を入力し、６個のオン／オフの情報信号
を制御対象機器に出力する。このために、アドレス
“０”〜“９”までのレジスタと接続する素子用ソケッ
ト30には入力素子を装着し、アドレス“10”〜“15”の
レジスタと接続する素子用ソケット30には出力素子を装
着する。

【００３８】また、ローダ４０からアドレス“０”〜
“９”までのレジスタは入力用である旨を指示し、アド
レス“10”〜“15”までのレジスタは出力用である旨を
指示する。

【００３９】この入力の指示情報はCPU2-1によりシステ
ムRAM2-4の接点テーブル2-4Aに記憶される。

【００４０】このような状態で、システムが起動される
と、制御対象機器から送られてくる情報信号は入力素子
により制御信号レベルに変換された後、入力バッファ2-
2Aのレジスタに一時記憶される。CPU2-1は接点テーブル
2-4Aを参照し、アドレス“０”〜“９”のアドレス信号
および読出し信号を順に発生してレジスタの記憶情報を
読出す。読出し情報は接点メモリに転送する。続いてCP
U2-1は接点メモリから、入力の情報信号を読出し、シー
ケンス演算を行った後、演算の結果として、得られる送
信対象の信号を接点メモリに書き込む。次に、接点メモ
リに格納された情報信号を読出し、接点テーブルの示す
出力用のレジスタに読出しの情報を書き込む。

【００４１】出力用レジスタに送信情報を書き込んだ
後、CPU2-1は上述の情報信号の入力，シーケンス演算お
よび情報信号の出力処理を繰返し実行する。

【００４２】出力バッファ2-2Bに書き込まれた情報信号
は対応の素子ソケット30の出力素子により転送信号レベ
ルに変換され、端子台３を経由して制御対象機器に送信
される。

【００４３】図13は本発明の異なる実施例としての入力
素子100 のピン配置の一例を示し、この実施例ではピン
数が４本の場合を示す。

【００４４】111 は素子用ソケット３０の端子、この場
合、入力端子となる端子へ接続される入力端子ピン、11
3 は入力素子駆動用電源ピン、112 はプログラマブルコ
ントローラの制御部２と接続される入力制御信号ピンで
ある。

【００４５】図14は本発明のさらに異なる実施例として
の出力素子200 のピン配置の一例を示し、この実施例で
はピン数が４本の場合を示す。

【００４６】211 は素子用ソケット３０の端子、この場
合、出力端子となる端子へ接続される出力端子ピン、２
１３は駆動用の電源ピン、２１２はプログラマブルコン
トローラの制御部２と接続される出力制御信号ピンであ
る。

【００４７】上述の各実施例では入力素子と出力素子に
おける端子記号Ａ，ＢおよびＤのピン配置を同一とする
ことにより、１つのソケット30に対して入力，出力どち
らの素子でも装着が可能である。

【００４８】図15はさらに異なる実施例の出力素子とし
てソリッドステートリレーを用いた例を示す。この出力
素子は5V電源ピン２１３( 端子記号Ｄ）と出力制御信号
ピン２１２( 端子記号Ｃ）にフォトカプラ411 の発光ダ
イオードが抵抗器401 を介して接続され、フォトカプラ
411 のフォトトライアックが抵抗器402 を介して抵抗器
404 とコンデンサ405 の接続点とトライアック412 のゲ
ート抵抗器412 に接続され、トライアック412 の主電流
路が出力端子ピン211 に接続されている。406はサージ
アブソーバである。

【００４９】図16はさらに異なる実施例の出力素子とし
てトランジスタを用いた例を示す。この出力素子は5V電
源ピン２１３( 端子記号Ｄ）と出力制御信号ピン２１２
( 端子記号Ｃ）にフォトボルカプラ413 の発光素子が接
続され、フォトボルカプラ413 の受光素子がゲートトラ
ンジスタ414 に接続され、ゲートトランジタ414 が出力
端子ピン211(端子記号Ａ，Ｂ）に接続されている。407
は抵抗器、408 はダイオード、409 はツェナーダイオー
ドである。

【００５０】プログラマブルコントローラの他の回路構
成を図17および図18に示し、図において図11および図12
と同一の部分には同一の符号を付してその説明を省略す
る。

【００５１】図17および図18において図11, 図12と相違
する点は素子用ソケット300 が２本の入出力信号ピン35
1 と電源ピン331 と制御信号ピン321 と空きピン341 の
５本からなる点である。この空きピン341 は素子用ソケ
ット300 に入力素子が装着された場合には文字通りの空
きであるが、出力素子が接続された場合には出力制御信
号ピンとして使用されるものである。

【００５２】以上説明したように、本実施例は素子用ソ
ケットに入力素子および出力素子のいずれをも装着可能
としているので、従来のように情報入力部と情報出力部
とを別個に設ける必要はなく、情報信号の入出力回路の
設置スペースを従来よりも小さくすることが可能とな
る。また、設置された素子用ソケット30の中の入力素子
と出力素子の装着比率は、ユーザにより任意に決定でき
るので、ユーザ側に取っては制御対象の機器に合わせ必
要な入力素子および出力素子を別途用意すればよい。ま
た、プログラマブルコントローラの製造者側にとって
は、制御対象機器の仕様（入力および出力点数）に合わ
せて情報信号の入出力回路を製作する必要がなく、汎用
性に優れたプログラマブルコントローラを提供すること
ができるというメリットがある。

【００５３】本実施例の他、次の例を挙げることができ
る。

【００５４】１）本実施例では、１個の素子用ソケット
30に対して入力用レジスタおよび出力用レジスタを接続
しているが、入力および出力兼用可能なレジスタを用い
ればレジスタは１個でよい。この場合はこの兼用レジス
タに対して情報信号の入力（一時記憶）出力（情報信号
の保持出力）の指示をCPU2-1により一定周期で行う。

【００５５】２）本実施例では素子用ソケット30に装着
された素子の種類をローダ10からCPU2-1に対して指示す
るようにしているが、入力素子また出力素子に電気スイ
ッチを設け入力素子および出力素子の種類を示す識別信
号をこの電気スイッチ等により発生させて、この識別信
号をCPU2-1により自動的に識別するようにしてもよい。

【００５６】

【発明の効果】以上、説明したように、本発明によれ
ば、入力素子および出力素子を１つのソケットで共有使
用できるので、入出力回路の設置スペースを小さくで
き、もってプログラマブルコントローラの小型化に寄与
することができる。また、ソケットに装着した素子の種
類に応じてその素子への情報信号の入出力を行うことが
できるので、ソケットの配線を固定させることができ、
違う種類の素子を交換接続してもソケットの配線を変え
る必要がない。

【図面の簡単な説明】

【図１】本発明実施例のプログラマブルコントローラの
外観を示す斜視図である。

【図２】本発明実施例の入力素子および素子用ソケット
の外観を示す斜視図である。

【図３】本発明実施例の他の入力素子および素子用ソケ
ットの外観を示す斜視図である。

【図４】入力素子のピン配置を示す平面図である。

【図５】出力素子のピン配置を示す平面図である。

【図６】本発明実施例において使用可能な入力素子の回
路構成例を示す回路図である。

【図７】本発明実施例において使用可能な入力素子の回
路構成例を示す回路図である。

【図８】本発明実施例において使用可能な出力素子の回
路構成例を示す回路図である。

【図９】本発明実施例において使用可能な出力素子の回
路構成例を示す回路図である。

【図１０】本発明実施例において使用可能な出力素子の
回路構成例を示す回路図である。

【図１１】本発明実施例の回路構成を示すブロック図で
ある。

【図１２】本発明実施例の回路構成を示すブロック図で
ある。

【図１３】本発明の異なる実施例の入力素子のピン配置
を示す平面図である。

【図１４】本発明の異なる実施例の出力素子のピン配置
を示す平面図である。

【図１５】本発明実施例において使用可能な出力素子の
回路構成例を示す回路図である。

【図１６】本発明実施例において使用可能な出力素子の
回路構成例を示す回路図である。

【図１７】本発明の異なる実施例の回路構成を示すブロ
ック図である。

【図１８】本発明の異なる実施例の回路構成を示すブロ
ック図である。

【図１９】従来例の外観を示す斜視図である。

【符号の説明】

１ 本体ユニット ２ 制御部 2-1 CPU 2-1A デコーダ 2-2A 入力バッファ 2-2B 出力バッファ 2-3 I/O 2-4 システムRAM 2-4A 接点テーブル 2-5 システムROM ３ 端子台 10 入力素子 11 ピン 12 係合突起 13 脱着突起 20 出力端子 30 素子用ソケット 31 コンタクトピン 32 装着ガイド 33 電源ピン 34 制御ピン 35 入出力信号ピン 40 ローダ 51 制御部 52 電源端子 53 入力部 54 出力部 55 入力端子 56 出力端子 57 出力素子 110 フォトボルカプラ 111 入力端子ピン 112 入力制御信号ピン 113 電源ピン 211 出力端子ピン 212 出力制御信号ピン 213 電源ピン 301 抵抗 302 コンデンサ 303 フォトカプラ 304 ダイオード 307 リレー接点 309 サージアブソーバ 310 ゲートトランジスタ 311 ソリッドステートリレー

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−88770（ＪＰ，Ａ) 特開 昭63−141103（ＪＰ，Ａ) 実開 昭60−156687（ＪＰ，Ｕ) 実開 昭59−28702（ＪＰ，Ｕ) 実開 昭62−129606（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G05B 19/05 G05B 19/048

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 制御対象機器から入力した情報信号を転
   送信号の形態から制御信号の形態に変換する入力素子お
   よび該入力素子とは別体であって、前記制御対象機器へ
   出力する情報信号を前記制御信号の形態から前記転送信
   号の形態に変換する出力素子とを同一の外形形状および
   ピン配置となし、前記入力素子および前記出力素子のい
   ずれも脱着可能であり、交換しても接続可能な複数の素
   子用ソケットを有する信号入出力手段と、 該信号入出力手段の各前記ソケットに装着された素子が
   入力素子であるか出力素子であるかを指示する指示手段
   と、 該指示手段の指示に対応させて、前記入力素子の装着さ
   れたソケットからの制御信号の形態の情報信号を保持記
   憶し、前記出力素子の装着されたソケットに対しては記
   憶の情報信号を制御信号の形態で保持出力する信号保持
   手段と を具えたことを特徴とするプログラマブルコント
   ローラ。