JP2953218B2 - 半導体基準電圧発生回路 - Google Patents
半導体基準電圧発生回路Info
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- JP2953218B2 JP2953218B2 JP28722092A JP28722092A JP2953218B2 JP 2953218 B2 JP2953218 B2 JP 2953218B2 JP 28722092 A JP28722092 A JP 28722092A JP 28722092 A JP28722092 A JP 28722092A JP 2953218 B2 JP2953218 B2 JP 2953218B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体基準電圧発生回
路、特にバンドギャップレギュレータ回路を有する集積
回路に関する。
路、特にバンドギャップレギュレータ回路を有する集積
回路に関する。
【０００２】
【従来の技術】従来の半導体基準電圧発生回路（以下Ｉ
Ｃという）は、基準電圧源の電圧を安定かつ高精度に供
給するために、図３に示すようにバンドギャップレギュ
レータ回路が一般的に用いられている。
Ｃという）は、基準電圧源の電圧を安定かつ高精度に供
給するために、図３に示すようにバンドギャップレギュ
レータ回路が一般的に用いられている。
【０００３】バンドギャップレギュレータ回路は、基準
電圧設定部６ａの抵抗分圧比と、エミッタ面積の大きい
ＮＰＮトランジスタＴＮ１と小さいトランジスタＴＮ２
の面積比により、帰還節点Ｆの電圧である１．２Ｖのバ
ンドギャップ電圧ＶＢを温度に対して安定にしている。
電圧設定部６ａの抵抗分圧比と、エミッタ面積の大きい
ＮＰＮトランジスタＴＮ１と小さいトランジスタＴＮ２
の面積比により、帰還節点Ｆの電圧である１．２Ｖのバ
ンドギャップ電圧ＶＢを温度に対して安定にしている。
【０００４】従って電源電圧ＶＤＤは直列制御トランジ
スタＴＮ３を介して出力端子ＴＯに供給される基準電圧
Ｖｒｅｆも安定である。トランジスタ増幅部７は、ミラ
ー電流回路を有し安定で抵抗Ｒ１，Ｒ２で決まる二つの
低電流を供給している。
スタＴＮ３を介して出力端子ＴＯに供給される基準電圧
Ｖｒｅｆも安定である。トランジスタ増幅部７は、ミラ
ー電流回路を有し安定で抵抗Ｒ１，Ｒ２で決まる二つの
低電流を供給している。
【０００５】基準電圧設定部６ａの分圧抵抗ｒ１〜ｒ７
のうちの一部の抵抗ｒ１〜ｒ５それぞれ並列にツェナー
ダイオードＺＤ１〜ＺＤ４が接続されており、ウェーハ
状態の工程中に短絡すべきｉ番目の抵抗ｒｉに並列のツ
ェナーダイオードＺＤｉの両端子に外部端子Ｎ（ｉ−
１），Ｎｉから 電圧を印加してそのツェナーダイオー
ドを破壊する。
のうちの一部の抵抗ｒ１〜ｒ５それぞれ並列にツェナー
ダイオードＺＤ１〜ＺＤ４が接続されており、ウェーハ
状態の工程中に短絡すべきｉ番目の抵抗ｒｉに並列のツ
ェナーダイオードＺＤｉの両端子に外部端子Ｎ（ｉ−
１），Ｎｉから 電圧を印加してそのツェナーダイオー
ドを破壊する。
【０００６】ツェナーダイオードＺＤｉが破壊される
と、そのツェナーダイオードのコンタクト部のアルミが
溶けてアノード・カソードをショート状態にできる。
と、そのツェナーダイオードのコンタクト部のアルミが
溶けてアノード・カソードをショート状態にできる。
【０００７】ツェナーダイオードＺＤｉがショート状態
になると並列に接続されている抵抗ｒｉはショート状態
になり（ｒ１〜ｒ６）からｒｉの値を減少してバンドギ
ャップ電圧ＶＢ，従って調整して固定された基準電圧Ｖ
ｒｅｆを出力端子ＴＯに出力、またはＩＣ内部の他の回
路ブロックに安定な基準電圧を供給する。
になると並列に接続されている抵抗ｒｉはショート状態
になり（ｒ１〜ｒ６）からｒｉの値を減少してバンドギ
ャップ電圧ＶＢ，従って調整して固定された基準電圧Ｖ
ｒｅｆを出力端子ＴＯに出力、またはＩＣ内部の他の回
路ブロックに安定な基準電圧を供給する。
【０００８】
【発明が解決しようとする課題】この従来の半導体基準
電圧発生回路のトリミングでは、ＩＣを製造する工程の
中のウェーハ状態の時のウェーハ検査でツェナーダイオ
ードを破壊してトリミングを行なっているため、モール
ド封入の組立を行なった時の工程変動を考慮する必要が
あり、パッケージの形状や樹脂の種類等で変動する量が
異なるあるいは変動する量もバラツキが多く最終製品で
のトリミングができないという問題があった。
電圧発生回路のトリミングでは、ＩＣを製造する工程の
中のウェーハ状態の時のウェーハ検査でツェナーダイオ
ードを破壊してトリミングを行なっているため、モール
ド封入の組立を行なった時の工程変動を考慮する必要が
あり、パッケージの形状や樹脂の種類等で変動する量が
異なるあるいは変動する量もバラツキが多く最終製品で
のトリミングができないという問題があった。
【０００９】さらに回路を動作状態のままツェナーダイ
オードを破壊して抵抗をトリミングすることができない
ので、高精度にトリミングできない。又ツェナーダイオ
ードの数を多くするとツェナーダイオードを破壊するた
めの端子が増加してしまうという問題もあった。
オードを破壊して抵抗をトリミングすることができない
ので、高精度にトリミングできない。又ツェナーダイオ
ードの数を多くするとツェナーダイオードを破壊するた
めの端子が増加してしまうという問題もあった。
【００１０】本発明の目的は、製品完成後も基準電圧が
精度よく調整できる半導体基準電圧発生回路を提供する
ことにある。
精度よく調整できる半導体基準電圧発生回路を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の半導体基準電圧
回路は、電源電圧端と接地間に挿入された直列制御トラ
ンジスタと出力端子と帰還抵抗部との直列回路を有し、
前記電源電圧端からトランジスタ増幅部を介してコレク
タが定電流を入力しベースが前記帰還抵抗部の帰還電圧
を入力しエミッタが前記接地との間に基準電圧設定用の
分圧直列抵抗を設けた基準電圧設定部を有するバンドギ
ャップレギュレータ回路を含む半導体基準電圧発生回路
において、前記基準電圧設定部が、前記分圧直列抵抗の
複数の抵抗をオン・オフする並列トランジスタスイッチ
と、外部から入力されるパルス列を並列のビットパター
ンに変換して前記並列トランジスタスイッチにスイッチ
制御信号を供給するデコーダおよび前記ビットパターン
を記憶して外部の制御信号によって前記デコーダに読出
信号を出力する記憶回路とを有するスイッチ制御部を付
加して構成されている。
回路は、電源電圧端と接地間に挿入された直列制御トラ
ンジスタと出力端子と帰還抵抗部との直列回路を有し、
前記電源電圧端からトランジスタ増幅部を介してコレク
タが定電流を入力しベースが前記帰還抵抗部の帰還電圧
を入力しエミッタが前記接地との間に基準電圧設定用の
分圧直列抵抗を設けた基準電圧設定部を有するバンドギ
ャップレギュレータ回路を含む半導体基準電圧発生回路
において、前記基準電圧設定部が、前記分圧直列抵抗の
複数の抵抗をオン・オフする並列トランジスタスイッチ
と、外部から入力されるパルス列を並列のビットパター
ンに変換して前記並列トランジスタスイッチにスイッチ
制御信号を供給するデコーダおよび前記ビットパターン
を記憶して外部の制御信号によって前記デコーダに読出
信号を出力する記憶回路とを有するスイッチ制御部を付
加して構成されている。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の回路図である。本実
施例の回路は、図３の従来のバンドギャップレギュレー
タの基準電圧発生部６ａの一部に短絡用のトランジスタ
スイッチと、それを制御をするスイッチ制御部１を付加
したものである。
る。図１は本発明の第１の実施例の回路図である。本実
施例の回路は、図３の従来のバンドギャップレギュレー
タの基準電圧発生部６ａの一部に短絡用のトランジスタ
スイッチと、それを制御をするスイッチ制御部１を付加
したものである。
【００１３】基準電圧設定部６は、バンドギャップ電圧
ＶＢを決定するｒ１〜ｒ６の和とｒ１〜ｒ１１の和の比
を細かく調整するために、ｒ２〜ｒ５，ｒ８〜ｒ１０の
それぞれをショートするＭＯＳトランジスタによるトラ
ンスファゲートＴＧ１〜ＴＧ５，ＴＧ８〜ＴＧ１０をそ
れぞれ対応して並列に接続してあり、それらの一方のゲ
ートに接続されるインバータＩＮを含めてそれぞれトラ
ンジスタスイッチを構成している。
ＶＢを決定するｒ１〜ｒ６の和とｒ１〜ｒ１１の和の比
を細かく調整するために、ｒ２〜ｒ５，ｒ８〜ｒ１０の
それぞれをショートするＭＯＳトランジスタによるトラ
ンスファゲートＴＧ１〜ＴＧ５，ＴＧ８〜ＴＧ１０をそ
れぞれ対応して並列に接続してあり、それらの一方のゲ
ートに接続されるインバータＩＮを含めてそれぞれトラ
ンジスタスイッチを構成している。
【００１４】スイッチ制御部１のデコーダ２から出力さ
れるゲート電圧の“Ｌ”，“Ｈ”レベルによってこれら
トランジスタスイッチがオン・オフ制御される。その結
果、基準電圧設定部６の分圧値が細かく変わり、バンド
ギャップ電圧ＶＢに対応する出力電圧Ｖｒｅｆの精度は
１％以内にも微調整できしかも可逆的である。
れるゲート電圧の“Ｌ”，“Ｈ”レベルによってこれら
トランジスタスイッチがオン・オフ制御される。その結
果、基準電圧設定部６の分圧値が細かく変わり、バンド
ギャップ電圧ＶＢに対応する出力電圧Ｖｒｅｆの精度は
１％以内にも微調整できしかも可逆的である。
【００１５】デコーダ２から出力されるゲート電圧の
“Ｌ”，“Ｈ”のビットパターンは、制御端子ＴＣを介
して外部から信号ＳＣのパルス列を制御回路４に入力し
てそのビット読出信号Ｓ３をデコーダ２に供給して生成
される。
“Ｌ”，“Ｈ”のビットパターンは、制御端子ＴＣを介
して外部から信号ＳＣのパルス列を制御回路４に入力し
てそのビット読出信号Ｓ３をデコーダ２に供給して生成
される。
【００１６】基準電圧Ｖｒｅｆを測定し、所定の電圧に
なる時のビットパターンの情報を記憶回路３に予め記憶
しておき、必要時にＩＣの外部からの制御信号ＳＣによ
って設定制御する。
なる時のビットパターンの情報を記憶回路３に予め記憶
しておき、必要時にＩＣの外部からの制御信号ＳＣによ
って設定制御する。
【００１７】図２は第２の実施例の回路図で、図１に示
した第１の実施例の帰還抵抗部５を可変帰還抵抗部５ａ
に置換えてデコーダ１４ａで制御する点以外は同一構成
である。
した第１の実施例の帰還抵抗部５を可変帰還抵抗部５ａ
に置換えてデコーダ１４ａで制御する点以外は同一構成
である。
【００１８】帰還抵抗Ｒ９，Ｒ１０をそれぞれ三分割し
て５Ｖ，１０Ｖ，１５Ｖという様に粗調整を行ない、さ
らに第１の実施例と同様にバンドギャップ電圧ＶＢを発
生し、さらに分圧抵抗ｒ１〜ｒ５，ｒ８〜ｒ１０の短絡
で微調を行なうことで、微調範囲が拡大される。
て５Ｖ，１０Ｖ，１５Ｖという様に粗調整を行ない、さ
らに第１の実施例と同様にバンドギャップ電圧ＶＢを発
生し、さらに分圧抵抗ｒ１〜ｒ５，ｒ８〜ｒ１０の短絡
で微調を行なうことで、微調範囲が拡大される。
【００１９】
【発明の効果】以上説明した様に本発明は、ＭＯＳトラ
ンジスタスイッチを使い基準電圧設定や帰還抵抗を短絡
したりしてトリミングによる微調ができ、トランジスタ
スイッチはデジタルのビットパターンで制御でき、制御
端子を外部ピンに出すことにより、ＩＣの最終状態であ
るパッケージングされた状態で出力電圧を可逆的に微調
できる。
ンジスタスイッチを使い基準電圧設定や帰還抵抗を短絡
したりしてトリミングによる微調ができ、トランジスタ
スイッチはデジタルのビットパターンで制御でき、制御
端子を外部ピンに出すことにより、ＩＣの最終状態であ
るパッケージングされた状態で出力電圧を可逆的に微調
できる。
【００２０】さらに回路を動作状態のまま出力電圧の調
整ができる。微調範囲を細かくするためにトランジスタ
スイッチを増加させても外部からのパルスを入力する端
子は１ピンだけでよく、記憶回路最適の状態を保持でき
るという効果を有している。
整ができる。微調範囲を細かくするためにトランジスタ
スイッチを増加させても外部からのパルスを入力する端
子は１ピンだけでよく、記憶回路最適の状態を保持でき
るという効果を有している。
【図１】本発明の第１の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の半導体基準電圧発生回路の一例の回路図
である。
である。
１，１ａ スイッチ制御部 ２，２ａ デコーダ ３ 制御回路 ４ 記憶回路 ５，５ａ 帰還抵抗部 ６ 基準電圧設定部 ４ トランジスタ増幅部 ＴＰ１〜ＴＰ ＰＮＮトランジスタ ＴＮ１〜ＴＮ３ ＮＰＮトランジスタ ｒ１〜ｒ１１ エミッタ直列抵抗 Ｒ１，Ｒ２ エミッタ抵抗 Ｒ９，Ｒ１０ 帰還抵抗 Ｓ３ ビット読出信号 ＴＤ 電源端子 ＴＯ 基準電圧出力端子 ＴＳ 制御端子 ＴＧ１〜ＴＧ５，ＴＧ８〜ＴＧ１２ トランスファゲ
ート ＩＮ インバータ ＶＢ バンドギャップ電圧 ＶＤＤ 電源電圧 Ｖｒｅｆ 基準出力電圧
ート ＩＮ インバータ ＶＢ バンドギャップ電圧 ＶＤＤ 電源電圧 Ｖｒｅｆ 基準出力電圧
Claims (1)
- 【請求項１】 電源電圧端と接地間に挿入された直列制
御トランジスタと出力端子と帰還抵抗部との直列回路を
有し、前記電源電圧端からトランジスタ増幅部を介して
コレクタが定電流を入力しベースが前記帰還抵抗部の帰
還電圧を入力しエミッタが前記接地との間に基準電圧設
定用の分圧直列抵抗を設けた基準電圧設定部を有するバ
ンドギャップレギュレータ回路を含む半導体基準電圧発
生回路において、前記基準電圧設定部が、前記分圧直列
抵抗の複数の抵抗をオン・オフする並列トランジスタス
イッチと、外部から入力されるパルス列を並列のビット
パターンに変換して前記並列トランジスタスイッチにス
イッチ制御信号を供給するデコーダおよび前記ビットパ
ターンを記憶して外部の制御信号によって前記デコーダ
に読出信号を出力する記憶回路とを有するスイッチ制御
部を付加したことを特徴とする半導体基準電圧発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722092A JP2953218B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722092A JP2953218B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06138960A JPH06138960A (ja) | 1994-05-20 |
| JP2953218B2 true JP2953218B2 (ja) | 1999-09-27 |
Family
ID=17714603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28722092A Expired - Fee Related JP2953218B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953218B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494346B1 (ko) * | 2000-10-09 | 2005-06-13 | 주식회사 하이닉스반도체 | 자동 트리밍 기준 전압 발생기 |
| KR100466074B1 (ko) * | 2002-07-10 | 2005-01-13 | 삼성전기주식회사 | 기준전압의 오차보상이 가능한 기준전압발생기 및 이를이용한 자동 이득 조절장치 |
| JP4658786B2 (ja) * | 2005-11-30 | 2011-03-23 | 株式会社日立製作所 | 電源装置 |
| JP2009141960A (ja) * | 2008-12-03 | 2009-06-25 | Renesas Technology Corp | 半導体集積回路 |
-
1992
- 1992-10-26 JP JP28722092A patent/JP2953218B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06138960A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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