JP2949886B2 - 半導体ウェハー及びその製造方法 - Google Patents
半導体ウェハー及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体ウェハ及びその製
造方法に係わる。
造方法に係わる。
【０００２】
【従来の技術】従来一般にレーザーダイオード用の半導
体ウェハは、ｎ型ＧａＡｓ基板上にｎ型ＡｌＧａＡｓ
層、アンドープＡｌＧａＡｓ層、ｐ型Ａ１ＧａＡｓ層及
びｐ型ＧａＡｓ層をこの順に成長させ（１回目成長）、
その後ＳｉＮx Ｏy （ｘ≠０）のマスクをフォトリソグ
ラフィー法により形成し（ＳｉＮx Ｏy マスク形成）、
該マスクを用いてリッジ形成エッチングを行う。エッチ
ングにより除去された部分にエッチング量とほぼ等しい
量のｎ型ＧａＡｓ層を成長させる。この時該ｎ型ＧａＡ
ｓ層の成長前にｐ型ＧａＡｓ層を設けることもある（２
回目成長）、その後ＳｉＮx Ｏy （ｘ≠０）のマスクを
全て除去し、ｐ型ＧａＡｓ層を全面に成長させ得てい
た。そしてかかる方法で得たウェハに電極を蒸着し、半
導体レーザー素子を得ていた。
体ウェハは、ｎ型ＧａＡｓ基板上にｎ型ＡｌＧａＡｓ
層、アンドープＡｌＧａＡｓ層、ｐ型Ａ１ＧａＡｓ層及
びｐ型ＧａＡｓ層をこの順に成長させ（１回目成長）、
その後ＳｉＮx Ｏy （ｘ≠０）のマスクをフォトリソグ
ラフィー法により形成し（ＳｉＮx Ｏy マスク形成）、
該マスクを用いてリッジ形成エッチングを行う。エッチ
ングにより除去された部分にエッチング量とほぼ等しい
量のｎ型ＧａＡｓ層を成長させる。この時該ｎ型ＧａＡ
ｓ層の成長前にｐ型ＧａＡｓ層を設けることもある（２
回目成長）、その後ＳｉＮx Ｏy （ｘ≠０）のマスクを
全て除去し、ｐ型ＧａＡｓ層を全面に成長させ得てい
た。そしてかかる方法で得たウェハに電極を蒸着し、半
導体レーザー素子を得ていた。
【０００３】
【発明が解決しようとする課題】しかしながらこの方法
で製造されたレーザー素子が正常に作動することをテス
トするためには、蒸着により電極を設置した後、一つ一
つ素子に分離するか、あるいは各レーザー素子間にエッ
チングを行い、切れ込みを少なくとも層８に達するま
で、より好ましくは層２に達するまで入れ、実質的に分
離してテストを行うという大変な手間を必要としてい
た。又特に後者の操作は手間がかかるのみならず、例え
ばマルチ発光ＬＤ等の製造に際しては、各素子間に切れ
込みを入れるのに一箇所でも失敗するとそのマルチＬＤ
は不良品となってしまう等、生産性をあげる意味でも課
題を生じていた。
で製造されたレーザー素子が正常に作動することをテス
トするためには、蒸着により電極を設置した後、一つ一
つ素子に分離するか、あるいは各レーザー素子間にエッ
チングを行い、切れ込みを少なくとも層８に達するま
で、より好ましくは層２に達するまで入れ、実質的に分
離してテストを行うという大変な手間を必要としてい
た。又特に後者の操作は手間がかかるのみならず、例え
ばマルチ発光ＬＤ等の製造に際しては、各素子間に切れ
込みを入れるのに一箇所でも失敗するとそのマルチＬＤ
は不良品となってしまう等、生産性をあげる意味でも課
題を生じていた。
【０００４】
【課題を解決するための手段】そこで本発明者らは、鋭
意検討の結果、ＳｉＮx Ｏy （ｘ≠０）のマスクを除去
する際に、除去を選択的に行い、レーザー素子分離帯部
分のＳｉＮx Ｏy （ｘ≠０）を残すことによりかかる課
題が全て解決することを見出し本発明に到達した。
意検討の結果、ＳｉＮx Ｏy （ｘ≠０）のマスクを除去
する際に、除去を選択的に行い、レーザー素子分離帯部
分のＳｉＮx Ｏy （ｘ≠０）を残すことによりかかる課
題が全て解決することを見出し本発明に到達した。
【０００５】すなわち本発明の目的は不良品検査の容易
な半導体レーザー素子用ウェハとその製造方法を提供す
ることであり、又、本発明の他の目的は生産性のよい、
マルチ発光ＬＤ用ウェハとその製造方法を提供すること
であり、そして本発明の他の目的は複雑な手法を用いる
ことなく電極を設置しうる半導体レーザー素子用ウェハ
とその製造方法を提供することにあり、本発明のこれ以
外の目的は、明細書中の記載により明らかになるだろ
う。そしてかかる目的は、ｎ型ＧａＡｓ基板上にｎ型Ａ
ｌＧａＡｓ層、アンドープＡｌＧａＡｓ層、ｐ型ＡｌＧ
ａＡｓ層及びｐ型ＧａＡｓ層をこの順に成長させ、その
後ＳｉＮx Ｏy （ｘ≠０）のマスクをフォトリソグラフ
ィー法により形成し、該マスクを用いてリッジ形成エッ
チングを行い、エッチングにより除去された部分にｐ型
ＧａＡｓ層又はノンドープＧａＡｓ層、ｎ型ＧａＡｓ層
をこの順に成長させ、その後ＳｉＮx Ｏy （ｘ≠０）を
除去し、ｐ型ＧａＡｓ層を全面に成長させる半導体レー
ザー用ウェハーの製造方法においてレーザー素子分離帯
に相当する部分のＳｉＮx Ｏy （ｘ≠０）のマスクを残
すことを特徴とする半導体レーザー用ウェハーの製造方
法。およびｎ型ＧａＡｓ基板上複数のレーザーダイオー
ド素子を形成したウェハにおいて前記ＳｉＮxＯy （ｘ
≠０）のマスク除去の際にレーザー素子分離帯に相当す
る部分のＳｉＮx Ｏy （ｘ≠０）を残すことを特徴とす
る半導体レーザー用ウェハにより容易に達成される。
な半導体レーザー素子用ウェハとその製造方法を提供す
ることであり、又、本発明の他の目的は生産性のよい、
マルチ発光ＬＤ用ウェハとその製造方法を提供すること
であり、そして本発明の他の目的は複雑な手法を用いる
ことなく電極を設置しうる半導体レーザー素子用ウェハ
とその製造方法を提供することにあり、本発明のこれ以
外の目的は、明細書中の記載により明らかになるだろ
う。そしてかかる目的は、ｎ型ＧａＡｓ基板上にｎ型Ａ
ｌＧａＡｓ層、アンドープＡｌＧａＡｓ層、ｐ型ＡｌＧ
ａＡｓ層及びｐ型ＧａＡｓ層をこの順に成長させ、その
後ＳｉＮx Ｏy （ｘ≠０）のマスクをフォトリソグラフ
ィー法により形成し、該マスクを用いてリッジ形成エッ
チングを行い、エッチングにより除去された部分にｐ型
ＧａＡｓ層又はノンドープＧａＡｓ層、ｎ型ＧａＡｓ層
をこの順に成長させ、その後ＳｉＮx Ｏy （ｘ≠０）を
除去し、ｐ型ＧａＡｓ層を全面に成長させる半導体レー
ザー用ウェハーの製造方法においてレーザー素子分離帯
に相当する部分のＳｉＮx Ｏy （ｘ≠０）のマスクを残
すことを特徴とする半導体レーザー用ウェハーの製造方
法。およびｎ型ＧａＡｓ基板上複数のレーザーダイオー
ド素子を形成したウェハにおいて前記ＳｉＮxＯy （ｘ
≠０）のマスク除去の際にレーザー素子分離帯に相当す
る部分のＳｉＮx Ｏy （ｘ≠０）を残すことを特徴とす
る半導体レーザー用ウェハにより容易に達成される。
【０００６】以下に本発明を詳細に説明する。本発明の
半導体ウェハの構造の１例を図１に示す。以下、この図
をもとに各層の構成と、製造方法につき説明する。まず
ｎ型ＧａＡｓ基板１上にｎ型ＡｌX1Ｇａ1-X1Ａｓ層２を
形成する。層２の膜厚は、０．５〜２．０μｍが好まし
く、Ｘ１は０．３〜０．７が好ましい。層２の形成後、
活性層として、アンドープＡｌX2Ｇａ1-X2Ａｓ層３を形
成する。層３の膜厚５０Å〜０．２μｍが好ましく、Ｘ
２は０〜０．３が好ましい。活性層である層３の上に
は、ｐ型ＡｌX3Ｇａ1-X3Ａｓ層４が積層される。層４の
膜厚は０．５〜２．０μｍが好ましく、Ｘ３は０．３〜
０．７が好ましい。更に層４の上に、ｐ型ＧａＡｓ層５
を、好ましくは０．１〜０．３μｍ成長させる。この
後、ＳｉＮx Ｏy （ｘ≠０）のマスクを形成し、エッチ
ングを行う。
半導体ウェハの構造の１例を図１に示す。以下、この図
をもとに各層の構成と、製造方法につき説明する。まず
ｎ型ＧａＡｓ基板１上にｎ型ＡｌX1Ｇａ1-X1Ａｓ層２を
形成する。層２の膜厚は、０．５〜２．０μｍが好まし
く、Ｘ１は０．３〜０．７が好ましい。層２の形成後、
活性層として、アンドープＡｌX2Ｇａ1-X2Ａｓ層３を形
成する。層３の膜厚５０Å〜０．２μｍが好ましく、Ｘ
２は０〜０．３が好ましい。活性層である層３の上に
は、ｐ型ＡｌX3Ｇａ1-X3Ａｓ層４が積層される。層４の
膜厚は０．５〜２．０μｍが好ましく、Ｘ３は０．３〜
０．７が好ましい。更に層４の上に、ｐ型ＧａＡｓ層５
を、好ましくは０．１〜０．３μｍ成長させる。この
後、ＳｉＮx Ｏy （ｘ≠０）のマスクを形成し、エッチ
ングを行う。
【０００７】ＳｉＮx Ｏy （ｘ≠０）のマスクは、ま
ず、ＳｉＮx Ｏy （ｘ≠０）を通常のプラズマＣＶＤ法
により成長させる。原料としては、ＳｉＨ4 、ＮＨ3 ，
Ｎ2 が一般的であり、成長温度はおよそ２００〜４５０
℃、成長圧力は０．２〜１．０Ｔｏｒｒが好適である。
こうして成長させたＳｉＮx Ｏy 層を所望の形状にする
ためフォトリソグラフィー法によりレジストのパターン
をＳｉＮx Ｏy 層上に形成する。このレジストをマスク
としてＳＦ6 のプラズマ又はフッ酸によるエッチングを
行い、レジストを除去してＳｉＮx Ｏy のマスクを形成
する。
ず、ＳｉＮx Ｏy （ｘ≠０）を通常のプラズマＣＶＤ法
により成長させる。原料としては、ＳｉＨ4 、ＮＨ3 ，
Ｎ2 が一般的であり、成長温度はおよそ２００〜４５０
℃、成長圧力は０．２〜１．０Ｔｏｒｒが好適である。
こうして成長させたＳｉＮx Ｏy 層を所望の形状にする
ためフォトリソグラフィー法によりレジストのパターン
をＳｉＮx Ｏy 層上に形成する。このレジストをマスク
としてＳＦ6 のプラズマ又はフッ酸によるエッチングを
行い、レジストを除去してＳｉＮx Ｏy のマスクを形成
する。
【０００８】こうして形成されたＳｉＮx Ｏy マスクを
用いてリッジ形成エッチングを行う。リッジ形成エッチ
ングは一般に用いられる方法でよく、エッチングの深さ
は、最低でも層５より厚く、層４が０．１〜０．５μｍ
残るようにするのが好ましい。
用いてリッジ形成エッチングを行う。リッジ形成エッチ
ングは一般に用いられる方法でよく、エッチングの深さ
は、最低でも層５より厚く、層４が０．１〜０．５μｍ
残るようにするのが好ましい。
【０００９】リッジ形成エッチングの後、２回目成長を
行う。２回目成長は、一般的には１回目成長と同様の手
段により行われる。エッチングにより露出した層４の上
にｐ型ＧａＡｓ層７を成長させる。層７は、厚さ０〜
０．２μｍが好ましい。この層７の上にｎ型ＡｌX4Ｇａ
1-X4Ａｓ層、又はアンドープＡｌX4Ｇａ1-X4Ａｓ層を層
８として成長させる。層８は層８の最上面を層５の最上
面と同じ高さになるまで成長させる。またＸ４の値は好
ましくは０〜０．７の範囲である。その後、従来の方法
では、ＳｉＮx Ｏy マスクをＨＦによるウェットエッチ
ングにより全て除去していたが、本発明の方法ではＳｉ
Ｎx Ｏy マスクのうち各素子間の部分すなわち素子分離
帯を残して除去する。具体的には例えば一般的な半導体
レーザー素子では層５の上にＳｉＮx Ｏy マスクが線状
に乗っているかたちになっているが、これを一本おきに
除去すれば第１図の層６が形成されることになる。層６
の膜厚は、後述する層９よりも薄ければ特に限定はされ
ない。選択除去の方法としては特に限定はしないがフォ
トリソグラフィー法によるのが一般的である。次いで層
９としてｐ型ＧａＡｓ層を０．５〜３μｍ成長させる。
層１〜層５、層７〜層９の成長はＭＯＣＶＤ法を使用す
るのが大面積での均一性の良好な結晶成長及びＡｌＧａ
Ａｓ上への選択成長が可能なため好ましい。しかし１回
目成長に限っては通常のＬＰＥ法やＭＢＥ法を用いても
よい。このＭＯＣＶＤ法では原料ガス及び不純物ガス流
量を変化させるだけで組成及びキャリア濃度を制御でき
るので、再成性よく前記の各層までの成長が可能であ
る。ドーパントとして用いられる元素としてはｐ型の場
合亜鉛、炭素、ベリリウム、シリコン等が、ｎ型の場合
にはテルル、セレン、イオウ、シリコン、スズ等が用い
られる。このうち特に好ましくはｐ型なら亜鉛及び炭
素、ｎ型ならシリコン及びセレンである。
行う。２回目成長は、一般的には１回目成長と同様の手
段により行われる。エッチングにより露出した層４の上
にｐ型ＧａＡｓ層７を成長させる。層７は、厚さ０〜
０．２μｍが好ましい。この層７の上にｎ型ＡｌX4Ｇａ
1-X4Ａｓ層、又はアンドープＡｌX4Ｇａ1-X4Ａｓ層を層
８として成長させる。層８は層８の最上面を層５の最上
面と同じ高さになるまで成長させる。またＸ４の値は好
ましくは０〜０．７の範囲である。その後、従来の方法
では、ＳｉＮx Ｏy マスクをＨＦによるウェットエッチ
ングにより全て除去していたが、本発明の方法ではＳｉ
Ｎx Ｏy マスクのうち各素子間の部分すなわち素子分離
帯を残して除去する。具体的には例えば一般的な半導体
レーザー素子では層５の上にＳｉＮx Ｏy マスクが線状
に乗っているかたちになっているが、これを一本おきに
除去すれば第１図の層６が形成されることになる。層６
の膜厚は、後述する層９よりも薄ければ特に限定はされ
ない。選択除去の方法としては特に限定はしないがフォ
トリソグラフィー法によるのが一般的である。次いで層
９としてｐ型ＧａＡｓ層を０．５〜３μｍ成長させる。
層１〜層５、層７〜層９の成長はＭＯＣＶＤ法を使用す
るのが大面積での均一性の良好な結晶成長及びＡｌＧａ
Ａｓ上への選択成長が可能なため好ましい。しかし１回
目成長に限っては通常のＬＰＥ法やＭＢＥ法を用いても
よい。このＭＯＣＶＤ法では原料ガス及び不純物ガス流
量を変化させるだけで組成及びキャリア濃度を制御でき
るので、再成性よく前記の各層までの成長が可能であ
る。ドーパントとして用いられる元素としてはｐ型の場
合亜鉛、炭素、ベリリウム、シリコン等が、ｎ型の場合
にはテルル、セレン、イオウ、シリコン、スズ等が用い
られる。このうち特に好ましくはｐ型なら亜鉛及び炭
素、ｎ型ならシリコン及びセレンである。
【００１０】こうして得た半導体ウェハーは、電極をつ
けて実用に供される。通常の電極の設置方法は、最初に
表面電極（ｐ側電極）を表面に蒸着し、次に素子分離を
行うためフォトリソグラフィー法によりレジストでエッ
チング用マスクを形成し、少なくとも層５、好ましくは
層２に達するまで、Ｖ字の溝を形成し、レジストを除去
する。その後裏面を表にし、素子を所望の厚みにまで研
磨あるいはエッチングし、それからｎ側電極を裏面（基
板側）に蒸着し、熱処理によるシンタリングを行ってい
る。本発明の構造の場合、ｐ側電極の設置の際に、直上
から蒸着すると層６の上にも積層し、折角最初から分離
して作成した意味を失ってしまう。そこで蒸着を斜めか
ら行うと、層６の上は、層９により影となり、各素子を
分離したまま電極を設置できる。より好ましい電極の設
置方法としては、あらかじめＳｉＮx Ｏy マスクを成長
させる際に順メサ方向に形成しておけば、ＳｉＮx Ｏy
層の周辺は第２図に示されるような断面形状となるの
で、斜め蒸着のような方法を用いずに電極の分離ができ
好ましい。最後に素子分離工程が無い以外は通常の素子
同様にｎ側電極を設置する。
けて実用に供される。通常の電極の設置方法は、最初に
表面電極（ｐ側電極）を表面に蒸着し、次に素子分離を
行うためフォトリソグラフィー法によりレジストでエッ
チング用マスクを形成し、少なくとも層５、好ましくは
層２に達するまで、Ｖ字の溝を形成し、レジストを除去
する。その後裏面を表にし、素子を所望の厚みにまで研
磨あるいはエッチングし、それからｎ側電極を裏面（基
板側）に蒸着し、熱処理によるシンタリングを行ってい
る。本発明の構造の場合、ｐ側電極の設置の際に、直上
から蒸着すると層６の上にも積層し、折角最初から分離
して作成した意味を失ってしまう。そこで蒸着を斜めか
ら行うと、層６の上は、層９により影となり、各素子を
分離したまま電極を設置できる。より好ましい電極の設
置方法としては、あらかじめＳｉＮx Ｏy マスクを成長
させる際に順メサ方向に形成しておけば、ＳｉＮx Ｏy
層の周辺は第２図に示されるような断面形状となるの
で、斜め蒸着のような方法を用いずに電極の分離ができ
好ましい。最後に素子分離工程が無い以外は通常の素子
同様にｎ側電極を設置する。
【００１１】尚、ここでは基板にｎ型ＧａＡｓを用いた
場合を説明したが、請求項３に相当する基板にｐ型Ｇａ
Ａｓを用いた場合でも同様の効果が得られることは明ら
かである。
場合を説明したが、請求項３に相当する基板にｐ型Ｇａ
Ａｓを用いた場合でも同様の効果が得られることは明ら
かである。
【００１２】本発明の半導体レーザー素子は、先に説明
したようにＳｉＮx Ｏy 層のおかげで素子分離のための
工程が不要であり、半導体素子製造のプロセスを極めて
簡単にする事ができる。又、単に工程が簡単になるのみ
ならず、従来素子分離が困難になるため難しかった厚め
の電極の設置も容易にできるようになった。
したようにＳｉＮx Ｏy 層のおかげで素子分離のための
工程が不要であり、半導体素子製造のプロセスを極めて
簡単にする事ができる。又、単に工程が簡単になるのみ
ならず、従来素子分離が困難になるため難しかった厚め
の電極の設置も容易にできるようになった。
【００１３】
【実施例】以下に本発明を実施例を用いて更に詳細に説
明するが、本発明はその要旨を超えない限り実施例に限
定されるものではない。
明するが、本発明はその要旨を超えない限り実施例に限
定されるものではない。
【００１４】実施例１ 図１は本発明の実施例の構成を示す説明図である。本実
施例は、ｎ型ＧａＡｓ基板（Ｓｉドープ、ｎ＝１〜２×
１０18ｃｍ-3）上に、厚さ１．０〜１μｍのｎ型Ａｌ
0.55Ｇa0.45 Ａｓ層（Ｓｉドープ、ｎ＝４×１０17〜
１．５×１０18ｃｍ-3）、厚さ０．０５〜０．１μｍの
アンドープＡｌ0.14Ｇa0.86 Ａｓ層、厚さ１．０〜１．
５μｍのｐ型Ａｌ0.55Ｇa0.45 Ａｓ層（Ｚｎドープ、Ｐ
＝４×１０17〜１．５×１０18ｃｍ-3）及び厚さ０．２
〜０．４μｍのｐ型ＧａＡｓ層（Ｚｎドープ、Ｐ＝１×
１０18〜５×１０18ｃｍ-3）をその順に成長させる。こ
の１回目の結晶成長には、ＭＯＣＶＤ法を用い、成長条
件は基板温度７５０℃、Ｖ／III ４０〜８０、キャリア
ガスＣＨ2 流量２０リットル／μｍ、原料はトリメチル
ガリウム（ＴＭＧ：（ＣＨ2 ）3 Ｇａ）、トリメチルア
ルミニウム（ＴＭＡ：（ＣＨ3 ）3 Ａｌ）、アルシン
（ＡｓＨ3 ）、ｐ型ドーパント：ジエチル亜鉛（ＤＥ
Ｚ：Ｃ2 Ｈ5 ）2 Ｚｎ）、ｎ型ドーパント：ジシラン
（Ｓｉ2 Ｈ6 ）で成長速度は、ＧａＡｓ、Ａｌ0.14Ｇ
a0.86 Ａｓ、Ａｌ0.55Ｇa0.45 Ａｓでそれぞれ２．０μ
ｍ／ｈ、２．３μｍ／ｈ、４．４μｍ／ｈであった。
施例は、ｎ型ＧａＡｓ基板（Ｓｉドープ、ｎ＝１〜２×
１０18ｃｍ-3）上に、厚さ１．０〜１μｍのｎ型Ａｌ
0.55Ｇa0.45 Ａｓ層（Ｓｉドープ、ｎ＝４×１０17〜
１．５×１０18ｃｍ-3）、厚さ０．０５〜０．１μｍの
アンドープＡｌ0.14Ｇa0.86 Ａｓ層、厚さ１．０〜１．
５μｍのｐ型Ａｌ0.55Ｇa0.45 Ａｓ層（Ｚｎドープ、Ｐ
＝４×１０17〜１．５×１０18ｃｍ-3）及び厚さ０．２
〜０．４μｍのｐ型ＧａＡｓ層（Ｚｎドープ、Ｐ＝１×
１０18〜５×１０18ｃｍ-3）をその順に成長させる。こ
の１回目の結晶成長には、ＭＯＣＶＤ法を用い、成長条
件は基板温度７５０℃、Ｖ／III ４０〜８０、キャリア
ガスＣＨ2 流量２０リットル／μｍ、原料はトリメチル
ガリウム（ＴＭＧ：（ＣＨ2 ）3 Ｇａ）、トリメチルア
ルミニウム（ＴＭＡ：（ＣＨ3 ）3 Ａｌ）、アルシン
（ＡｓＨ3 ）、ｐ型ドーパント：ジエチル亜鉛（ＤＥ
Ｚ：Ｃ2 Ｈ5 ）2 Ｚｎ）、ｎ型ドーパント：ジシラン
（Ｓｉ2 Ｈ6 ）で成長速度は、ＧａＡｓ、Ａｌ0.14Ｇ
a0.86 Ａｓ、Ａｌ0.55Ｇa0.45 Ａｓでそれぞれ２．０μ
ｍ／ｈ、２．３μｍ／ｈ、４．４μｍ／ｈであった。
【００１５】次に、１回目成長ウェハにＳｉＮx 膜をプ
ラズマＣＶＤ法により堆積させ、このＳｉＮx 膜上に、
フォレジストを塗布し、所望のストライブ形成するため
に、フォトリソにより、レジストのパターンをＳｉＮx
膜上に形成する。このレジストをマスクとして、ＳＦ6
のプラズマエッチングを行い、レジストを除去してＳｉ
Ｎx のストライプ状マスク（幅４〜６μｍ）を形成す
る。
ラズマＣＶＤ法により堆積させ、このＳｉＮx 膜上に、
フォレジストを塗布し、所望のストライブ形成するため
に、フォトリソにより、レジストのパターンをＳｉＮx
膜上に形成する。このレジストをマスクとして、ＳＦ6
のプラズマエッチングを行い、レジストを除去してＳｉ
Ｎx のストライプ状マスク（幅４〜６μｍ）を形成す
る。
【００１６】該マスクを用いてリッジ形成エッチングを
行う。エッチングにより除去された部分にエッチング量
とほぼ等しい量のＧａＡｓ層をほぼ平坦に埋め込む（２
回目成長）。この埋め込み層は、厚さ０．１μｍのｐ型
ＧａＡｓ層（ｐ＝７×１０17〜２×１０18ｃｍ-3）と厚
さ０．７〜１．２μｍのｎ型ＧａＡｓ層ｎ＝１〜５×２
×１０18ｃｍ-3）からなる。その後ｐ型ＧａＡｓ層の上
に、エッチングにより除去された部分を満たすのに必要
な量とほぼ等しい量のアンドープＡ１ＧａＡｓ層を形成
した（２回目成長）。その後フォトリソグラフィー法に
よりＳｉＮx のマスクをレーザー素子分離帯に対応する
部分すなわち１本おきに被覆し、フッ酸によるウエット
エッチングにより被覆されてないＳｉＮのマスクを除去
した。このあと再びＭＯＣＶＤ法により厚さ３μｍｐ型
ＧａＡｓ層（ｐ＝１〜５×１０19ｃｍ-3）を成長させた
（３回目成長）。該Ｐ−ＧａＡｓ層の断面形状は、Ｓｉ
Ｎx 膜のストライプ方向に依存し、〔０１１〕方向にス
トライプを選ぶと、図２のような形状が得られ、他方
〔０，−１，１〕方向にストライプを選ぶと、図３のよ
うな形状になる。図２（ａ）のような形状であると、電
極設置時に斜め蒸着等が不要になり好ましい。一例とし
て、〔０，−１，１〕方向のＳｉＮx ストライプを保護
膜として、選択成長を行った場合の断面形状を写真１に
示す。この上に電極を形成する。電極は、蒸着により行
った。この時エピウェハーの表面形状は写真１に示すよ
うになっているため、特別な方法を使用することなく、
直上から蒸着した。その後、裏面を表にしてワックスで
固定し、厚さ１２０μｍになるまで、研磨した。薄くな
ったエピウェハーをガラスプレートより剥がし、ワック
スを除去した。Ｎ側電極を裏面に蒸着し、シンタリング
を行った。これをＳｉＮのマスクに直角の方向で切断
し、いわゆるチップバー状態にした。
行う。エッチングにより除去された部分にエッチング量
とほぼ等しい量のＧａＡｓ層をほぼ平坦に埋め込む（２
回目成長）。この埋め込み層は、厚さ０．１μｍのｐ型
ＧａＡｓ層（ｐ＝７×１０17〜２×１０18ｃｍ-3）と厚
さ０．７〜１．２μｍのｎ型ＧａＡｓ層ｎ＝１〜５×２
×１０18ｃｍ-3）からなる。その後ｐ型ＧａＡｓ層の上
に、エッチングにより除去された部分を満たすのに必要
な量とほぼ等しい量のアンドープＡ１ＧａＡｓ層を形成
した（２回目成長）。その後フォトリソグラフィー法に
よりＳｉＮx のマスクをレーザー素子分離帯に対応する
部分すなわち１本おきに被覆し、フッ酸によるウエット
エッチングにより被覆されてないＳｉＮのマスクを除去
した。このあと再びＭＯＣＶＤ法により厚さ３μｍｐ型
ＧａＡｓ層（ｐ＝１〜５×１０19ｃｍ-3）を成長させた
（３回目成長）。該Ｐ−ＧａＡｓ層の断面形状は、Ｓｉ
Ｎx 膜のストライプ方向に依存し、〔０１１〕方向にス
トライプを選ぶと、図２のような形状が得られ、他方
〔０，−１，１〕方向にストライプを選ぶと、図３のよ
うな形状になる。図２（ａ）のような形状であると、電
極設置時に斜め蒸着等が不要になり好ましい。一例とし
て、〔０，−１，１〕方向のＳｉＮx ストライプを保護
膜として、選択成長を行った場合の断面形状を写真１に
示す。この上に電極を形成する。電極は、蒸着により行
った。この時エピウェハーの表面形状は写真１に示すよ
うになっているため、特別な方法を使用することなく、
直上から蒸着した。その後、裏面を表にしてワックスで
固定し、厚さ１２０μｍになるまで、研磨した。薄くな
ったエピウェハーをガラスプレートより剥がし、ワック
スを除去した。Ｎ側電極を裏面に蒸着し、シンタリング
を行った。これをＳｉＮのマスクに直角の方向で切断
し、いわゆるチップバー状態にした。
【００１７】
【発明の効果】本発明の半導体レーザー用ウェハーをも
ちいることにより、製造工程を従来の方法に比べ簡単に
すると同時に素子分離の際の損失をもおさえることがで
き、電極の設置も容易であり、更には電極の厚みを任意
にできる。
ちいることにより、製造工程を従来の方法に比べ簡単に
すると同時に素子分離の際の損失をもおさえることがで
き、電極の設置も容易であり、更には電極の厚みを任意
にできる。
【図１】本発明の半導体レーザー用基板の構造を示す説
明図
明図
【図２】本発明の半導体レーザー用基板の最上層の構造
を示す説明図
を示す説明図
【図３】本発明の半導体レーザー用基板の最上層の構造
を示す説明図
を示す説明図
【図４】本発明の半導体装置の断面の１例を示す結晶構
造の写真
造の写真
１ ｎ型ＧａＡｓ基板 ２ ｎ型Ａ１ＧａＡｓ層 ３ アンドープＡ１ＧａＡｓ層 ４ ｐ型Ａ１ＧａＡｓ層 ５ ｐ型ＧａＡｓ層 ６ ＳｉＮx Ｏy （ｘ≠０）マスク層 ７ ｐ型ＧａＡｓ層 ８ ｎ型Ａ１ＧａＡｓ層（ノンドープＡ１ＧａＡｓ
層） ９ ｐ型ＧａＡｓ層 １０ ２回目成長済エピウェハ
層） ９ ｐ型ＧａＡｓ層 １０ ２回目成長済エピウェハ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 秀樹 茨城県牛久市東猯穴町1000番地 三菱化 成株式会社総合研究所内 (56)参考文献 特開 昭62−174992（ＪＰ，Ａ) 特開 平２−36531（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01S 3/18 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】 ｎ型ＧａＡｓ基板上にｎ型ＡｌＧａＡｓ
層、アンドープＡｌＧａＡｓ層、ｐ型ＡｌＧａＡｓ層及
びｐ型ＧａＡｓ層をこの順に成長させ、その後ＳｉＮx
Ｏy （ｘ≠０）のマスクをフォトリソグラフィー法によ
り形成し、該マスクを用いてリッジ形成エッチングを行
い、エッチングにより除去された部分にｐ型ＧａＡｓ層
又はアンドープＧａＡｓ層、ｎ型ＧａＡｓ層をこの順に
成長させ、その後ＳｉＮx Ｏy （ｘ≠０）のマスクを除
去し、ｐ型ＧａＡｓ層を全面に成長させる半導体レーザ
ー用ウェハーの製造方法において前記ＳｉＮx Ｏy （ｘ
≠０）のマスク除去の際にレーザー素子分離帯に相当す
る部分のＳｉＮx Ｏy （ｘ≠０）を残すことを特徴とす
る半導体レーザー用ウェハーの製造方法。 - 【請求項２】 該ＳｉＮx Ｏy （ｘ≠０）のマスクが線
状に形成され、且つ該ＳｉＮx Ｏy （ｘ≠０）のマスク
を１本おきに残す請求項１記載の半導体レーザー用ウェ
ハーの製造方法。 - 【請求項３】 ｐ型ＧａＡｓ基板上にｐ型ＡｌＧａＡｓ
層、アンドープＡｌＧａＡｓ層、ｎ型ＡｌＧａＡｓ及び
ｎ型ＧａＡｓ層をこの順に成長させ、その後ＳｉＮx Ｏ
y （ｘ≠０）のマスクをフォトリソグラフィー法により
形成し、該マスクを用いてリッジ形成エッチングを行
い、エッチングにより除去された部分にｎ型ＧａＡｓ層
又はアンドープＧａＡｓ層、ｐ型ＧａＡｓ層をこの順に
成長させ、その後ＳｉＮx Ｏy （ｘ≠０）のマスクを除
去し、ｎ型ＧａＡｓ層を全面に成長せさる半導体レーザ
ー用ウェハーの製造方法において前記ＳｉＮx Ｏy （ｘ
≠０）のマスク除去の際にレーザー素子分離帯に相当す
る部分のＳｉＮx Ｏy （ｘ≠０）を残すことを特徴とす
る半導体レーザー用ウェハーの製造方法。 - 【請求項４】 ｎ型又はｐ型のＧａＡｓ基板上に複数の
レーザーダイオード素子を形成したウエハにおいてレー
ザー素子分離帯に相当する部分にＳｉＮxＯy （ｘ≠
０）を残すことを特徴とする半導体レーザー用ウェハー
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6393391A JP2949886B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体ウェハー及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6393391A JP2949886B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体ウェハー及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251809A JPH05251809A (ja) | 1993-09-28 |
| JP2949886B2 true JP2949886B2 (ja) | 1999-09-20 |
Family
ID=13243648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6393391A Expired - Fee Related JP2949886B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体ウェハー及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2949886B2 (ja) |
-
1991
- 1991-03-05 JP JP6393391A patent/JP2949886B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05251809A (ja) | 1993-09-28 |
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