JP2945139B2 - デジタル記憶媒体に記憶された情報を処理するための適応性判断フィードバックイコライザ装置 - Google Patents

デジタル記憶媒体に記憶された情報を処理するための適応性判断フィードバックイコライザ装置

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JP2945139B2
JP2945139B2 JP50428692A JP50428692A JP2945139B2 JP 2945139 B2 JP2945139 B2 JP 2945139B2 JP 50428692 A JP50428692 A JP 50428692A JP 50428692 A JP50428692 A JP 50428692A JP 2945139 B2 JP2945139 B2 JP 2945139B2
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ケヴィン ディー フィッシャー
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ジョン エム チョッフィー
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ボード オブ トラスティーズ リーランド スタンフォード ジュニア ユニバーシティ
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Description

【発明の詳細な説明】 発明の分野 本発明は一般にデジタル検出装置に係り、より詳細に
は、読取ヘッド出力信号の処理を通じてデータ記憶密度
を増加すると共にデータエラーの割合を減少するための
改良された適応性判断フィードバックイコライザ装置に
係る。
先行技術 情報化時代の到来により、デジタルデータを記憶する
膨大な需要と、このようなデータを処理して伝送する需
要とが生じている。この増大する受容を受け入れるため
に、単一のシステムに記憶される情報の密度を高めなけ
ればならなくなっている。過去30年間の各10年ごとに、
磁気ディスク記憶ユニットの容量は、10倍づつ増えてい
る。この激しい成長は、ヘッド及びディスクの設計上の
改良や、ディスク媒体の粒子サイズの減少や、ヘッドギ
ャップの長さ及びフライング高さの減少や、高いトラッ
ク密度に対するサーボ精度の改善といった多数の要因に
よって満たされてきた。プロシーディングズ・オブ・ザ
・IEEE、1986年11月号、第1475−1476頁に掲載されたマ
ーク・Ｈ・クロイダ氏著の「磁気情報記憶技術の特別号
の紹介（Introduction to the Special Issue on Magne
tic Information Storage Technology）」を参照された
い。リニア密度を高めるために、より効率的な変調（又
は「ランレングス」）コード化構成も使用されている。
プロシーディングズ・オブ・ザ・IEEE、1990年11月号、
第1745−1759頁に掲載されたK.A.ショウハマ・イミンク
氏著の「ランレングス限定シーケンス（Run−Length Li
mited Sequences）」を参照されたい。
デジタル記憶容量について世界的な規模で需要が増え
続けたことにより、デジタル信号処理方法を、密度を増
し続ける手段として使用することにも急速に関心が持た
れている。ディスクの読み取り及び書き込みプロセスは
通信におけるデータの検出及び伝送に一般に類似してい
ることから、この関心の持たれた部分は、イコライゼー
ション及びコード化方法をディスク記憶チャンネルへ適
用することに向けられた。これら方法は、ディスクチャ
ンネルの使用可能な空間「帯域巾」をより効率的に使用
して所望の密度増加をもたらし得るものである。特に、
適応性イコライゼーションは、緩和された裕度によって
大きな部品収率を許すことにより製造コストの大幅な節
減を可能にするので、魅力的である。又、高い密度をも
たらすのに加えて、適応性イコライゼーションは、顧客
の施設で「微調」を行う必要性が少ないために、保守コ
ストの節減も可能にする。データ伝送チャンネルと一般
的に類似しているにも関わらず、データ記憶チャンネル
には著しい問題がある。
いずれの記憶イステムにも、書き込みヘッド及びそれ
に関連した予備処理回路と、記憶媒体自体（通常は、磁
気ディスク又はテープ、光学ディスク又は磁気−光学媒
体）と、読み取りヘッド及びそれに関連したデータ検出
回路とで構成されたチャンネルがある。これら３つの成
分は、デジタル通信における送信機能、チャンネル機能
及び受信機能に類似している。従って、通信の専門家
は、この異常なデータチャンネルの数が増加しているこ
とに心を引かれている。
データ記憶チャンネルとデータ伝送チャンネルとの類
似点及び相違点が図１に示されている。いずれのチャン
ネルにおいても、データが入力の前にエンコードされ、
そして出力において検出されてデコードされる。又、両
方のチャンネルの目標とするところは、できるだけ多量
の情報を確実に通すことである。記憶チャンネルは高い
データ密度を有し、一方、伝送チャンネルは高いデータ
レートを有する。伝送チャンネルの変調器と、記憶チャ
ンネルの書き込み処理及び書き込みチャンネル部分との
間に大きな相違がある。媒体にはヒステリシス作用があ
るので、書き込みチャンネルには２つのレベル（実際に
は±１）しか入力できない。情報は、あるデータ状態か
ら別のデータ状態への遷移の有無によって媒体に記憶さ
れ、これは記憶チャンネル入力における＋１から−１
（又はこれと逆の）遷移に対応する。記憶チャンネルに
おいてリニア密度を高めるためには、遷移と遷移の間の
間隔を短くしなければならない。これに対し、伝送チャ
ンネルは、ヒステリシスが存在しないので、多レベル構
成及びキャリア変調を用いて伝送データレートを高める
ことができる。それ故、高い記憶密度においては、苛酷
な記号間干渉（ISI）が不可避となり、一方、ほとんど
の伝送チャンネルでは、比較的簡単なイコライゼーショ
ンで充分なようにISIが比較的中程度のレベルに維持さ
れる。
又、図１は、記憶読み取りチャンネル（読み取りヘッ
ド）が次の入力を処理することも示している。
１）記憶媒体のデータ、 ２）媒体ノイズ（オーバーライト及びデータ従属ノイズ
を含む）、及び ３）媒体上の隣接トラック干渉（相関、非ガウス）。
最終的な電子（ホワイト・ガウス）ノイズが読み取り
チャンネル出力に加えられる。データ伝送チャンネル
は、通常は、加算的ノイズ（ホワイト・ガウス）成分し
かもたないが、加入者ループのようなある場合には、ク
ロストーク及び／又は隣接チャンネル（周波数マルチプ
レクス時）干渉も受ける。記憶チャンネルの隣接トラッ
ク干渉はクロストークに類似しており、ほとんど全ての
記憶システムにおいて重大なものである。ヒステリシス
に加えて、磁気媒体及びある読み取りチャンネルは、遷
移間隔が減少するにつれて（密度が高くなるにつれて）
益々顕著になる非リニアな作用を示す。伝送チャンネル
では、これらの作用がほとんど存在しない。記憶チャン
ネルは、ヘッドの位置が媒体に対して変化するにつれて
ランダムな利得変動及び実際にはスペクトル変化を示
す。これらの変動は、ヘッドの「フライング高さ」が減
少するにつれて顕著なものとなり、磁気テープ又はフロ
ッピーディスクのような接触式（ヘッドが媒体に「タッ
チ」する）記録システムでは大きな制限要素となる。こ
れらの変動は、デジタル無線に生じるフラットなフェー
ド（振幅の低下）に類似している。更に、媒体厚みはデ
ィスクのまわりで変化する。この現象は、１つのトラッ
クをめぐる媒体厚みの連続的な変化により周期的である
ことから、通常「ワンス・アラウンド（once−around）
変調」と称している。この「ワンス・アラウンド変調」
は、キャリア変調データ伝送の小さな周波数オフセット
に類似している。
特定のシステムの場合に、記憶及び伝送の両チャンネ
ルが多数の同様の媒体から選択（又は切り換え）される
ことがしばしばある。効率的に使用されるデータ伝送チ
ャンネルのみにおいて潜在的に選択された媒体が変化す
るときには、しばしば適応検出方法が指示される。記憶
システムにおいてこのようなことが起きないことが望ま
れる。というのは、製造工程中に特定のヘッド及び媒体
がいったん組み込まれると、固定の検出方法しか適用で
きないからである。しかしながら、フロッピーディスク
やテープのような互換性のある記憶媒体ではこのような
ことは起きない。更に、保守という理由で、特定の記憶
装置を特定のヘッド及び媒体に「同調」させることは非
常に望ましくない。そのいずれかを交換するときに、こ
の同調プロセスを繰り返さねばならないからである。更
に、固定ハードディスクでは、媒体上の同じデータに対
し、書き込みヘッドの対応（手前の）位置に対して読み
取りヘッドの位置が変化すると（あるディスクでは１μ
程度）、チャンネルが大巾に変化する。この「トラック
位置ずれ」作用は、前記の「フライング高さ」及び「厚
み」の変動によって増幅される。従って、記憶チャンネ
ル検出及び伝送チャンネル検出では、たとえチャンネル
変化の原因が異なっても、適応式の方法が強く望まれ
る。適応イコライザの使用によって得られる利益は、ヘ
ッド及び媒体についての改善された（より広い）裕度仕
様へと換算できる。従って、製造収率を効果的に改善す
ることができる。例えば、10％といった僅かな収率改善
でも、売上量の多い記憶装置製品の場合には数百万ドル
の製造コストを節減できることになる。
ディスク記憶チャンネルにおいては、更に別の重要な
形式のチャンネル変化を軽減するために適応式の方法が
望まれる。このような変化はスピンしているディスクの
半径の変化に伴って生じる。記憶された情報ビットは、
トラックに沿った次々の位置として解釈することがで
き、各位置における磁界の方向の遷移の有無によって１
と０が区別される。トラックは、ディスク上に同心的に
配置された円形のビット列である。典型的なハイエンド
のハードディスクは、トラックに沿って１インチ当たり
10,000ないし30,000ビットを有しそして１インチ当たり
1,000ないし2,000トラックを有している。従って、１ビ
ットの「巾」ｗは、典型的にその半径方向長さよりも短
い。トラックに沿ったビットの線形密度を高めるか又は
隣接トラックの接近配置によりトラック密度を高めるこ
とによってディスクの容量を改善することができる。一
定の角速度と一定の読み取りデータレート1/Tでスピン
する通常のディスクの場合には、ISI作用が内径（ID）
において最も大きな制約となりそして外径（OD）におい
て最も僅かな形跡となる。このため、「遷移」はIDにお
いて物理的に互いに最も接近しそしてODにおいて最も離
れる。半径方向変化についてのディスクチャンネルの範
囲は、現在の記憶装置製品ではOD/IDの比が1.5以上であ
るので大きくそして小さなディスクがより一般化するに
つれて増加の傾向となる。従って、良好なイコライザ特
性は、直径に強く結びついている。IDからODへと量の変
化する記号間干渉を軽減し、それにより、全体的な検出
能力を改善する（即ち、エラーの確率を減少する）ため
に、適応イコライゼンションを使用することができる。
適応イコライゼーションを上記のように使用すること
は、データの記憶及び検索における将来的な容量向上に
とって多数の理由で益々重要となってきている。第１
に、上記の潜在的に大幅な密度増加は、大きな記憶容量
についての需要をある程度満足することができる。第２
に、得られる密度改善は、記憶チャンネルに使用される
特定のヘッド及び媒体に強く結びついていない。この独
立性により、適応イコライゼンーションはほとんどの記
憶システムにおいて選択されるチャンネル成分に適合さ
れるが、適応イコライザの細部は、記憶装置製品ごとに
著しく変えることができる。たとえ磁気ディスクチャン
ネルが、デジタル信号処理及びコード化とは独立してい
て、優れた要素（薄膜又は金属性ディスク、磁気−光学
系、磁気−抵抗ヘッド及び／又は垂直記録、等）の使用
によって改良できたとしても、適応イコライザはそれ以
上の密度利得を与えることができる。第３に、高速デジ
タルVLSI（超大規模集積）回路が安価になるにつれて、
デジタル技術は、記憶チャンネルの機械的な改良に比し
て、高い密度を確実に達成する上でコストを節減できる
という潜在能力をもつことになる。この潜在性は、アナ
ログチャンネル成分の改良がコストがかかる上に潜在利
得についてあまり効果的でないことから、切迫している
と考えられる。更に、磁気テープ及びディスク記録につ
いての範囲での高度な部品技術の数は近年減少してお
り、信号処理及びコード化によって媒体上の既存の空間
帯域巾をより効率的に使用することが促進されている。
適応イコライゼーションは、光学ディスク及び他の磁気
記録チャンネルにも潜在的に使用できることに注意され
たい。従って、ディスク及びテープチャンネルに適応イ
コライゼーションを使用する目的は、直径の変化、特定
のディスクチャンネル部品及びチャンネルの機械的な変
化に基づいてISI作用を軽減するように受信器の検出回
路を連続的に換えることによって線形密度を高めること
である。もちろん、適応イコライゼーションの特定の使
用は、これが通信チャンネルにおいて広く変えられるよ
うに、販売されている多数の異なる形式の媒体システム
の間で著しく変えることができる（例えば、音声帯域モ
デル・対・デジタル加入者ループ又はデジタルマイクロ
波リンク）。
適応イコライゼーションをディスクチャンネルに首尾
よく使用するために重要なことは、これらのチャンネル
を正確に理解してそして特徴付けることである。IEEEコ
ミュニケーションズ・マガジン、1990年２月、第14−29
頁に掲載されたJ.M.シオフィ氏等の「磁気記憶チャンネ
ルのための適応イコライゼーション（Adaptive Equaliz
ation for Magnetic Storage Channels）」と題する出
版物には、記憶チャンネルの重要な信号処理特徴が説明
されている。性能評価の手段としてSNRも説明されてい
る。1989年６月、MAボストンで開催されたプロシーディ
ングズ・オブ・1989 IEEEインターナショナル・コンフ
ェレンス・オン・コミュニケーションにおけるK.D.フィ
ッシャ氏等の「非リニアなISIを被っている記憶チャン
ネルのための適応DFE（Adaptive DFE for Storage Chan
nels Suffering from Nonlinear ISI）」と題する論文
には、記憶密度を増すための判断フィードバックイコラ
イゼーションの使用の可能性について論議されている。
適応イコライゼーション技術の更に別の例が次のものに
示されている。1982年10月のザ・ベル・システム・テク
ニカル・ジャーナル、第61巻、第８号、第1817頁に掲載
されたR.D.ギトリン氏等の「タップリーケージアルゴリ
ズム；デジタルで実施される部分離間適応イコライザ安
定動作するためのアルゴリズム（The Tap−Leakage Alg
orithm:An Algorithm for the Stable Operation of a
Digital Implemented,Fractionally Spaced Adaptive E
qualizer）」;1984年９月のIEEEジャーナル・オン・セ
レクテッド・エリア・イン・コミュニケーション、第SA
C−２巻、第５号、第765−777頁に掲載されたエジオ・
ビグリーリ氏等の「音声帯域データ伝送のための非リニ
ア記号間干渉の適応打ち消し（Adaptive Cancellation
of Nonlinear Intersymbol Interference for Voiceban
d Data Transmission）」;1978年９月のザ・ベル・シス
テム・テクニカル・ジャーナル、第57巻、第７号、第25
89−2611頁に掲載されたD.D.ファルコナ氏の「QAMデー
タ伝送システムにおけるチャンネル非リニア性の適応イ
コライゼーション（Adaptive equalization of channel
nonlinearities in QAM data transmission syste
m）」;1981年11月のザ・ベル・システム・テクニカル・
ジャーナル、第60巻、第７号、第1997−2021頁に掲載さ
れたA.ガーショ及びT.L.リム氏の「データ伝送のための
記号間干渉の適応打ち消し（Adaptive Cancellation of
Intersymbol Interference for data transmissio
n）」;1983年10月25日付けのA.ガーショ氏等の米国特許
第4,412,341号に開示された「干渉打ち消し方法及び装
置（Interference cancellation method and apparatu
s）」；及び1982年11月のIEEE Tans.Commun、第COM−30
巻、第2421−2433頁に掲載されたN.ホルテ及びS.ステュ
ーフロテン氏著の「２線式加入者ラインのための新規な
デジタルエコーキャンセル装置（A new digital echo c
anceller for two wire subscriber lines）」。
図面の簡単な説明 図１は、データ記憶チャンネルとデータ伝送信号処理
チャンネルとの比較を示す図である。
図２は、本発明による適応判断フィードバックイコラ
イザ装置を備えたデータ記憶読み取り信号プロセッサを
示すブロック図である。
図3aは、図２に示されたデータ入力バッファレジスタ
の実施を示す回路図である。
図3bは、図２に示されたフィードホワードフィルタFF
の実施を示す回路図である。
図４は、図２に示されたフィードホワード更新ユニッ
トFFUPDATEの実施を示す回路図である。
図5a及び図5bは、これら全体で、図２に示されたタイ
ミング獲得ニットACQUIRE及び定常タイミング回復ユニ
ットSTEADYの実施を示す回路図である。
図６は、図２に示された可変利得増幅変更ユニットVG
A_CTLの実施を示す図である。
図7aは、図２に示された同期フィールド検出ユニット
SYNCの実施を示す回路図である。
図7bは、図２に示された制御ユニットCONTROLの実施
を示す回路図である。
図8a、8b及び8cは、これら全体で、図２に示された判
断フィードバックループFEEDBACK LOGICを示す回路図
である。
図9aは、図２に示されたデュアルポートRAMを示す回
路図である。
図9bは、図２に示されたフィードバック更新ユニット
FBUPDATEの実施を示す回路図である。
好ましい実施例の詳細な説明 図２には本発明の好ましい実施例が10で示されてお
り、これと共に示された電圧利得増幅器（VGA）12は、
デジタル−アナログコンバータ16を経て送られる制御信
号入力14に応答して、端子18の記憶媒体及び入力から得
られる読み取り信号の電圧利得を制御する。利得調整さ
れた信号は、ローパスフィルタ20に通され、次いで、ア
ナログ−デジタルコンバータ22に通されて、24において
適応RAM−DFE10へ入力される。この入力信号の位相はAD
C22において位相制御信号に応答して調整され、そして
この位相制御信号は、デジタル−アナログコンバータ30
により発生されたライン28上の制御入力に応答して電圧
制御発振器（VCO）26により発生される。DAC16及びDAC3
0へのデジタル入力信号は、各々ユニット10から出力ラ
イン17及び31を経て得られる。
タイミングの回復は、デジタルイコライザのサンプリ
ンクの瞬間を決定するための方法である。利得の制御
（VGA）は、アナログ−デジタルコンバータ（ADC）のデ
ータ入力のダイナミックレンジを決定する。ナッツシェ
ルでは、端子18に現れる記憶媒体出力がアナログ信号で
ある（時間及び大きさの両方がアナログ）。時間回復機
能は信号を時間についてデジタル化し（ビット周期当た
り１サンプル）そして利得制御機能（及びADC）は信号
を大きさについてデジタル化する。書き込み及び読み取
りクロックには周波数変化が存在しそしてクロックサイ
クルのある位相は他の位相よりも優れた性能（記憶媒体
からのエラー率が低い）を与えるので、タイミングの回
復が重要である。タイミング回復機能は、チャンネルの
書き込み（及び読み取り）クロックの周波数変化を追跡
し、適切なサンプリング位相を決定する。利得制御変数
は記憶媒体出力をADCのフルレンジまで増幅する。この
増幅により量子化ノイズが減少され、ひいては、エラー
の割合が減少される。タイミング回復の説明は、1976年
12月のIEEEトランザクションズ・オン・コミュニケーシ
ョンズ、第1326−1321頁に掲載されたS.U.H.クレッシュ
氏の「イコライズされた部分応答システムのためのタイ
ミング回復（Timing Recovery for Equalized Partial
−Response System）」及び1976年５月のIEEEトランザ
クションズ・オン・コミュニケーションズ、第516−531
頁に掲載されたK.H.ミューラ及びM.S.ミューラ氏の「デ
ジタル同期システムにおけるタイミング回復（Timing R
ecovery in Digital Synchronous Systems）」に見られ
る。
RAM−DFE10は、デジタル記録チャンネルの性能を改善
するために使用される全デジタルポスト読み取りヘッド
プロセッサである。性能の改善は、密度利得、低エラー
レート又は製造裕度（収率）の向上へと換算することが
できる。基本的な概念は、デジタルデータ伝送分野で長
年使用されている適応イコライゼーションの技術をデー
タ記憶記録チャンネルに使用することである。しかしな
がら、通信における方法を単純に適用することはできな
い。というのは、データ記憶記録チャンネルとデータ伝
送チャンネルとの間には相違点があるからである。上記
したように、これらの相違点は、甚だしい記号間干渉、
非リニアな作用及びタイミングクロックの変動の形態の
過酷なチャンネル歪を含むからである。又、データ伝送
分野で通常遭遇する以上に大きなチャンネル特性の変動
（データ記憶チャンネルでは半径に伴う）がある。更
に、データ記憶チャンネルで指示される非常に高いデー
タレートは、データ伝送で試みられている以上の処理速
度で適応イコライザを実施することを必要とする。
本発明は、通信において適応判断フィードバックイコ
ライザ（DFE）として知られている構造をベースとし、
この構造を記録チャンネルに適用できるようにする多数
の新規な変更を加えたものである。これらの新規な変更
の中には非常に高速度のフィードホワードフィルタ（F
F）があり、これは、そのフィードホワード部分の例外
的な最小遅延定数及びフルスピード（各ビット周期）の
適応更新（FFUPDATE）を用いて設計される。ルックアッ
プテーブル又はRAMがフィードバックフィルタ係数を記
憶するために使用され、これは後続する記号間干渉の推
定値を形成するものである（フィードホワード部分は、
フィルタされたチャンネル応答を、あたかも全ての記号
間干渉がDFEのフィードバック部分で減じられるかのよ
うにみせようと試みる）。ルックアップテーブルの使用
は、標準的なフィルタ実施の場合よりも早く出力が得ら
れるように非常に高速度の実現化を許すと共に、非リニ
アな記号間干渉（記憶チャンネルに生じることのある）
をリニアな記号間干渉と共に減じられるようにする。
又、正しい最適設定値へと収斂するフィードバックフィ
ルタ（FB）のための新規な更新アルゴリズム（FBUPDAT
E）も設けられる。更に、完全にデジタルであって且つ
タイミング位相及び周波数の初期の獲得（ACQUIRE）、
トレーニングブロックへの同期（SYNC）、利得制御（VG
A_CTL）及びRAM−DFE構造体の初期トレーニング（FFUPD
ATE及びFBUPDATE）を行えるようにする記憶チャンネル
記録方法も導入される。更に、激しいタイミング周波数
変動（ディスク記録の特徴である）の存在中で同期を維
持し且つ最小の待ち時間で高速度で実施することのでき
る定常タイミング方法（STEADY）が導入される。
より詳細には、RAM−DFE10は、好ましい実施例では、
BiCMOS技術を用いたVLSI実施のものであり、ライン24を
経てデジタル情報入力を受け取りそしてフィードフォワ
ードフィルタ（FF）ユニット36への入力として読み取り
信号データXKのブロックを出力するためのデータ入力バ
ッファレジスタ34と、フィードホワード更新（FFUPDAT
E）ユニット38と、タイミング獲得（ACQUIRE）ユニット
40と、電圧利得増幅更新（VGA_CTL）ユニット42と、同
期フィールド検出（SYNC）ユニット44とを備えている。
これ以降の図面に詳細に示すように、完全にプログラ
ム可能なフィードホワードフィルタ（FF）ユニット36
は、FFUPDATEユニット38からレジスタ39を経て受け取っ
たイコライザ係数ｗを用いてチップ入力データのリニア
な組み合わせを形成する。限定インパルス応答（FIR）
フィルタとしても等しく識別されるFFユニット36の機能
は、次の式によって表される。
但し、ｗ＝〔w0...wL-1〕Ｔは係数ベクトルに対応
し、XKは時間ｋにおける読み取り信号入力ベクトルであ
る。フィードホワードフィルタ（加算器に分解できる）
は、全加算器部品のライブラリーからワラス・ツリーの
ための加算器入力／出力接続を自動的に合成するコンピ
ュータプログラム（ソフトウェアツール）によって形成
される。ワラス・ツリーの説明は、1964年２月のIEEEト
ランザクションズ・オン・エレクトロニック・コンピュ
ータの第59頁に掲載されたC.S.ワラス氏の「高速マルチ
プライヤについての提案（A Suggestion for Fast Mult
ipliers）」に見られる。プログラムは、加算器部品の
技術従属遅延特性を自動的に使用してその部品の内部接
続を最適にし、最悪な場合の全体的な遅延を最小にす
る。
フィードホワード更新（FFUPDATE）ユニット38は、可
変の及び変化するパラメータをもつデジタル記憶チャン
ネルから読み取りを行うときにイコライザエラー信号を
最小とするようにフィードホワードフィルタ係数を調整
する。このユニットは、次の式を用いてFFユニット係数
を適応させるように符号LMSアルゴリズムを実施する。
Wk+1＝βfWk＋μfeksgn（xk） （２） タップリーケージ係数βｆは１−2-8か１のいずれか
であり、適応ステップサイズμｆはトレーニング中はμ
ft＝2-n1で、定常動作中はμfs＝2-n2であり、そしてek
は判断フィードバックループで計算されたイコライザエ
ラー信号である。制御ユニット46は、そのモード制御出
力を使用し、トレーニングのスタート時にFFUPDATEを始
動できるようにする。トレーニング中には、FFUPDATEユ
ニット38は、チャンネル特性を前もって知ることなく任
意の初期状態からFF係数を最適なものにする。トレーニ
ングが完了した後に、制御ユニットは、ステップサイズ
を定常値に変えるようにFFUPDATEに指示する。定常動作
中には、トレーニング後に発生することのある比較的小
さなチャンネル変動を補償するようにFFUPDATEがFF係数
を調整する。
判断フィードバックループ（FEEDBACK）ロジック48
は、調整可能なルックアップテーブル（デュアルポート
RAM50）を用いて後続非リニア記号間干渉を減じ、イコ
ライザエラー信号eK及び判断出力Ｋを計算する。中間
のイコライザ出力yKは次のように計算される。
yK＝fK＋ｒ（K-1） （３） 但し、K-1は過去のイコライザ判断出力を獲得した
ものであり、ｒ（）はルックアップテーブルの出力であ
る。この中間のイコライザ出力yKを＋１、−１制限装置
に通すことにより、現在判断Ｋが形成される。RAM−D
FEの設計は次々のイコライザ判断出力ベクトルＫ間の
重畳を利用して高い動作率を得るものである。出力ベク
トルK-1は、時間ステップｋ−１ないしｋ−Ｍからの
イコライザ判断出力を含み、ルックアップテーブル内の
位置の数は2Mである。出力ベクトルＫは、時間ステッ
プｋないしｋ−Ｍ＋１空のイコライザ判断出力を含み、
αＫを除きその全てがK-1から分かる。このような観
察を利用して設計の重要な遅延経路からRAM50が除去さ
れる。RAM50は、各々2M-1個の位置をもつ２つの等しい
半部分に分解される。各サイクルにおいて、各サブRAM
の出力はｒ（′Ｋ）であり、ここで、′Ｋは時間ス
テップｋ−１ないしｋ−Ｍ＋１からのイコライザ判断出
力を含む。次いで、ルックアップテーブルの出力ｒ（
Ｋ）が判断ビットαＫに基づいて２つのサブRAM出力の
１つから選択される。従って、αＫはもはや全RAMに伝
播する必要がない。図9aは、RAM50を２つの個別のサブR
AMとして設計する場合を示している。
イコライザエラー信号eKは次のように計算される。
eK＝Ｋ−yK （４） このイコライザエラー信号eKは、FFUPDATE、FBUPDATE
及び定常タイミング回復ユニットによりイコライザパラ
メータを調整するのに使用される。トレーニング中に、
正しい現在判断値Ｋが、K-1に使用するために制御
ユニット46によって与えられ、フィードバックループに
おけるエラーの伝播が排除される。トレーニングの後
に、制御ユニットは、式（４）で行った計算された現在
判断を用いて指導するようにFEEDBACKに指示する。
フィードバック更新（FBUPDATE）ユニット52は、可変
の及び変化する後続記号間干渉や非リニアな歪をもつデ
ジタル記憶チャンネルを読み取るときにイコライザエラ
ー信号を最小にするようにフィードバックユニットのル
ックアップテーブル（RAM50）を調整する。トレーニン
グ中及び定常動作中に、このユニットは、LSMアルゴリ
ズムを用いて現在アドレスされているルックアップテー
ブル（RAM）の位置を調整する。
rK+1＝βrrK＋μreK （５） タップリーケージ係数βｒは１−2-8か１のいずれか
であり、適応ステップサイズμｒはトレーニング中はμ
rt＝2-n3で、定常動作中はμrs＝2-n4である。制御ユニ
ット46は、同期フィールドが検出された後にトレーニン
グを開始するようにFBUPDATEユニットをトリガし、そし
てトレーニングの完了後に該ユニットを定常動作に切り
換える。トレーニング中に、FBUPDATEユニットは、チャ
ンネルを前もって知ることなく任意の初期状態からRAM
の内容を最適なものにする。定常動作中に、FBUPDATEユ
ニットは、トレーニング後に生じることのある比較的僅
かなチャンネル変動を補償するようにRAMを調整する。
このフィードバック更新ユニットは、RAM位置を更新
するために多数のクロックサイクルを必要とする。これ
は、更新が完了するまでに同じ位置が何回もアドレスさ
れた場合にRAM位置の調整不良を招くことがある。この
場合は、ルックアップテーブル位置への修正が既に開始
されているが、同じルックアップテーブル位置が再びア
ドレスされたときには回路がその修正を完了しない。こ
れにより、フィードバック更新ユニットはルックアップ
テーブル位置の更に別の修正を開始し、過剰修正を生じ
させる。この問題は、更新が完了する前に同じRAM位置
がアドレスされるのを検出し、このような検出の際にRA
Mの更新を禁止する回路によって解消される。その結
果、ルックアップテーブルはその最適な設定へより速く
収斂する。図8cは、更新が完了する前に同じルックアッ
プテーブル位置がアドレスされるのを検出するのに用い
る回路を示している。
タイミング獲得（ACQUIRE）ユニット40は、その獲得
中に、読み取りヘッドが新たなデータセクタに到達した
直後に生じるタイミングエラー信号を適応式に計算す
る。このタイミングエラー信号は、読み取り信号A/Dコ
ンバータ22のサンプリング位相及びチップクロックを決
定するオフチップVCO26を調整するのに使用される。ト
ラックの始めにレート1/4T（Ｔ＝ビット周期）方形波が
書き込まれる。初期タイミング獲得アルゴリズムは、サ
ンプリングポイントをレート1/4T信号のピーク及びゼロ
交差点へもっていく。位相獲得勾配更新の式は次の通り
である。
但し、α１＝2-n5＋2-n6及びβ１＝2-n7＋2-n8はルー
プフィルタ利得パラメータであり、zKはタイミングエラ
ー信号であり、そしてτＫはタイミング位相である。チ
ップからライン31に出力されるエラー信号はα1zK＋Δ
K+1であり、式（８）のループはオフチップVCO26におい
て実施される。制御ユニット46は、新たなトラックに到
達した後に動作を開始するように獲得ユニット40をトリ
ガし、そして獲得が完了した後に獲得ユニット40をディ
スエーブルする。
獲得中に、可変利得増幅更新ユニット42（VGA_CTLユ
ニット42と称する）は、1/4T獲得信号の間に読み取り信
号D/Aコンバータ16への入力にほぼ正しい利得レベルを
セットする。この利得レベルは、定常動作中保持され
る。勾配更新を使用して、VGA制御信号は次のように発
生される。
但し、μｇ＝2-n10、VGAconstant＝10ビットのプログ
ラム可能な正の値、そしてgKは利得エラー値である。制
御信号ΓＫはチップから４ビット値として出力される。
制御ユニットは、新たなトラックに到達した後に動作を
開始するようにVGA_CTLユニット42をトリガし、そして
獲得の終わりにVGA_CTLユニット42をディスエイブルす
る。
同期フィールド検出ユニットは、SYNCユニット44と称
される。好ましい実施例では、利得及び位相獲得の後
に、35ビット同期フィールド（SYNCフィールド）が書き
込まれ、トレーニングを開始すべきときをイコライザに
指示する。SYNCユニットは、この特殊な35ビットパター
ンを極性に関わりなく非常に僅かなミス及び偽検出率で
識別する（典型的に、13dBのみのチャンネルSNRに対し
て10-9未満）。このパターンを確認すると、SYNCユニッ
ト44は、ライン45にSYNC_DETECT信号をアサートし、読
み取り信号の極性を決定する。この極性情報は、次い
で、ライン47を経て制御ユニット46へ送られ、但しい極
性の予めプログラムされたトレーニングシーケンスを行
えるようにする。
定常動作の間に定常タイミング回復ユニット（STEAD
Y）54は、推定統計学的勾配アルゴリズム及び二次位相
固定ループ（PLL）を用いてタイミング位相を調整す
る。更新の式は次の通りである。
zK＝eK-1sgn（fK）−eKsgn（fK-1） （11） ΔK+1＝ΔＫ＋βszK （12） τK+1＝τＫ＋αszK＋ΔK+1 （13） 但し、αｓ＝2-n10＋2-n11そしてβｓ＝2-n12＋
2-n13、fKはFF分の出力であり、zKはタイミングエラー
信号である。タイミング獲得の場合と同様に、タイミン
グエラー信号αszK＋ΔK+1は、A/Dサンプリングクロッ
クを発生するVCO26を駆動するためにチップ10から出力
される。この例では、ACQUIREユニット40及びSTEADYユ
ニット54は、制御ユニット46により獲得動作又は定常動
作のいずれかで動作するように構成された同じハードウ
ェアブロックを共有する。
定常タイミング回復ユニットSTEADY54及びフィードホ
ワード更新ユニットFFUPDATE38の両方は、STEADY54につ
いては入力データのサンプリング位相を調整することに
より、そしてFFUPDATE38についてはフィードホワードフ
ィルタ係数を調整することにより、平均平方イコライザ
エラーを最小にするように試みる。これらの両ユニット
は同時に動作するので、ある所与の時間にサンプリング
位相及びフィードホワード係数の両方にとって独特の最
適な設定でないものが生じる。これらは、平方されたイ
コライザエラーが実質上不変のままである間にサンプリ
ング位相及びフィードホワード係数に「ドリフト」を招
くことになる。しかしながら、所世のサンプリング位相
を最適化するために必要とされるフィードホワードフィ
ルタをRAM−DFEの限定長さフィルタでもはや正確に表す
ことができないときには、イコライザが最終的に欠陥状
態となる。この状態を取り除くために、制御ユニット
は、最大のフィードホワード係数を他のフィードホワー
ド係数よりもゆっくりとした割合で更新するようプログ
ラムすることができる。これは、イコライザが等価設定
値の範囲を越えて「ドリフト」するのを防止する。
判断フィードバックイコライザは、その手前の判断を
使用して、後続する記号間干渉をフィードホワード出力
から差し引く。しかしながら、手前の判断が正しくない
場合には、記号間干渉がフィードホワード出力から正し
く減じられず、潜在的により多くの判断エラーを生じる
ことになる。この作用は、エラー伝播として知られてお
り、イコライザが適応性のものであるときには特に悪化
する。というのは、イコライザの係数を更新するのに判
断の複合エラーが使用されるからである。最も大きなフ
ィードホワード係数をゆっくりと更新することによりイ
コライザが局部的な非最適最小値へ収斂する確率が大巾
に減少される。図7b（３）は、このゆっくりとしたフィ
ードホワード係数更新を行うのに用いられるカウンタ及
びロジックを示している。
制御ユニット（CONTROL）46は、ARM−DFEチップ10の
動作モードを、ユーザがプログラムした値と、SYNCユニ
ット44からのSYNC−DETECT信号とに基づいて制御する。
セットアップ／テストモード中に、ユーザは、RAM−DFE
チップの内部状態を初期化し、セットしそしてそれを読
み取ることができ、これには、ステップサイズと、イコ
ライザ係数と、獲得及びトレーニングの時間巾を制御す
るカウンタとが含まれる。トラックの読み取りが始まる
と、イコライザは通常ランモードになる。このランモー
ドは、タイミング及び利得の獲得（ACQUIREサブモー
ド）でスタートし、その後35ビットSYNCフィールドの確
認（同期探索サブモード）が行われる。SYNCフィールド
を受け取ると、同期ユニット44はSYNC−DETECTをアサー
トし、これは制御ユニット46により獲得を終わらせるの
に使用される。プログラム可能な遅延の後に、既知のデ
ータ（プログラム可能）に基づくイコライザのトレーニ
ング（TRAINサブモード）が開始される。トレーニング
が完了した後に、制御ユニット46は、定常動作（STEADY
STATEサブモード）を開始するようにイコライザをト
リガする。定常動作は、ストップ信号を受け取るまで続
けられる。ストップ信号を受け取った後に、制御ユニッ
トは全ての適応動作を停止する。全てのイコライザパラ
メータは、スタート又はセットアップ／テスト信号を受
け取るまで保持される。スタート信号を受け取った場合
には、イコライザは直ちにランモードに入り、読み取り
ヘッドがデータセクタ間を移動できるようにすると共
に、現在イコライザパラメータを保持する。セットアッ
プ／テスト信号を受け取った場合には、チップのユーザ
はRAM−DFEチップの内部状態を初期化し、セットしそし
て読み取ることができるようになる。
図３を参照すれば、FIRフィルタ36の実施が論理ブロ
ック図で示されている。FIRと示されたボックスは、加
算器の伝播遅延を用いることによりフィルタ出力におけ
る臨界経路遅延を最小にしてネットリストを決定しよう
とするコンピュータソフトウエアプログラムによって設
計されら論理回路を示している。Ｃ擬似コードを用いる
プログラムネット割り当てアルゴリズムは、次のように
表される。
FIRの各列ごとに、ネットがネットリストＮ｛に保持
される間に、 ／＊選択された事象を列に均一に分布する。＊／ 次の事象Ｉを得る。
min_delay＝MAX_INTとし、／＊最小出力遅延値を初
期化する。＊／ 各出力ポートOjごとに、事象Ｉ｛において、 ／＊出力Ojの遅延を最小とするようにネット選択を
最適化する。/Iの入力ポートをOjへの伝播遅延が最大か
ら最短への順序にする。／＊最長遅延経路を最初に処理
する。＊／ 入力i0に対し、最も速いネットをＮから選択する。
current_delay＝ネットの遅延＋i0からOjへの伝播遅
延とする。
他の入力ポートikに対し、順序リスト｛において、 Ojのスラックを最小とするようにikに対しＮからネ
ットを選択する。
ネットが充分に早く到達しない場合には、最も速い
ネットを選択する。
current_delay＋max〔current_delay、ネットの遅
延＋ikからOjまでの伝播遅延〕 ｝ 現在ネット対ポートマップに対し、max_delay＝maxoj
〔output delay〕。
max_delay＜min_delay｛の場合は、 best_mapping＝ｊ。
min_delay＝max_delay。
｝ ｝ best_mappingに基づいてネットをポートに接続する。
和及び桁上げ出力ネットをＮに入れる。
｝ このソフトウェアは、BiCMOSのシー・オブ・ゲート
（Sea−of−Gates）アーキテクチャに使用するものであ
るが、加算器部品の列（又は行）間に可変サイズのルー
トチャンネルを使用するゲートアレイ又は標準セルアー
キテクチャに適用することができる。
ユーザは、ユーザの設計を指定するためにソフトウェ
アに６つの数値パラメータを与える。ソフトウェアは、
基本マクロ（例えば、全加算器）のネットリストと、そ
のマクロの配置を、シー・オブ・ゲートアーキテクチャ
に基づいて発生する。出力は、通常の信号ビット形態
か、又はオプションとして丸めをする桁上げセーブ（二
重ビット）形態かのいずれかで発生される。
ソフトウェアは、ユーザからの６つの入力パラメータ
N1ないしN6を受け入れる。これらのパラメータは、次の
通りである。
１）N1:FIRフィルタのタップの個数、 ２）N2:水平入力の数値の正確さ、 ３）N3:垂直入力の数値の正確さ、 ４）N4:定数入力の数、 ５）N5:定数入力の数値の正確さ、及び ６）N6:丸めビットN6。
FIRフィルタでは、I/Oの規則性を得る目的で最終的な
レイアウトを部分的に拘束する方法として外部入力位置
が予め決定される。しかしながら、ネットリスト及び加
算器配置は、加算器の伝播遅延、配線遅延及び全配線長
さを用いることによりFRフィルタの臨界経路遅延を最小
にするのに最適なものとされ、実際のネット接続及び部
品配置が決定される。フィルタを構成するのに加算器の
遅延を自動的に使用することは、加算器部品を通る遅延
経路を容易に制御できないために、重要なことである。
ネットリストと共に、ソフトウェアは、FIRブロック
の各出力に伝播遅延を与える（ユーザによってもたらさ
れる加算器部品の遅延特性に基づいて）。回路のネット
リストは内部データベースに記憶され、ソフトウェアで
これを走査して所望のフォーマットの出力を発生できる
ようにする。現在、ソフトウェアは、シュミレーション
及びレイアウトに適したハードウェア言語出力を形成す
る。
FIRフィルタにおいては、２の補数入力の対について
のN1個の乗算演算を（並列に）行って全ての積を累積す
ることができる。効率化のために、N1個の乗算器をイン
ターリーブし、各入力がFIRケースのN1子の入力に対応
するようにした。
又、FIRフィルタにパイプライン能力をもたせた。こ
れを可能とするためには、FIRフィルタがその手前の段
から定数入力を受け入れねばならない。手前の段（おそ
らくは、ツリー構成の段）からの定数入力の数はN4発生
段である。定数型の入力は数値の正確さが異なり、これ
はN5によって定められる。このように、手前のFIR段の
出力が入力として受け入れられ、パイプライン構成が可
能になる。FIR段を更に容易にするために、各段の出力
は、加算器アレイ内に配置されたフリップ−フロップの
中にラッチされる。
このソフトウェアは、FIRフィルタにおいて臨界経路
遅延を最適化するための一般的な方法をもたらす。本発
明の技術では、配線チャンネルが大きく且つ不規則なも
のになり、あるネットはより長くなるが、それにより得
られるFIRは規則的なアレイよりも高速である。
このソフトウェアは、手前の加算演算から導出される
部分積入力ネット及び和出力ネットを消費するときに全
ブロックの臨界経路遅延を最小にするように発見的に試
みるネット割り当て構成を使用する。本発明では、列ご
とのベースで生産者−消費者関係に基づいてネットが処
理される。各列ごとに、消費すべきネットのリストが維
持される。各加算器（カウンタ）は、現在の列に対する
「消費」リストからＮ個のネット（全加算器について
３）を消費しそしてＭ個のネット（全加算器について
２）を形成し、これらは後で消費するために適当な消費
リストに入れられる。このプロセスは、列当たり１又は
２のネットしか残らなくなるまで（単一又は二重ビット
形態）続けられる。
先ず、最も高速のネットが使用される。その後、入力
と入力との間のスラックを最小にする「ジャスト・イン
・タイム（丁度間に合う）」原理に基づいて動作する。
デジタル信号処理アルゴリズムが種々のシステムに益
々使用されるようになったことによりあまり複雑でない
シリコンアーキテクチャが研究されるに至った。広いチ
ップエリアを使用しそしてシステムスループットを抑え
て乗車演算を実施することは、特にコストがかかる。適
応性アルゴリズムに良く適した乗算を簡単化すること
は、１つの被乗数の正確さを限定することである。
多数の適応性アルゴリズムは次の形態で表される。
AK+1＝AK＋μeK （14） 但し、Ａは連続的に最適化されるパラメータであり、
eKはAKの距離をその最適値Ａ＊から推定するものであ
り、μはＡのＡ＊への収斂の割合を制御する小さな定数
である。固定の限定精度においては、式（14）は次のよ
うになる。
AK+1＝rndM（AK＋μeK） （15） 但し、rndM（）の関数は、その変数をＭビットに丸め
るものである。ｚ＝rndM（ｘ）の考えられる実施は、次
のようになる。
ここでｘ及びｚのビットが明確に示されている。
典型的に、式（15）のμは、他の量と同じ精度をもつ
必要はない。それ故、μは２の数乗に制限される。例え
ば、μは２の２乗で定められてもよい。
μ＝2-n1＋2-n2 （17） ここで、式（15）は次のように表すことができる。
AK+1＝AK＋rndM（2-n1eK＋2-n2eK） （18） ２の補数の固定点表示を使用することにより、2-nで
の乗算をシフト演算で行うことができる。ｎの値が前も
って分からない場合（それらがプログラム可能な定数で
ある場合）には、量2-neKを表すのに必要なビットの数
をＮ＋Ｍのように大きくすることができ。ここで、Ｎは
ｎの最大値でありそしてＭはeKの式におけるビット数で
ある。これは、2-n1eK＋2-n2eKがデータ経路の最小
（N1,N2）＋Ｍのビット巾を必要とし、一方、最終結果
ＡがＭビット量に過ぎないことを意味する。
ハードウェアでの実施をほとんど必要としないような
式（18）の変更は次の通りである。
AK+1＝AK＋rndM（2-n1eK）＋rndM（2-n2eK） （19） この式は、性能上のロスを伴うことなく多数の適応シ
ステムに使用することができる。ここで、式（19）の各
項は、Ｍ＋１ビットのデータ経路しか必要としない。こ
れは、ｘ＝2-n1eKとすることにより表すことができ、従
って、rndM（ｘ）は次のようになる。
指数−２及びそれ以下の全てのビットに０が加えられ
るので、−１の位置に桁上げは入らない。式（７）を実
施するには、ビット位置−１ないしＭ−１に対して半分
のアドレスしか必要でなく、そして式（19）で示された
ような大きな加算演算にｘが含まれる場合には追加のハ
ードウェアは不要となる。このため、式（20）の第２の
加数を加算演算の桁上げ入力として使用することができ
る。
ここで、ｘ １＝ｘ及びｘ １＝ｘに注目することに
より更に簡単化することができる。従って、式（20）は
次のようになる。
ここで、指数−１及びそれ以下の全てのビットに０が
加えられるので、ビット位置０ないしＭ−１に対して半
分のアドレスしか必要でなく、Ｍビット巾のデータ路が
得られる。
又、通常、式（19）の幾つかの項を条件に応じて否定
しなければならない。２の補数の否定は、各ビットを反
転しそして１を加えることを含む。−ｘのビット表示は
次の通りである。
これは付加的な半加算演算の複雑さを式（５）のデー
タ路に追加する。しかしながら、丸め式（８）は否定に
特に適しており、反転動作しか必要としない。
式（21）によって示されたｚ＝rndM（ｘ）について考
える。２の補数表示においてｚを否定するためには、各
ビットを反転しそして０ビット位置に定数１を加えねば
ならない。これと同等のこととして、ｚを形成するのに
用いた加数の各々を否定してもよい。これは次のように
なる。
しかし、式（10）の全ての定数項は打ち消され、次の
ようになる。
これは、式（21）と厳密に同じである。従って、否定
は、加算演算への入力の反転しか必要としない。これは
ハードウェアの大幅な節減を果たし得る。というのは、
非常に複雑で且つ桁上げ伝播遅延の問題のある半加算器
構造体ではなくて排他的オアゲートをデータ路に追加す
るだけで条件付き否定を実施できるからである。この演
算の別の重要な特徴は、一般性を失うことなく式（19）
の加算演算において任意の数の項を積み重ねられること
である。
RAM−DFEに必要とされる多数の式は、次の形態で示す
ことができる。
AK+1＝rndM（AK＋μeKnK） （25） 但し、μは、式2-n1＋2-n2に限定されそしてnKは＋１
又は−１であり、これは式（15）に類似している。例え
ば、式（２）、（５）、（７）、（８）、（９）、（1
2）及び（13）は、全てこの形態で計算することができ
る。これらの式を実施するのに必要なチップエリアは、
式（25）を式（19）と同様に変更して次のようにすると
きにアルゴリズムの性能が低下しないよう維持すること
により、著しく減少することができる。
AK+1＝rndM（AK＋nKrndM2-n1eK）＋ nKrndM（2-ndeK） （26） 上記したように、2-nによる乗算はシフト演算とな
り、nKによる乗算は式（23）及び（24）に示すように適
当な項の全てのビットを条件に応じて反転することによ
り実行でき、そして丸めは式（21）に示すように実行す
ることができる。これにより、チップ面積を著しく減少
し且つ小さな臨界経路遅延でこれらの式を実施すること
ができる。図４、5a及び６は、この技術を使用する設計
例を示している。
図４ないし９は、データ入力バッファレジスタユニッ
ト34、FFユニット36、FFUPDATEユニット38、ACQUIREユ
ニット40、STEADYユニット54、VGA_CTLユニット42、SYN
Cユニット44、制御ユニット46、フィードバック論理ユ
ニット48、二重ポートRAMユニット50及びFBUPDATEユニ
ット52の実施を、各々ブロック図の形態で示している。
これらの図において、上記式に基づいて計算した値を図
中の適当な箇所に示してある。
以上、回路図の形態で示された好ましい実施例につい
て当業者が本発明を実施できるに十分なほど詳細に説明
したが、本発明にかかる参考文献として次のものが挙げ
られる。1990年４月、ニューメキシコ州、アルバカーキ
で開催されたインターナショナル・コンファレンス・オ
ン・アコーステック・スピーチ・アンド・シグナルプロ
セッシングにおけるW.L.アボット、P.S.ベナーズ、K.D.
フィッシャ及びJ.M.シオフィ著の「磁気ディスクドライ
ブ用の高速適応イコライザ（A High−Speed Adaptive E
qualizer for Magnetic Disk Drives）」と題する論
文；及び1990年12月、カリフォルニア州、サンジエゴで
開催されたグロビコム'90におけるウイリアムL.アボッ
ト及びジョンM.シオフィ著の「磁気記憶チャンネルの適
応判断フィードバックイコライゼーションのためのタイ
ミング回復（Timing Recovery for Adaptive Decision
Feedback Equalization of the Magnetic Storage Chan
nel）」と題する論文。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チョッフィー ジョン エム アメリカ合衆国 カリフォルニア州 95014 クーパーティノ クリークライ ン 7879 (72)発明者 ベドナーツ フィリップ エス アメリカ合衆国 ミシガン州 48009 バーミンガム ペニストーン 1586 (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 29/10 321

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】データ記憶ユニットに記憶されたデータを
    処理するための判断フィードバックイコライザ装置にお
    いて、 上記データ記憶ユニットから得たサンプリングされた読
    み取り信号を一時的に記憶しそしてデータ入力ベクトル
    xKに対応する信号を出力するデータ入力バッファ手段
    （34）と、 上記ベクトルxK信号に応答し、利得エラー信号を発生し
    て、上記入力バッファ手段へ入力される読み取り信号の
    利得を制御するように働く利得獲得手段（42）と、 上記ベクトルxK信号に応答し、タイミングエラー信号を
    発生して、上記入力バッファ手段へ入力される読み取り
    信号のサンプリング位相を制御するように働くタイミン
    グ獲得手段（40）と、 上記ベクトルxK信号に応答し、そこに含まれた情報に対
    応する所定の一連のビット値を検出すると共に、同期検
    出信号及び極性信号を発生するように働く同期手段（4
    4）と、 イコライザ係数ｗ信号及び上記ベクトルxK信号に応答し
    て、リニアフィルタ出力fK信号を発生するように働くFI
    Rフィルタ手段（36）と、 イコライザ係数ｗ信号を含むように最初にプログラムさ
    れておりそして更新された係数ｗの更新信号を記憶する
    ように再プログラムすることができるレジスタ手段（3
    9）と、 上記ベクトルxK信号及びフィードバックエラーeK信号に
    応答し、上記イコライザ係数ｗ信号に調整して、上記ｗ
    更新信号を発生するように働くフィードホワード更新論
    理手段（38）と、 複数のイコライザ係数rK信号を記憶するための二重ポー
    トランダムアクセスメモリ手段（50）と、 上記リニアフィルタ出力fK信号、上記ランダムアクセス
    メモリ手段から得たイコライザ係数rK信号及びトレーニ
    ングデータ信号に応答して、上記フィールドバックエラ
    ーeK信号及びイコライザ出力aK信号を計算するように働
    くフィードバック論理手段（48）と、 上記イコライザ係数rK信号及び上記フィールドバックエ
    ラーeK信号に応答して、上記rK信号の値を調整し、rK更
    新信号として上記ランダムアクセスメモリ手段へ入力し
    戻すように働くフィードバック更新論理手段（52）と、 上記リニアフィルタ出力fK信号及び上記フィードバック
    エラーeK信号に応答し、タイミングエラー信号を発生し
    て、定常モード周期中に上記入力読み取り信号の位相を
    調整するための定常タイミング論理手段（54）と、 上記極性信号及び上記同期検出信号に応答し、上記トレ
    ーニングデータ信号及びモード制御信号を発生して、上
    記イコライザ装置をセットアップ／テストモード又はラ
    ンモードのいずれかで動作させるように働く制御手段
    （46）とを具備し、これにより、データ記憶ユニットか
    ら入力された読み取り信号がサンプリングされ、増幅さ
    れ、そしてデータ記憶情報ビットをデコードするようデ
    ジタル処理されることにより、データ記憶密度を増加し
    そしてエラーの割合を減少できるようにしたことを特徴
    とする判断フィードバックイコライザ装置。
  2. 【請求項２】上記制御手段は、上記ランモードが獲得サ
    ブモードと、同期探索サブモードと、トレーニングサブ
    モードと、定常サブモードとを含むように構成される請
    求項１に記載のデータ記憶ユニットに記憶されたデータ
    を処理するための判断フィードバックイコライザ装置。
  3. 【請求項３】記憶媒体に記憶されたデータを処理する装
    置において、 利得エラー信号に応答して、記憶媒体から入力された読
    み取り信号に対応的に増幅するように働く電圧利得増幅
    手段と、 増幅された読み取り信号をフィルタするためのローパス
    フィルタ手段と、 タイミングエラー信号に応答して、上記フィルタされた
    読み取り信号の位相を調整するように働く電圧制御発振
    手段と、 上記フィルタされた読み取り信号を受け取って、上記利
    得エラー信号及び上記タイミングエラー信号を発生する
    と共に、半径方向のチャンネル変化及び信号間干渉によ
    り生じた非リニア性を実質的に減少したイコライザ出力
    信号を発生するように働く適応判断フィードバックイコ
    ライザ手段とを具備し、このイコライザ手段は、リニア
    なフィルタ出力信号を発生するためのエラー修正フィー
    ドホワードフィルタ手段と、該リニアなフィルタ出力信
    号を受け取るフィールバック手段と、フィードバックロ
    ジックと、該フィードバックロジックのフィードバック
    経路にあるランダムアクセスメモリ（RAM）手段であっ
    て、既に記憶された情報をここから得て、処理された読
    み取り信号におけるトレーニング非リニア歪を補償でき
    るようにするRAM手段とを備えたことを特徴とする装
    置。
  4. 【請求項４】上記イコライザ手段は、更に、 上記フィルタされた読み取り信号を受け取りそしてデー
    タ入力ベクトル信号を出力するためのデータ入力バッフ
    ァ手段と、 上記ベクトル信号に応答して、上記利得エラー信号を発
    生するように働く利得獲得手段と、 上記ベクトル信号に応答して、上記タイミングエラー信
    号を発生するように働くタイミング手段と、 上記ベクトル信号に応答して、そこに含まれた所定の一
    連のビット値を検出しそして同期検出信号及び極性信号
    を発生するように働く同期手段とを備えた請求項３に記
    載の記憶媒体に記憶されたデータを処理する装置。
  5. 【請求項５】上記イコライザ手段は、更に、 イコライザ係数（ｗ）信号を含むように最初にプログラ
    ムされていて、更新された係数（ｗ更新）信号を記憶す
    るように再プログラムすることのできるレジスタ手段
    と、 上記ベクトル信号及びフィードバックエラー信号に応答
    し、上記イコライザ係数（ｗ）信号を調整して、上記更
    新された係数（ｗ更新）信号を発生し、これを上記レジ
    スタ手段へ出力するように働くフィードホワード更新論
    理手段とを備えた請求項３又は４のいずれかに記載の記
    憶媒体に記憶されたデータを処理する装置。
  6. 【請求項６】上記イコライザ手段は、更に、 上記RAM手段に記憶されたイコライザ係数（rK）信号及
    び上記フィードバックエラー信号に応答し、上記係数
    （rK）信号の値を調整して、これを係数更新（rK更新）
    信号として上記RAM手段に入力して戻すように働くフィ
    ードバック更新論理手段を備えている請求項３ないし５
    のいずれかに記載の記憶媒体に記憶されたデータを処理
    する装置。
  7. 【請求項７】上記タイミング手段は、更に、 上記リニアフィルタ出力信号及び上記フィードバックエ
    ラー信号に応答して、定常モード周期中にタイミングエ
    ラー信号を発生するように働く定常タイミング論理手段
    を備えた請求項３ないし６のいずれかに記載の記憶媒体
    に記憶されたデータを処理する装置。
  8. 【請求項８】上記イコライザ手段は、更に、 上記極性信号及び上記同期検出信号に応答し、上記トレ
    ーニングデータ信号及びモード制御信号を発生して、上
    記イコライザ手段をセットアップ／テストモード又はラ
    ンモードのいずれかで動作させるように働く制御手段を
    備え、これにより、この手段に入力された読み取り信号
    がサンプリングされ、増幅され、そしてそこに含まれた
    情報ビットをデコードするようデジタル処理されること
    により、媒体記憶密度を増加しそしてエラーの割合を減
    少できるようにした請求項３ないし７のいずれかに記載
    の記憶媒体に記憶されたデータを処理する装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101593166B1 (ko) 2014-06-02 2016-02-15 한국전자통신연구원 물리적 복제 방지 함수의 오류를 방지하는 장치 및 그 방법

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424881A (en) 1993-02-01 1995-06-13 Cirrus Logic, Inc. Synchronous read channel
JPH0944983A (ja) * 1995-07-28 1997-02-14 Pioneer Electron Corp 記録情報再生装置
AU7527696A (en) * 1995-10-13 1997-04-30 Starbro Communications, Inc. Personal audio message processor and method
US5740184A (en) * 1996-04-01 1998-04-14 The Board Of Trustees Of The Leland Stanford Junior University Decision feedback viterbi detector for page-access optical memories
US5999355A (en) 1996-04-30 1999-12-07 Cirrus Logic, Inc. Gain and phase constrained adaptive equalizing filter in a sampled amplitude read channel for magnetic recording
US6819514B1 (en) 1996-04-30 2004-11-16 Cirrus Logic, Inc. Adaptive equalization and interpolated timing recovery in a sampled amplitude read channel for magnetic recording
US6437932B1 (en) 1996-05-16 2002-08-20 Lsi Logic Corporation Decision based time-varying equalizers
US5822143A (en) * 1996-06-11 1998-10-13 Western Digital Corporation Decision feedback equalization implementation of partial-response signaling in a magnetic recording channel
US5956195A (en) * 1997-03-31 1999-09-21 Regents Of The University Of Minnesota Method and apparatus for three dimensional sequence estimation in partially constrained binary channels
US5966262A (en) * 1997-03-31 1999-10-12 Regents Of University Of Mn Method and apparatus for high data rate detection for three dimensional 110 channels
KR100459877B1 (ko) * 1998-01-07 2005-01-17 삼성전자주식회사 비선형 등화 장치
US6185716B1 (en) 1998-01-30 2001-02-06 Maxtor Corporation Dual detector read channel with semi-soft detection
US20030112370A1 (en) * 2001-12-18 2003-06-19 Chris Long Adaptive expanded information capacity for communications systems
US20030140351A1 (en) * 1998-04-17 2003-07-24 Hoarty W. Leo Cable television system compatible bandwidth upgrade using embedded digital channels
US6433835B1 (en) 1998-04-17 2002-08-13 Encamera Sciences Corporation Expanded information capacity for existing communication transmission systems
US6307884B1 (en) 1998-05-29 2001-10-23 Seagate Technology Llc Dual decision feedback equalizer with selective attenuation to improve channel performance
US6532272B1 (en) 1998-08-12 2003-03-11 New Mexico State University Technology Transfer Corporation RAM-search processor for intersymbol interference cancellation
US6381271B1 (en) 1998-08-17 2002-04-30 Telefonaktiebolaget Lm Ericsson (Publ) Low complexity decision feedback sequence estimation
GB2341763B (en) * 1998-09-15 2000-09-13 3Com Technologies Ltd Data receiver including hybrid decision feedback equalizer
US6687066B1 (en) 1999-02-22 2004-02-03 Seagate Technology Llc Partitioning disc drive read/write electronics to improve data transfer performance
US6304400B1 (en) 1999-03-08 2001-10-16 Storage Technology Corporation Signal dropout compensation
US7072412B1 (en) 1999-11-09 2006-07-04 Maurice Bellanger Multicarrier digital transmission system using an OQAM transmultiplexer
US7167516B1 (en) 2000-05-17 2007-01-23 Marvell International Ltd. Circuit and method for finding the sampling phase and canceling precursor intersymbol interference in a decision feedback equalized receiver
US8291457B2 (en) 2001-05-24 2012-10-16 Vixs Systems, Inc. Channel selection in a multimedia system
US20090031419A1 (en) 2001-05-24 2009-01-29 Indra Laksono Multimedia system and server and methods for use therewith
US20030219085A1 (en) * 2001-12-18 2003-11-27 Endres Thomas J. Self-initializing decision feedback equalizer with automatic gain control
US7180942B2 (en) 2001-12-18 2007-02-20 Dotcast, Inc. Joint adaptive optimization of soft decision device and feedback equalizer
WO2004075469A2 (en) * 2003-02-19 2004-09-02 Dotcast Inc. Joint, adaptive control of equalization, synchronization, and gain in a digital communications receiver
US7212364B1 (en) * 2004-01-31 2007-05-01 Western Digital Technologies, Inc. Servo writing a disk drive by synchronizing a servo write clock in response to a sync mark reliability metric
US7440210B1 (en) 2004-06-23 2008-10-21 Western Digital Technologies, Inc. Servo writing a disk drive by writing multi-bit sync marks in spiral tracks for improved servo writing
US7330327B1 (en) 2004-06-23 2008-02-12 Western Digital Technologies, Inc. Servo writing a disk drive by writing discontinuous spiral tracks to prevent overheating
US7333280B1 (en) 2004-08-03 2008-02-19 Western Digital Technologies, Inc. Servo writing a disk drive by synchronizing a servo write clock to a reference pattern on the disk and compensating for repeatable phase error
US7394608B2 (en) * 2005-08-26 2008-07-01 International Business Machines Corporation Read channel apparatus for asynchronous sampling and synchronous equalization
GB2435569A (en) * 2006-02-28 2007-08-29 Phyworks Ltd Decision feedback equalizer adaption
US20080240224A1 (en) * 2006-04-18 2008-10-02 Carballo Juan A Structure for one-sample-per-bit decision feedback equalizer (dfe) clock and data recovery
US7809054B2 (en) * 2006-04-18 2010-10-05 International Business Machines Corporation One-sample-per-bit decision feedback equalizer (DFE) clock and data recovery
US7391583B1 (en) 2006-07-27 2008-06-24 Western Digital Technologies, Inc. Fault tolerant sync mark detection while servo writing a disk drive from spiral tracks
US7948703B1 (en) * 2008-01-30 2011-05-24 Marvell International Ltd. Adaptive target optimization methods and systems for noise whitening based viterbi detectors
US8131791B2 (en) * 2008-04-22 2012-03-06 Texas Instruments Incorporated Decision feedback equalizer having parallel processing architecture
US7859782B1 (en) 2008-05-18 2010-12-28 Western Digital Technologies, Inc. Selecting highest reliability sync mark in a sync mark window of a spiral servo track crossing
US8854941B2 (en) 2008-06-10 2014-10-07 Ikanos Communications, Inc. Vectored DSL crosstalk cancellation
CN110162854B (zh) * 2019-05-09 2023-05-26 重庆大学 一种高速自适应判决反馈均衡器
CN117254886B (zh) * 2023-11-17 2024-01-23 广州市森锐科技股份有限公司 云桌面数据交互方法、装置、计算机设备以及存储介质

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2938937C2 (de) * 1978-09-27 1985-12-12 Hitachi, Ltd., Tokio/Tokyo Einstellvorrichtung und Verfahren für ein Magnetband-Aufzeichungs- und Wiedergabegerät
NL8100650A (nl) * 1981-02-11 1982-09-01 Philips Nv Inrichting voor het corrigeren van pulsvervorming bij homochrone datatransmissie.
US4412341A (en) * 1981-11-18 1983-10-25 Bell Telephone Laboratories, Incorporated Interference cancellation method and apparatus
NL8700125A (nl) * 1987-01-20 1988-08-16 Philips Nv Inrichting voor het bestrijden van intersymboolinterferentie en ruis.
JP2509626B2 (ja) * 1987-07-03 1996-06-26 株式会社東芝 磁気記録再生装置
US4969118A (en) * 1989-01-13 1990-11-06 International Business Machines Corporation Floating point unit for calculating A=XY+Z having simultaneous multiply and add
US4953041A (en) * 1989-01-24 1990-08-28 Maxtor Corporation Read channel detector for use in digital magnetic recording systems
JP3076046B2 (ja) * 1989-01-31 2000-08-14 日本電気株式会社 例外検出回路
US4926370A (en) * 1989-04-17 1990-05-15 International Business Machines Corporation Method and apparatus for processing postnormalization and rounding in parallel
US4941120A (en) * 1989-04-17 1990-07-10 International Business Machines Corporation Floating point normalization and rounding prediction circuit
US5008903A (en) * 1989-05-25 1991-04-16 A.T. & T. Paradyne Adaptive transmit pre-emphasis for digital modem computed from noise spectrum
US5132988A (en) * 1990-12-03 1992-07-21 Board Of Trustees, Leland Stanford Jr. University Adaptive decision feedback equalizer apparatus for processing information stored on digital storage media

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101593166B1 (ko) 2014-06-02 2016-02-15 한국전자통신연구원 물리적 복제 방지 함수의 오류를 방지하는 장치 및 그 방법
US9448874B2 (en) 2014-06-02 2016-09-20 Electronics And Telecommunications Research Institute Apparatus and method for preventing error in physically unclonable function

Also Published As

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US5430661A (en) 1995-07-04
EP0560945A1 (en) 1993-09-22

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