JP2941583B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶制御方式に関し、
特に要素並列処理を行うベクトル処理装置において、複
数のアクセス要求元から１つの記憶単位にアクセスした
要求の競合を軽減させることができる計算機システムの
記憶制御方式に関するものである。

【０００２】

【従来の技術】従来、複数のアクセス要求元から記憶装
置を構成する記憶単位より小さいアクセス幅のアクセス
要求が連続して発生した場合、同一記憶単位に対するア
クセス要求の競合を軽減する記憶制御方式として、特開
昭６３−１７５９７０号公報が知られている。上記記憶
制御方式では、同時刻あるいは異なる時刻に発生した複
数のアクセス要求に対し、アクセス要求受付時刻に対応
したアクセス要求識別子を付加し、記憶単位ごとに発生
順にグループに分割するとともに、該グループをまとめ
て単一のアクセス要求として記憶装置にアクセスする。

【０００３】また、該記憶装置から読みだされたデータ
を、アクセス要求をまとめる前のそれぞれのアクセス要
求元およびアクセス要求識別子に対応したフェッチデー
タバッファに格納する。さらに、異なる時刻に発生した
アクセス要求を単一のアクセス要求としてアクセスする
場合、該複数のアクセス要求全てに隣接する複数のアク
セス要求識別子を付加し、これらに複数のアクセス要求
識別子が全て有効であることを条件としてアクセス要求
を１つにまとめて記憶単位にアクセスする。

【０００４】

【発明が解決しようとする課題】ベクトルデータを保持
するベクトルレジスタと、ベクトルレジスタの各要素が
有効か無効かを示すベクトルマスクレジスタを備えるベ
クトル処理装置において、ベクトルレジスタと記憶装置
との間のデータ転送に関する命令として、以下のような
命令が考えられる。

【０００５】（１）Ｖｅｃｔｏｒ Ｌｏａｄ （ＶＬ） 記憶装置からベクトルレジスタへのフェッチ アドレス＝先頭アドレス＋増分アドレス×ベクトル要素
番号 （２）Ｖｅｃｔｏｒ Ｓｔｏｒｅ （ＶＳＴ） ベクトルレジスタから記憶装置へのストア アドレス＝先頭アドレス＋増分アドレス×ベクトル要素
番号 （３）Ｖｅｃｔｏｒ Ｌｏａｄ Ｅｘｐａｎｄ （ＶＬ
Ｅ） 記憶装置からベクトルレジスタへのフェッチ アドレス＝先頭アドレス＋増分アドレス×有効なベクト
ル要素の数 （４）Ｖｅｃｔｏｒ Ｓｔｏｒｅ Ｃｏｍｐｒｅｓｓ
（ＶＳＴＣ） ベクトルレジスタから記憶装置へのストア アドレス＝先頭アドレス＋増分アドレス×有効なベクト
ル要素の数 但し、“有効なベクトル要素の数”とは、（ベクトル要
素番号−１）までのベクトルマスクレジスタで、“有
効”と示された要素の数である。

【０００６】図８にＶＬおよびＶＳＴに関するベクトル
レジスタと記憶装置のアドレス付けの対応の例、図９に
ＶＬＥおよびＶＳＴＣに関するベクトルレジスタと記憶
装置のアドレス付けの対応の例を示す。

【０００７】要素並列処理を行うベクトル処理装置で
は、ＶＬおよびＶＳＴはフェッチまたはストアを行うベ
クトル要素が順番に複数のアクセス要求元に割り付けら
れるため、アクセス要求が記憶単位の１／２，１／
４．．．のような値を取り、記憶装置の連続したアドレ
スをアクセスする場合には、上記従来技術によってアク
セス要求の競合を軽減できる。

【０００８】一方、ＶＬＥおよびＶＳＴＣでは、フェッ
チまたはストアを行うベクトル要素には、マスクデータ
によって有効なアクセス要求と無効なアクセス要求が存
在し、その中で有効なアクセス要求のみが記憶装置のア
クセスを行う。この記憶装置のアクセスが連続になる場
合、上記従来技術によって、該複数のアクセス要求を単
一のアクセス要求としてまとめるためには、それら複数
のアクセス要求に有効な隣接するアクセス要求識別子を
付加しなければならない。しかし、ＶＬＥおよびＶＳＴ
Ｃではベクトルマスクレジスタを読み出すまでは有効な
アクセス要求がどの要素並列に属するかはわからず、同
一記憶単位をアクセスする複数のアクセス要求が用意さ
れたアクセス要求識別子の数より離れた要素並列に属
し、アクセス要求識別子の数が不足する場合も起こりう
る。従って上記従来技術では、これら複数のアクセス要
求は単一のアクセス要求としてまとめることができず、
複数回同一記憶単位にアクセスすることとなりアクセス
要求の競合が発生するという問題がある。

【０００９】本発明の目的は、複数のアクセス要求元か
ら１つの記憶単位にアクセスした要求の競合を軽減させ
ることができる計算機システムの記憶制御方式を提供す
ることにある。

【００１０】

【課題を解決するための手段】上記問題を解決するた
め、本発明においては、複数のアクセス要求元から同時
刻又は異なる時刻に発生し有効無効の混在したアクセス
要求に対し、アクセス要求の受付時刻に対応したアクセ
ス要求識別子を付加し、記憶単位ごとに有効なアクセス
要求を発生順にグループに分割し、これらグループをま
とめて単一のアクセス要求として記憶装置にアクセスす
る構成とする。

【００１１】更に本発明においては、上記問題を解決す
るために、記憶単位ごとにまとめたアクセス要求のスト
アデータを順次まとめて保持するストアデータワークレ
ジスタ、各アクセス要求に対するフェッチデータのフェ
ッチデータバッファでの格納位置を保持するフェッチデ
ータ分配情報バッファ、異なる時刻に発生したアクセス
要求に対するフェッチデータを保持するフェッチデータ
ワークレジスタを用意する。

【００１２】

【作用】上述の構成において、異なる要素並列に属する
アクセス要求が同一の記憶単位にデータをストアする場
合、先行する要素並列のアクセス要求に伴うストアデー
タはストアデータワークレジスタに保持し、該アクセス
要求は無効なアクセス要求として処理してしまうことに
より、該アクセス要求に付加したアクセス要求識別子を
有効にすることができ、後続アクセス要求にそのアクセ
ス要求識別子を付加することができるため、統合するア
クセス要求の発行を待つことができる。

【００１３】また、複数のアクセス要求が同一の記憶単
位からデータをフェッチする場合、後続アクセス要求の
発生を待たずに最初に発生したアクセス要求で該記憶単
位をアクセスし、記憶装置から読みだしたフェッチデー
タをアクセス要求元とアクセス識別子に対応したフェッ
チデータバッファに格納し、フェッチデータ分配情報ス
タック内の情報に基づき、フェッチデータバッファより
データを読みだし各アクセス要求元に返送する。単一の
アクセス要求として記憶単位をアクセスした複数のアク
セス要求が異なる要素並列に属する場合、後続要素並列
に属するアクセス要求は無効なアクセス要求として処理
し記憶装置はアクセスせず、該アクセス要求のフェッチ
データはフェッチデータワークレジスタから読みだすこ
とをフェッチデータ分配情報バッファに格納する。該ア
クセス要求に対するデータは、先行するアクセス要求に
対するフェッチデータ返送時に、フェッチデータバッフ
ァからフェッチデータワークレジスタに格納しておき、
フェッチデータ分配情報バッファの情報によりフェッチ
データワークレジスタから読みだしアクセス要求元へ返
送する。

【００１４】

【実施例】図３，４は、本発明が適用されるベクトル処
理装置の全体構成を示す図である。

【００１５】図３，４において、処理装置は、複数（こ
こでは４個とする）の記憶単位１ａ〜１ｄから構成され
る記憶装置１と、複数（ここでは４個とする）の演算器
５ａ〜５ｄと、ベクトルレジスタ３と、ベクトルマスク
レジスタ４と、記憶制御装置２よりなる。ベクトルレジ
スタ３は、演算器５ａ〜５ｄに対応して要素によって区
切られた３ａ〜３ｄからなり、同様にベクトルマスクレ
ジスタは４ａ〜４ｄからなる。記憶制御装置２は、複数
（ここでは４個とする）のアクセス要求発行回路２０ａ
〜２０ｄと、これらアクセス要求発行回路２０ａ〜２０
ｄから発行されたアクセス要求のアクセス幅が記憶単位
より小さく連続したアドレスをアクセスすることを判断
しアクセス要求をまとめるアクセス要求統合回路２１
と、アクセス要求統合回路２１を経たアクセス要求をそ
れぞれ保持するアクセス要求スタック２２ａ〜２２ｄ
と、各記憶単位１ａ〜１ｄに対応してアクセス要求の優
先順位を決定する優先順位決定回路２３ａ〜２３ｄと、
各アクセス要求発行回路２０ａ〜２０ｄ対応にアクセス
要求識別子の数に等しい面数を備えたフェッチデータバ
ッファ２４ａ〜２４ｄと、フェッチデータバッファ２４
ａ〜２４ｄからアクセス要求発行元のアクセス要求発行
回路２０ａ〜２０ｄに返送するためのデータを選択する
フェッチデータ分配回路２５と、該フェッチデータ分配
回路２５において各アクセス要求発行回路２０ａ〜２０
ｄに返送するデータのフェッチデータバッファにおける
格納場所を保持しておくフェッチデータ分配情報バッフ
ァ２７と、アクセス要求識別子の制御を行うアクセス要
求識別子制御回路２６よりなる。

【００１６】要素並列処理を行うベクトル処理装置にお
いて、複数の演算器５ａ〜５ｄに対する要素の割付け
は、 演算器５ａ：第０，４，８，．．．，４ｎ要素 演算器５ｂ：第１，５，９，．．．，４ｎ＋１要素 演算器５ｃ：第２，６，１０，．．．，４ｎ＋２要素 演算器５ｄ：第３，７，１１，．．．，４ｎ＋３要素 とし、ベクトルレジスタ３ａ〜３ｄ、ベクトルマスクレ
ジスタ４ａ〜４ｄ、アクセス要求発行回路２０ａ〜２０
ｄについても同様に割り付けられる。

【００１７】本ベクトル処理装置においてベクトル演算
命令を実行する場合は、各演算器５ａ〜５ｄにそれぞれ
対応するベクトルレジスタ３ａ〜３ｄおよびベクトルマ
スクレジスタ４ａ〜４ｄからオペランドデータＬ３ａ０
〜Ｌ３ｄ０およびマスクデータＬ４ａ０〜Ｌ４ｄ０を要
素並列ごとに順次読みだし、各演算器５ａ〜５ｄで並列
に演算を行い、その演算結果Ｌ５ａ〜Ｌ５ｄを対応する
ベクトルレジスタ３ａ〜３ｄに順次格納する。

【００１８】以下、本ベクトル処理装置で、ＶＬＥおよ
びＶＳＴＣのそれぞれのアクセス命令の処理において、
同一の記憶単位をアクセスする複数のアクセス要求を単
一のアクセス要求としてまとめ、アクセス要求の競合を
軽減する制御方法について説明する。

【００１９】本実施例において、記憶単位は８バイト、
命令で指示される先頭アドレスを１０００番地、アドレ
ス増分値を４バイトとし、アクセス要求Ａ００〜Ａ３１
は４個ずつ８要素並列（すなわち３２個）発行されると
する。アクセス要求の発行の様子および、各アクセス要
求に対するマスクデータの値およびアクセスアドレスは
図６に示す。但し、マスクデータの値は、‘１’が有
効、‘０’が無効とする。また、アクセス要求識別子は
０〜３の４個用意されているものとする。

【００２０】このアクセス命令において有効なアクセス
要求と記憶装置上のアドレスとの対応を図７に示す。図
７より判るように、まとめられるアクセス要求は、Ａ０
０とＡ０２，Ａ０７とＡ２１である。すなわち、５個の
有効なアクセス要求に対して、記憶装置へのアクセス
は、最終要素を含めて３回である。

【００２１】まず、ＶＳＴＣ命令実行時の動作について
説明する。ここで、ストア命令のアクセス要求を統合す
る場合、統合するアクセス要求のうち要素番号の大きい
要素のアクセス要求に統合し、統合するアクセス要求の
うち要素番号の小さい要素のアクセス要求は記憶装置に
アクセスしないこととする。

【００２２】前述のように、本ベクトル処理装置におい
て、ベクトルレジスタの各要素に対応するアクセス要求
は、４つのアクセス要求発行回路２０ａ〜２０ｄから同
一要素並列に属する４要素ずつが同時に発行される。ア
クセス要求発行時には、ベクトルレジスタ３ａ〜３ｄか
らストアデータＬ３ａ１〜Ｌ３ｄ１およびベクトルマス
クレジスタ４ａ〜４ｄからマスクデータＬ４ａ１〜Ｌ４
ｄ１を読みだし、アクセス要求発行回路２０ａ〜２０ｄ
からアクセス要求Ｌ２０ａ０〜Ｌ２０ｄ０、ストアデー
タＬ２０ａ１〜Ｌ２０ｄ１、マスクデータＬ２０ａ２〜
Ｌ２０ｄ２をアクセス要求統合回路２１に送出する。こ
こで、アクセス要求にはアクセス要求の命令種、先頭ア
ドレス情報、アドレス増分値情報、アクセスアドレスお
よび最終要素並列には最終要素並列フラグが付加されて
いるものとする。但し、先頭アドレス情報とは先頭アド
レスが記憶単位の境界アドレスに対してどのような位置
にあるか、アドレス増分値情報とはアドレス増分値がア
クセス幅に対してどのような値かを示す。またベクトル
レジスタから送出されるストアデータは８バイト幅であ
るが、４バイト幅のアクセスの場合上４バイトに有効な
データがあるとする。

【００２３】図１にアクセス要求統合回路２１の詳細を
示す。アクセス要求統合回路２１は、アクセス要求統合
制御回路２１０、セレクタ２１１ａ〜２１１ｄおよび２
１２、ストアデータワークレジスタ２１３からなる。さ
らに、アクセス要求統合制御回路２１０の詳細を図５に
示す。アクセス要求統合制御回路２１０内には、各アク
セス要求発行回路２０ａ〜２０ｄごとのマスクカウンタ
２１００ａ〜２１００ｄ、アクセス要求統合判定回路２
１０１、ストアデータセレクト信号生成回路２１０２、
無効フラグ付加回路２１０３、ストアマーク生成回路２
１０４、フェッチデータ分配情報生成回路２１０５より
なる。

【００２４】マスクカウンタ２１００ａ〜２１００ｄ
は、第ｉ要素に対してベクトルマスクレジスタから発行
されるマスクデータが‘１’である数を第０要素から第
ｉ−１要素まで順にカウントし、マスクカウント値Ｌ２
１００ａ〜２１００ｄとして送出する。

【００２５】アクセス要求統合判定回路は２１０１、ア
クセス要求の命令種とアドレス増分値情報からアクセス
要求の統合を行うかどうか判断し、アクセス要求統合に
よってどのようなアクセスを行うかを示すアクセス要求
統合制御信号Ｌ２１０１を送出する。すなわち、アクセ
ス幅が記憶装置の記憶単位の１／ｎで、アクセス幅とア
ドレス増分値の絶対値が等しい場合アクセス要求の統合
を行うと判断し、さらに先頭アドレス情報、アドレス増
分値、マスクカウント値からアクセス要求統合制御信号
Ｌ２１０１を生成する。

【００２６】ストアデータセレクト信号生成回路２１０
２では、アクセス要求統合制御信号Ｌ２１０１から、ア
クセス要求スタック２２ａ〜２２ｄに送出するストアデ
ータのストアデータセレクト信号Ｌ２１０２ａ〜Ｌ２１
０２ｄ、および、ストアデータワークレジスタ２１３で
保持するストアデータに対するストアデータセレクト信
号Ｌ２１０２ｅを送出する。

【００２７】無効フラグ付加回路２１０３では、アクセ
ス要求Ｌ２１ａ０〜Ｌ２１ｄ０に対し無効フラグを付加
してアクセス要求スタック２２ａ〜２２ｄに送出する。
無効フラグを付加するのは、マスクデータＬ２０ａ２〜
Ｌ２０ｄ２が‘０’の場合、または、アクセス要求が統
合されるためそのアクセス要求が記憶装置にアクセスを
しない場合である。

【００２８】さらに、ストアマーク生成回路２１０４で
は、各アクセス要求に対するストアマークＬ２１ａ２〜
Ｌ２１ｄ２を生成する。ストアマークとは、アクセス要
求がストア命令である場合に、ストアデータ中の有効な
データ位置を示すものである。アクセス幅が記憶単位の
１／ｎの場合はｎビット（本実施例では２ビット）で示
される。

【００２９】これらの回路について、以下図６の例を用
いて詳細に説明する。

【００３０】第０要素並列のアクセス要求には、アクセ
ス要求識別子０を割当て、マスクデータの値から要素Ａ
００およびＡ０２は有効、要素Ａ０１およびＡ０３は無
効である。マスクカウンタ２１００ａは０、２１００ｂ
は１、２１００ｃは１、２１００ｄは２になる。アクセ
ス要求統合判定回路２１０１において、ＶＳＴＣ命令で
アクセス幅が４バイト、アドレス増分値が４バイトであ
ることよりアクセス要求の統合を行い、要素Ａ００とＡ
０２を統合し、要素Ａ０２を記憶装置に送出しＡ００は
記憶装置をアクセスしないことを判断しアクセス要求統
合制御信号Ｌ２１０１として送出する。ストアデータセ
レクト信号生成回路２１０２では、アクセス要求統合制
御信号Ｌ２１０１より、要素Ａ０２に対するストアデー
タセレクト信号Ｌ２１０２ｃを、上４バイトにＡ００の
ストアデータＬ２０ａ１の上４バイト、下４バイトにＡ
０２のストアデータＬ２０ｃ１の上４バイトをセレクト
するように生成する。無効フラグ付加回路２１０３で
は、アクセス要求統合制御信号Ｌ２１０１より、要素Ａ
００はアクセス要求統合によってアクセスしない要素で
あることを判断しアクセス要求Ｌ２１ａ０に無効フラグ
を付加する。また、要素Ａ０１およびＡ０３はマスクデ
ータＬ２０ｂ２およびＬ２０ｄ２が‘０’であることか
らアクセス要求Ｌ２１ｂ０，Ｌ２１ｄ０に無効フラグを
付加する。ストアマーク生成回路２１０４では、アクセ
ス要求統合制御信号Ｌ２１０１より、Ａ０２に対してス
トアマークＬ２１ｃ２を‘１１’にする。セレクタ２１
１ｃではセレクト信号Ｌ２１０２ｃにより、Ａ００のス
トアデータＬ２０ａ１の上４バイトとＡ０２のストアデ
ータＬ２０ｃ１の上４バイトをそれぞれ上４バイト下４
バイトにセレクトし、ストアデータＬ２１ｃ１とする。
すなわち、第０要素並列は、アクセス要求Ｌ２１ａ０，
Ｌ２１ｂ０およびＬ２１ｄ０に無効フラグが付加され、
アクセス要求Ｌ２１ｃ０は有効なアクセス要求としてス
トアデータＬ２１ｃ１、ストアマークＬ２１ｃ２ととも
に、アクセス要求スタック２２ａ〜２２ｄに送出され
る。

【００３１】第１要素並列のアクセス要求には、アクセ
ス要求識別子１を割当て、マスクデータの値から要素Ａ
０７は有効、要素Ａ０４，Ａ０５およびＡ０６は無効で
ある。マスクカウンタ２１００ａ〜２１００ｄはすべて
２になる。アクセス要求統合判定回路２１０１において
第０要素並列と同様にアクセス要求の統合を行い、最終
要素並列でないことから、要素Ａ０７は統合する要素を
待ち記憶装置をアクセスしないことを判断しアクセス要
求統合制御信号Ｌ２１０１として送出する。ストアデー
タセレクト信号生成回路２１０２では、アクセス要求統
合制御信号Ｌ２１０１より、ストアデータセレクト信号
Ｌ２１０２ｅを、上４バイトにＡ０７のストアデータＬ
２０ｄ１の上４バイトをセレクトするように生成する。
無効フラグ付加回路２１０３では、アクセス要求統合指
示Ｌ２１０１より、要素Ａ０７はアクセス要求統合によ
ってアクセスしないことを判断しアクセス要求Ｌ２１ｄ
０に無効フラグを付加する。また、要素Ａ０４，Ａ０５
およびＡ０６はマスクデータＬ２０ａ２，Ｌ２０ｂ２お
よびＬ２０ｃ２が‘０’であることからアクセス要求Ｌ
２１ａ０，Ｌ２１ｂ０およびＬ２１ｃ０に無効フラグを
付加する。セレクタ２１２ではセレクト信号Ｌ２１０２
ｅにより、Ａ０７のストアデータＬ２０ｄ１の上４バイ
トを上４バイトにセレクトし、ストアデータワークレジ
スタ格納データＬ２１２とする。すなわち、第１要素並
列は、アクセス要求Ｌ２１ａ０〜Ｌ２１ｄ０すべてに無
効フラグが付加され、アクセス要求スタック２２ａ〜２
２ｄに送出される。

【００３２】第２要素並列のアクセス要求には、アクセ
ス要求識別子２を割当て、マスクデータの値から要素Ａ
０８〜Ａ１１はすべて無効である。マスクカウンタ２１
００ａ〜２１００ｄはすべて３になる。アクセス要求統
合判定回路２１０１において第０要素並列と同様に、ア
クセス要求の統合を行うが、この要素並列には有効な要
素が存在しないことを判断しアクセス要求統合制御信号
Ｌ２１０１として送出する。そして、無効フラグ付加回
路において、要素Ａ０８〜Ａ１１はマスクデータＬ２０
ａ２〜Ｌ２０ｄ２が‘０’であることからアクセス要求
Ｌ２１ａ０〜Ｌ２１ｄ０すべてに無効フラグを付加す
る。

【００３３】第３〜４要素並列のアクセス要求には、ア
クセス要求識別子３，０を割当て、マスクデータの値か
ら要素Ａ１２〜Ａ１５，Ａ１６〜Ａ１９はすべて無効で
ある。マスクカウンタ２１００ａ〜２１００ｄはすべて
３のままになる。アクセス要求統合判定回路２１０１に
おいて第０要素並列と同様に、アクセス要求の統合を行
うが、これら要素並列には有効な要素が存在しないこと
を判断しアクセス要求統合制御信号Ｌ２１０１として送
出する。そして、無効フラグ付加回路において、要素Ａ
１２〜Ａ１５，Ａ１６〜Ａ１９はマスクデータＬ２０ａ
２〜Ｌ２０ｄ２が‘０’であることからアクセス要求Ｌ
２１ａ０〜Ｌ２１ｄ０すべてに無効フラグを付加する。

【００３４】第５要素並列のアクセス要求には、アクセ
ス要求識別子１を割当て、マスクデータの値から要素Ａ
２１およびＡ２２は有効、要素Ａ２０およびＡ２３は無
効である。マスクカウンタ２１００ａは３、２１００ｂ
は３、２１００ｃは４、２１００ｄは５になる。アクセ
ス要求統合判定回路２１０１において第０要素並列と同
様にアクセス要求の統合を行い、要素Ａ２１はストアワ
ークレジスタ２１２内でストアデータを保持し統合待ち
をしている要素（Ａ０７）と統合し、最終要素並列でな
いことからＡ２２は統合する要素を待ち記憶装置をアク
セスしないことを判断しアクセス要求統合制御信号Ｌ２
１０１として送出する。ストアデータセレクト信号生成
回路２１０２では、アクセス要求統合制御信号Ｌ２１０
１より、要素Ａ２１に対するストアデータセレクト信号
Ｌ２１０２ｂを、上４バイトにストアデータワークレジ
スタ２１３のデータＬ２１３の上４バイト、下４バイト
にＡ２１のストアデータＬ２０ｂ１の上４バイトをセレ
クトするように生成する。また、要素Ａ２２は統合する
アクセス要求待ちであるから、ストアデータセレクト信
号Ｌ２１０２ｅを、上４バイトにＡ２２のストアデータ
Ｌ２０ｃ１の上４バイトをセレクトするように生成す
る。無効フラグ付加回路２１０３では、アクセス要求統
合制御信号Ｌ２１０１より、要素Ａ２２はアクセス要求
統合によって記憶装置をアクセスしない要素であること
を判断し無効フラグを付加する。また、要素Ａ２０およ
びＡ２３はマスクデータＬ２０ａ２およびＬ２０ｄ２が
‘０’であることから無効フラグを付加する。ストアマ
ーク生成回路２１０４では、アクセス要求統合制御信号
Ｌ２１０１より、Ａ２１に対してストアマークＬ２１ｂ
２を‘１１’にする。セレクタ２１１ｂではセレクト信
号Ｌ２１０２ｂにより、ストアデータワークレジスタ２
１３のデータＬ２１３の上４バイトとＡ２１のストアデ
ータＬ２０ｂ１の上４バイトをそれぞれ上４バイト下４
バイトにセレクトし、ストアデータＬ２１ｂ１とする。
また、セレクタ２１２ではセレクト信号Ｌ２１０２ｅに
より、Ａ２２のストアデータＬ２０ｃ１の上４バイトを
上４バイトにセレクトし、ストアデータワークレジスタ
格納データＬ２１２とする。すなわち、第５要素並列
は、アクセス要求Ｌ２１ａ０，Ｌ２１ｃ０およびＬ２１
ｄ０に無効フラグが付加され、アクセス要求Ｌ２１ｂ０
は有効なアクセス要求としてストアデータＬ２１ｂ１、
ストアマークＬ２１ｂ２とともに、アクセス要求スタッ
ク２２ａ〜２２ｄに送出される。

【００３５】第６要素並列のアクセス要求は、マスクデ
ータの値から要素Ａ２４〜Ａ２７はすべて無効である。
マスクカウンタ２１００ａ〜２１００ｄはすべて５にな
る。アクセス要求統合判定回路２１０１において第０要
素並列と同様に、アクセス要求の統合を行うが、この要
素並列には有効な要素が存在しないことを判断しアクセ
ス要求統合制御信号Ｌ２１０１として送出する。そし
て、無効フラグ付加回路において、要素Ａ２４〜Ａ２７
はマスクデータＬ２０ａ２〜Ｌ２０ｄ２が‘０’である
ことからアクセス要求Ｌ２１ａ０〜Ｌ２１ｄ０すべてに
無効フラグを付加する。

【００３６】最終要素並列の第７要素並列のアクセス要
求は、マスクデータの値から要素Ａ２８〜Ａ３１はすべ
て無効である。マスクカウンタ２１００ａ〜２１００ｄ
はすべて５のままになる。アクセス要求統合判定回路２
１０１において第０要素並列と同様にアクセス要求の統
合を行うが、この要素並列には有効な要素が存在せず、
最終要素並列であり、ストアデータワークレジスタ２１
３内に統合待ちをしている要素（Ａ２２）が存在するこ
とから、最終要素を有効な要素としてアクセス要求とす
ることを判断しアクセス要求統合制御信号Ｌ２１０１と
して送出する。ストアデータセレクト信号生成回路２１
０２では、アクセス要求統合制御信号Ｌ２１０１より、
要素Ａ３１に対するストアデータセレクト信号Ｌ２１０
２ｄを、上４バイトにストアデータワークレジスタ２１
３のデータＬ２１３の上４バイトをセレクトするように
生成する。無効フラグ付加回路において、要素Ａ２８〜
Ａ３１はマスクデータＬ２０ａ２〜Ｌ２０ｄ２が‘０’
であるが、アクセス要求統合制御信号Ｌ２１０１からア
クセス要求Ｌ２１ａ０〜Ｌ２１ｃ０には無効フラグを付
加し、アクセス要求Ｌ２１ｄ０には無効フラグを付加し
ない。ストアマーク生成回路２１０４では、アクセス要
求統合制御信号Ｌ２１０１より、最終要素Ａ３１で統合
待ちの要素のアクセス要求を送出することを判断し、Ａ
３１に対してストアマークＬ２１ｄ２を‘１０’にす
る。セレクタ２１１ｄではセレクト信号Ｌ２１０２ｄに
より、ストアデータワークレジスタ２１３のデータＬ２
１３の上４バイトを上４バイトにセレクトし、ストアデ
ータＬ２１ｄ１とする。すなわち、第７要素並列は、ア
クセス要求Ｌ２１ａ０，Ｌ２１ｂ０およびＬ２１ｃ０に
無効フラグが付加され、アクセス要求Ｌ２１ｄ０は有効
なアクセス要求としてストアデータＬ２１ｄ１、ストア
マークＬ２１ｄ２とともに、アクセス要求スタック２２
ａ〜２２ｄに送出される。

【００３７】以上のようにアクセス要求統合回路２１を
経て、アクセス要求Ｌ２１ａ０〜Ｌ２１ｄ０，ストアデ
ータＬ２１ａ１〜Ｌ２１ｄ１およびストアマークＬ２１
ａ２〜Ｌ２１ｄ２をアクセス要求スタック２２ａ〜２２
ｄに送出する。

【００３８】次に（図３，４に戻って）、アクセス要求
識別子制御回路２６により、全てのアクセス要求スタッ
クに対する同一アクセス要求識別子が有効であるアクセ
ス要求送出許可信号Ｌ２６０により、アクセス要求スタ
ック２２ａ〜２２ｄからアクセス要求を読みだす。そし
て、アクセス要求をアクセス要求スタックから読みだす
ごとに割り当てられたアクセス要求識別子を無効にす
る。

【００３９】アクセス要求スタック２２ａ〜２２ｄから
読みだしたアクセス要求が無効フラグ付きでない有効な
アクセス要求であるときは、アクセスする記憶単位に対
応した優先順位決定回路２３ａ〜２３ｄに送出され優先
順位が取られるとアクセス要求識別子を有効Ｌ２３ａ１
〜Ｌ２３ｄ１にして、ストアデータＬ２３ａ１〜Ｌ２３
ｄ１およびストアマークＬ２３ａ２〜Ｌ２３ｄ２ととも
にアクセス要求Ｌ２３ａ０〜Ｌ２３ｄ０を記憶装置１に
送出する。

【００４０】アクセス要求スタック２２ａ〜２２ｄから
読みだしたアクセス要求に無効フラグが付加されている
場合、アクセス要求は優先順位決定回路に送出せず、ア
クセス要求識別子を有効Ｌ２２ａ１〜Ｌ２２ｄ１にす
る。

【００４１】例えば、図６の例の第０要素並列はアクセ
ス要求スタックから読みだされると、割り当てられたア
クセス要求識別子０は無効になる。アクセス要求スタッ
クから読みだされると、要素Ａ００，Ａ０１，Ａ０３は
無効フラグが付加されているので、優先順位決定回路に
送出されず、アクセス要求発行回路２０ａ，２０ｂ，２
０ｄ対応のアクセス要求識別子０は有効になる。要素Ａ
０２は優先順位決定回路２３ａに送出され、優先順位が
とられるとアクセス要求Ｌ２３ａ０をストアデータＬ２
３ａ１、ストアマークＬ２３ａ２とともに記憶装置１に
送出し、アクセス要求発行回路２０ｃ対応のアクセス要
求識別子０を有効にする。このようにしてアクセス要求
識別子０は全て有効になる。

【００４２】記憶装置１では、対応する記憶単位１ａ〜
１ｄにストアデータを書き込む。但し、ストアマークが
‘１１’の場合は記憶単位に等しいデータ幅のストアデ
ータを全て書き込み、ストアマークが‘１０’または
‘０１’の場合は‘１’に対応するデータ位置の４バイ
トにのみストアデータを書き込む。

【００４３】次に、ＶＬＥ命令実行時の動作について説
明する。ここで、ロード命令のアクセス要求を統合する
場合、統合するアクセス要求のうち要素番号の小さい要
素のアクセス要求に統合し、統合するアクセス要求のう
ち要素番号の大きい要素のアクセス要求は記憶装置にア
クセスしないこととする。

【００４４】ＶＳＴＣ命令と同様に、本ベクトル処理装
置において、ベクトルレジスタの各要素に対応するアク
セス要求は、４つのアクセス要求発行回路２０ａ〜２０
ｄから同一要素並列に属する４要素ずつが同時に発行さ
れる。アクセス要求発行時には、ベクトルマスクレジス
タ４ａ〜４ｄからマスクデータＬ４ａ１〜Ｌ４ｄ１を読
みだし、アクセス要求発行回路２０ａ〜２０ｄからアク
セス要求Ｌ２０ａ０〜Ｌ２０ｄ０、マスクデータＬ２０
ａ２〜Ｌ２０ｄ２をアクセス要求統合回路２１に送出す
る。ここで、アクセス要求にはアクセス要求の命令種、
先頭アドレス情報、アドレス増分値情報、アクセスアド
レスおよび最終要素並列には最終要素並列フラグが付加
されているものとする。

【００４５】図２にフェッチデータ分配回路２５の詳細
を示す。フェッチデータ分配回路２５は、アクセス要求
発行回路２０ａ〜２０ｄ対応にフェッチデータバッファ
２４ａ〜２４ｄからデータを選択するセレクタ２５１ａ
〜２５１ｄ、異なる要素並列のアクセス要求を統合した
場合後行要素並列のためにフェッチデータを保持するフ
ェッチデータワ−クレジスタ２５３、フェッチデータワ
−クレジスタ２５３に格納するデータを選択するセレク
タ２５２からなる。

【００４６】図５に示したアクセス要求統合制御回路２
１０内の、フェッチデータ分配情報生成回路２１０５
は、アクセス要求統合判定回路２１０１から送出される
アクセス要求統合制御信号Ｌ２１０１によりフェッチデ
ータ分配回路２５内のセレクタ２５１ａ〜２５１ｄ，お
よび２５２のセレクト信号となるフェッチデータ分配情
報Ｌ２１０ａ〜Ｌ２１０ｅを生成する。フェッチデータ
分配情報Ｌ２１０ａ〜Ｌ２１０ｅはフェッチデータ分配
情報バッファ２７に格納される。

【００４７】これらの回路について、以下、図６の例を
用いて詳細に説明する。

【００４８】第０要素並列のアクセス要求には、アクセ
ス要求識別子０が割当てられ、マスクデータの値から要
素Ａ００およびＡ０２は有効、要素Ａ０１およびＡ０３
は無効である。マスクカウンタ２１００ａは０、２１０
０ｂは１、２１００ｃは１、２１００ｄは２になる。ア
クセス要求統合判定回路２１０１において、ＶＬＥ命令
でアクセス幅が４バイト、アドレス増分値が４バイトで
あることよりアクセス要求の統合を行い、要素Ａ００と
Ａ０２を統合し、要素Ａ００を記憶装置に送出しＡ０２
は記憶装置をアクセスしないことを判断しアクセス要求
統合制御信号Ｌ２１０１として送出する。

【００４９】無効フラグ付加回路２１０３では、アクセ
ス要求統合制御信号Ｌ２１０１より、要素Ａ０２はアク
セス要求統合によってアクセスしない要素であることを
判断しアクセス要求Ｌ２１ａ０に無効フラグを付加す
る。また、要素Ａ０１およびＡ０３はマスクデータＬ２
０ｂ２およびＬ２０ｄ２が‘０’であることからアクセ
ス要求Ｌ２１ｂ０，Ｌ２１ｄ０に無効フラグを付加す
る。フェッチデータ分配情報生成回路２１０５では、ア
クセス要求統合制御信号Ｌ２１０１より、Ａ００に対し
てフェッチデータバッファ２４ａのアクセス要求識別子
０に対応する面の上４バイトを選択し、Ａ０２に対して
同じくフェッチデータバッファ２４ａのアクセス要求識
別子０に対応する面の下４バイトを選択することをフェ
ッチデータ分配情報Ｌ２１０ａ，Ｌ２１０ｃとして生成
し、フェッチデータ分配情報バッファ２７に送出する。
すなわち、第０要素並列は、アクセス要求Ｌ２１ｂ０，
Ｌ２１ｃ０およびＬ２１ｄ０に無効フラグが付加され、
アクセス要求Ｌ２１ａ０は有効なアクセス要求として、
アクセス要求スタック２２ａ〜２２ｄに送出される。

【００５０】第１要素並列のアクセス要求には、アクセ
ス要求識別子１が割当てられ、マスクデータの値から要
素Ａ０７は有効、要素Ａ０４，Ａ０５およびＡ０６は無
効である。マスクカウンタ２１００ａ〜２１００ｄはす
べて２になる。アクセス要求統合判定回路２１０１にお
いて第０要素並列と同様にアクセス要求の統合を行い、
要素Ａ０７は統合するが統合する要素を待たずに記憶装
置をアクセスすることを判断しアクセス要求統合制御信
号Ｌ２１０１として送出する。無効フラグ付加回路２１
０３では、要素Ａ０４，Ａ０５およびＡ０６はマスクデ
ータＬ２０ａ２〜Ｌ２０ｃ２が‘０’であることからア
クセス要求Ｌ２１ａ０，Ｌ２１ｂ０およびＬ２１ｃ０に
無効フラグを付加する。フェッチデータ分配情報生成回
路２１０５では、アクセス要求統合制御信号Ｌ２１０１
より、Ａ０７に対してフェッチデータバッファ２４ｂの
アクセス要求識別子１に対応する面の上４バイトを選択
し、フェッチデータワークレジスタ２５３に対してフェ
ッチデータバッファ２４ａのアクセス要求識別子１に対
応する面のデータを選択することをフェッチデータ分配
情報Ｌ２１０ｄ，Ｌ２１０ｅとして生成し、フェッチデ
ータ分配情報バッファ２７に送出する。すなわち、第１
要素並列は、アクセス要求Ｌ２１ａ０〜Ｌ２１ｃ０に無
効フラグが付加され、アクセス要求Ｌ２１ｄ０は有効な
アクセス要求として、アクセス要求スタック２２ａ〜２
２ｄに送出される。

【００５１】第２要素並列のアクセス要求には、アクセ
ス要求識別子２が割当てられ、マスクデータの値から要
素Ａ０８〜Ａ１１はすべて無効である。マスクカウンタ
２１００ａ〜２１００ｄはすべて３になる。アクセス要
求統合判定回路２１０１において第０要素並列と同様
に、アクセス要求の統合を行うが、この要素並列には有
効な要素が存在しないことを判断しアクセス要求統合制
御信号Ｌ２１０１として送出する。そして、無効フラグ
付加回路において、要素Ａ０８〜Ａ１１はマスクデータ
Ｌ２０ａ２〜Ｌ２０ｄ２が‘０’であることからアクセ
ス要求Ｌ２１ａ０〜Ｌ２１ｄ０すべてに無効フラグを付
加する。

【００５２】第３〜４要素並列のアクセス要求には、ア
クセス要求識別子３，０が割当てられ、マスクデータの
値から要素Ａ１２〜Ａ１５，Ａ１６〜Ａ１９はすべて無
効である。マスクカウンタ２１００ａ〜２１００ｄはす
べて３のままになる。アクセス要求統合判定回路２１０
１において第０要素並列と同様にアクセス要求の統合を
行うが、これら要素並列には有効な要素が存在しないこ
とを判断しアクセス要求統合制御信号Ｌ２１０１として
送出する。そして、無効フラグ付加回路において、要素
Ａ１２〜Ａ１５，Ａ１６〜Ａ１９はマスクデータＬ２０
ａ２〜Ｌ２０ｄ２が‘０’であることからアクセス要求
Ｌ２１ａ０〜Ｌ２１ｄ０すべてに無効フラグを付加す
る。

【００５３】第５要素並列のアクセス要求には、アクセ
ス要求識別子１が割当てられ、マスクデータの値から要
素Ａ２１およびＡ２２は有効、要素Ａ２０およびＡ２３
は無効である。マスクカウンタ２１００ａは３、２１０
０ｂは３、２１００ｃは４、２１００ｄは５になる。ア
クセス要求統合判定回路２１０１において第０要素並列
と同様にアクセス要求の統合を行い、要素Ａ２１はアク
セス要求統合によって既に記憶装置に対するアクセス要
求が送出されており、要素Ａ２２は統合するが統合する
要素を待たずに記憶装置をアクセスすることを判断しア
クセス要求統合制御信号Ｌ２１０１として送出する。無
効フラグ付加回路２１０３では、アクセス要求統合制御
信号Ｌ２１０１より、要素Ａ２１はアクセス要求統合に
よって記憶装置をアクセスしない要素であることを判断
し無効フラグを付加する。また、要素Ａ２０およびＡ２
３はマスクデータＬ２０ａ２およびＬ２０ｄ２が‘０’
であることから無効フラグを付加する。フェッチデータ
分配情報生成回路２１０５では、アクセス要求統合制御
信号Ｌ２１０１より、Ａ２１に対してフェッチデータバ
ッファワークレジスタ２５３の下４バイトを選択し、Ａ
２２に対してフェッチデータバッファ２４ｃのアクセス
要求識別子１に対応する面のデータを選択し、フェッチ
データワークレジスタ２５３に対してフェッチデータバ
ッファ２４ｃのアクセス要求識別子１に対応する面のデ
ータを選択することをフェッチデータ分配情報Ｌ２１０
ｂ，Ｌ２１０ｃ，Ｌ２１０ｅとして生成し、フェッチデ
ータ分配情報バッファ２７に送出する。すなわち、第５
要素並列は、アクセス要求Ｌ２１ａ０，Ｌ２１ｂ０およ
びＬ２１ｄ０に無効フラグが付加され、アクセス要求Ｌ
２１ｃ０は有効なアクセス要求として、アクセス要求ス
タック２２ａ〜２２ｄに送出される。

【００５４】第６要素並列のアクセス要求には、アクセ
ス要求識別子２が割当てられ、マスクデータの値から要
素Ａ２４〜Ａ２７はすべて無効である。マスクカウンタ
２１００ａ〜２１００ｄはすべて５になる。アクセス要
求統合判定回路２１０１において第０要素並列と同様に
アクセス要求の統合を行うが、この要素並列には有効な
要素が存在しないことを判断しアクセス要求統合制御信
号Ｌ２１０１として送出する。そして、無効フラグ付加
回路において、要素Ａ２４〜Ａ２７はマスクデータＬ２
０ａ２〜Ｌ２０ｄ２が’０’であることからアクセス要
求Ｌ２１ａ０〜Ｌ２１ｄ０すべてに無効フラグを付加す
る。

【００５５】最終要素並列の第７要素並列のアクセス要
求には、アクセス要求識別子３が割当てられ、マスクデ
ータの値から要素Ａ２８〜Ａ３１はすべて無効である。
マスクカウンタ２１００ａ〜２１００ｄはすべて５のま
まになる。アクセス要求統合判定回路２１０１において
第０要素並列と同様にアクセス要求の統合を行うが、こ
の要素並列には有効な要素が存在しないことを判断しア
クセス要求統合制御信号Ｌ２１０１として送出する。こ
の時、ＶＳＴＣ命令とは異なり統合する要素が統合待ち
をしていることはないのですべてアクセス要求は無効と
してよい。従って、無効フラグ付加回路において、要素
Ａ２４〜Ａ２７はマスクデータＬ２０ａ２〜Ｌ２０ｄ２
が‘０’であることからアクセス要求Ｌ２１ａ０〜Ｌ２
１ｄ０すべてに無効フラグを付加する。

【００５６】次に（図３，４に戻って）、ＶＳＴＣ命令
と同様に、アクセス要求識別子制御回路２６により、全
てのアクセス要求スタックに対する同一アクセス要求識
別子が有効であるアクセス要求送出許可信号Ｌ２６０に
より、アクセス要求スタック２２ａ〜２２ｄからアクセ
ス要求を読みだす。そして、アクセス要求をアクセス要
求スタックから読みだすごとに割り当てられたアクセス
要求識別子を無効にする。

【００５７】アクセス要求スタック２２ａ〜２２ｄから
読みだしたアクセス要求が無効フラグ付きでない有効な
アクセス要求であるときは、アクセスする記憶単位に対
応した優先順位決定回路２３ａ〜２３ｄに送出され優先
順位が取られるとアクセス要求識別子を有効Ｌ２３ａ１
〜Ｌ２３ｄ１にして、アクセス要求Ｌ２３ａ０〜Ｌ２３
ｄ０を記憶装置１に送出する。

【００５８】アクセス要求スタック２２ａ〜２２ｄから
読みだしたアクセス要求に無効フラグが付加されている
場合、アクセス要求は優先順位決定回路に送出せず、ア
クセス要求識別子を有効Ｌ２２ａ１〜Ｌ２２ｄ１にす
る。

【００５９】記憶装置１では、対応する記憶単位１ａ〜
１ｄからフェッチデータを読みだし記憶制御装置２に送
出する。

【００６０】記憶制御装置２内では、優先順位決定回路
２３ａ〜２３ｄで優先順位を取られたアクセス要求の発
行元およびアクセス要求識別子番号Ｌ２３ａ〜Ｌ２３ｄ
にしたがってフェッチデータバッファ２４ａ〜２４ｄに
書き込む。

【００６１】図６の例では、要素Ａ００で送出されたア
クセス要求のフェッチデータはフェッチデータバッファ
２４ａのアクセス要求識別子０に対応する面に書き込ま
れる。同様に、要素Ａ０７で送出されたアクセス要求の
フェッチデータはフェッチデータバッファ２４ｂのアク
セス要求識別子１に対応する面に、要素Ａ２２で送出さ
れたアクセス要求のフェッチデータはフェッチデータバ
ッファ２４ｃのアクセス要求識別子１に対応する面に書
き込まれる。

【００６２】アクセス要求識別子制御回路２６は、同一
要素並列に割り当てたアクセス要求識別子がすべて有効
になるとフェッチデータ読みだしを指示Ｌ２６１を送出
する。フェッチデータ読みだし指示Ｌ２６１によって、
同一アクセス要求識別子に対応するフェッチデータバッ
ファからデータを読みだす。アクセス要求発行回路２０
ａ〜２０ｄに対するデータの返送は、フェッチデータ分
配情報バッファ２７内のフェッチデータ分配情報Ｌ２７
０ａ〜Ｌ２７０ｄに従い、セレクタ２５１ａ〜２５１ｄ
を介して送出される。同様に、フェッチデータ分配情報
Ｌ２７０ｅにより、セレクタ２５２を介してフェッチデ
ータワークレジスタ２５３に格納する。

【００６３】図６の例では、第０要素並列に対し、アク
セス要求識別子０が有効になると、フェッチデータバッ
ファのアクセス要求識別子０に対応する面からデータを
読みだし、フェッチデータ分配情報Ｌ２７０ａによっ
て、要素Ａ００に対してセレクタ２５１ａでフェッチデ
ータバッファ２４ａの上４バイトを選択しフェッチデー
タＬ２５ａとしてアクセス要求発行回路２０ａに送出す
る。また、フェッチデータ分配情報Ｌ２７０ｃによっ
て、要素Ａ０２に対してセレクタ２５１ｃでフェッチデ
ータバッファ２４ａの下４バイトを選択しフェッチデー
タＬ２５ｃとしてアクセス要求発行回路２０ｃに送出す
る。同一要素並列に対するフェッチデータＬ２５ａ〜Ｌ
２５ｄの送出は同時に行われる。但し、マスクデータ
‘０’で無効アクセス要求であった要素に対するフェッ
チデータは不要であるため送出しない。同様に、第１要
素並列に対し、アクセス要求識別子１が有効になると、
フェッチデータ分配情報Ｌ２７０に従い、フェッチデー
タバッファのアクセス要求識別子１に対応する面からデ
ータを読みだし、フェッチデータ分配情報Ｌ２７０ｄに
よって、要素Ａ０７に対してセレクタ２５１ｄでフェッ
チデータバッファ２４ｄの上４バイトを選択しフェッチ
データＬ２５ｄとしてアクセス要求発行回路２０ｄに送
出する。また、フェッチデータ分配情報Ｌ２７０ｅによ
って、フェッチデータワークレジスタ２５３に対してセ
レクタ２５２でフェッチデータバッファ２４ｄのデータ
を選択する。第２〜４要素並列はすべての要素が無効で
あったため、フェッチデータは送出しない。第２〜４要
素並列に対するアクセス要求識別子２〜３，０が有効に
なり、第５要素並列に対し、アクセス要求識別子１が有
効になると、フェッチデータバッファのアクセス要求識
別子１に対応する面からデータを読みだし、フェッチデ
ータ分配情報Ｌ２７０ｂによって、要素Ａ２１に対して
セレクタ２５１ｂでフェッチデータワークレジスタ２５
３の下４バイトを選択しフェッチデータＬ２５ｂとして
アクセス要求発行回路２０ｂに送出する。フェッチデー
タ分配情報Ｌ２７０ｃによって、要素Ａ２２に対してセ
レクタ２５１ｃでフェッチデータバッファ２４ｃの上４
バイトを選択しフェッチデータＬ２５ｃとしてアクセス
要求発行回路２０ｃに送出する。また、フェッチデータ
分配情報Ｌ２７０ｅによって、フェッチデータワークレ
ジスタ２５３に対してセレクタ２５２でフェッチデータ
バッファ２４ｃのデータを選択する。第６〜７要素並列
はすべての要素が無効であったため、フェッチデータは
送出しない。従って、最後にフェッチデータワークレジ
スタ２５３に格納されたデータは、そのまま使われな
い。

【００６４】このようにして、フェッチデータバッファ
２４ａ〜２４ｄまたはフェッチデータワークレジスタ２
５３から読みだされたフェッチデータＬ２５ａ〜Ｌ２５
ｄは、アクセス要求元２０ａ〜２０ｄを経てベクトルレ
ジスタ３ａ〜３ｄにフェッチデータＬ２ａ〜Ｌ２ｄとし
て送出される。

【００６５】

【発明の効果】以上のように、本発明によれば、要素並
列処理を行うベクトル処理装置において、複数の有効無
効が混在したアクセス要求元から同時刻または異なる時
刻に発生した同一記憶単位をアクセスする有効無効が混
在したアクセス要求の有効なアクセス要求のみを単一の
アクセス要求としてまとめて記憶装置にアクセスするの
で、アクセス要求の競合を軽減することができる。特
に、ＶＬＥおよびＶＳＴＣ命令においては、マスクデー
タによって統合するアクセス要求の発生時刻が離れてい
ても、アクセス要求の統合が可能になる。

【図面の簡単な説明】

【図１】本発明のストアデータワークレジスタおよびス
トアマークワークレジスタを含むアクセス要求統合回路
の詳細を示す図。

【図２】本発明のフェッチデータワークレジスタを含む
フェッチデータ分配回路の詳細を示す図。

【図３】本発明が適用されるベクトル処理装置の全体構
成の一部を示す図。

【図４】本発明が適用されるベクトル処理装置の全体構
成の他の一部を示す図。

【図５】アクセス要求統合制御回路の詳細を示す図。

【図６】本実施例で説明するアクセス命令の例を示す
図。

【図７】図６のアクセス命令の有効なアクセス要求と記
憶装置上のアドレスとの対応を示す図。

【図８】ＶＬおよびＶＳＴ命令における、ベクトルレジ
スタの要素と記憶装置のアドレス付けを示す図。

【図９】ＶＬＥおよびＶＳＴＣ命令における、ベクトル
レジスタの要素と記憶装置のアドレス付けを示す図。

【符号の説明】

１…記憶装置、 ０ａ〜１０ｄ…記憶単位、 ２…記憶制御装置、 ２０ａ〜２０ｄ…アクセス要求発行回路、 ２１…アクセス要求統合回路、 ２１３…ストアデータワークレジスタ、 ２２ａ〜２２ｄ…アクセス要求スタック、 ２３ａ〜２３ｄ…優先順位決定回路、 ２４ａ〜２４ｄ…フェッチデータバッファ、 ２５…フェッチデータ分配回路、 ２５３…フェッチデータワークレジスタ、 ２６…アクセス要求識別子制御回路、 ２７…フェッチデータ分配情報バッファ、 ３…ベクトルレジスタ、 ４…ベクトルマスクレジスタ、 ５…演算器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 磯部 忠章 神奈川県秦野市堀山下１番地 株式会社 日立製作所 汎用コンピュータ事業部内 (72)発明者 北井 克佳 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 石原 修 神奈川県秦野市堀山下１番地 株式会社 日立製作所 汎用コンピュータ事業部内 (72)発明者 布川 弘治 神奈川県秦野市堀山下１番地 日立コン ピュータエンジニアリング株式会社内 (72)発明者 樋口 修通 東京都小平市上水本町五丁目22番１号 株式会社日立マイコンシステム内 (56)参考文献 特開 平１−155471（ＪＰ，Ａ) 特開 昭62−251956（ＪＰ，Ａ) 特開 昭63−47875（ＪＰ，Ａ) 特開 昭63−175970（ＪＰ，Ａ) 特開 昭62−233884（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/16 G06F 12/06 550

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数の記憶単位から構成される記憶装置
   と、前記記憶装置に対して同期してアクセス要求を発行
   する複数のアクセス要求発行手段と、各アクセス要求が
   それぞれ有効か否かを示すマスク情報を保持する複数の
   マスク保持手段と、発行順に従って、同期して発行され
   たアクセス要求群のうち前記マスク情報が有効を示すア
   クセス要求について前記記憶装置にアクセスを行うデー
   タ処理装置において、 前記同期して発行された各アクセス要求に含まれる情報
   からアクセス要求の統合を行うかどうかを判断するアク
   セス要求統合判定手段と、 前記アクセス要求統合判定手段がアクセス要求の統合を
   行うと判断した場合に、前記同期して発行されたアクセ
   ス要求群のうち、前記マスク情報が有効を示すアクセス
   要求であって且つ同一の記憶単位にアクセスすべき２以
   上のアクセス要求があれば、これらを統合して単一のア
   クセス要求として前記記憶装置に送出するアクセス要求
   統合手段と、 前記同期して発行されたアクセス要求群がストアアクセ
   ス要求群であって、該ストアアクセス要求群のうち、前
   記マスク情報が有効を示すストアアクセス要求である
   が、このストアアクセス要求と統合されるべき他のスト
   アアクセス要求が前記ストアアクセス要求群の中にない
   ストアアクセス要求に伴うストアデータを一時的に保持
   するストアデータ保持手段とを有し、 前記アクセス要求統合手段は、前記同期して発行された
   ストアアクセス要求群の中に前記ストアデータ保持手段
   に保持されているストアデータがストアされるべき記憶
   単位と同一の記憶単位にアクセスすべきストアアクセス
   要求があれば、該ストアアクセス要求に伴うストアデー
   タと前記保持されているストアデータとを統合して単一
   のストアデータとし、該ストアアクセス要求を前記記憶
   装置に送出することを特徴とするデータ処理装置。
2. 【請求項２】 請求項１記載のデータ処理装置において、 前記同期して発行されたアクセス要求群がフェッチアク
   セス要求群であって、該フェッチアクセス要求群のう
   ち、前記マスク情報が有効を示すフェッチアクセス要求
   であるが、このフェッチアクセス要求と統合されるべき
   他のフェッチアクセス要求が前記フェッチアクセス要求
   群の中にないフェッチアクセス要求によって所望の記憶
   単位のアドレス幅分のデータをフェッチさせる手段と、 前記フェッチされたデータを一時的に保持するフェッチ
   データ保持手段とを有し、 前記アクセス要求統合手段は、前記同期して発行された
   フェッチアクセス要求群の中に、前記フェッチデータ保
   持手段に保持されているデータがフェッチされた記憶単
   位と同一の記憶単位にアクセスすべきフェッチアクセス
   要求があれば、該フェッチアクセス要求については前記
   記憶単位にアクセスを行わず、該フェッチアクセス要求
   の対象データを前記フェッチデータ保持手段から読みだ
   させることを特徴とするデータ処理装置。