JP2620519B2 - オペレーションの処理システムおよび方法 - Google Patents

オペレーションの処理システムおよび方法

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JP2620519B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に情報を処理す
るシステム、より詳細にはオペレーションの処理システ
ムおよび方法に関する。
【０００２】
【従来の技術】スーパースカラー処理システムは、多数
の命令を同時に実行する多数の実行ユニットを有する。
或る処理システムにおいて、命令は、命令のストリーム
内のプログラムされた順序に関して無関係に実行可能で
ある。したがって、命令の結果は、必ずしも命令のプロ
グラムされた順序にしたがって得られるとは限らない。
それにもかかわらず、これらの処理システムのあるもの
は、命令のプログラムされた順序にしたがって、命令の
結果を構造化されたレジスタにライトバックするように
設計されている。
【０００３】この理由により、或る処理システムは、中
間的に記憶された結果を構造化されたレジスタにライト
バックする適切な時機まで、命令結果を中間的に記憶す
るリネーム・バッファを有する。従来の技術は、実行さ
れた命令間でデータ依存関係を受容するために、処理シ
ステムのリネーム・バッファを制御するように開発され
てきた。それにもかかわらず、このような従来の技術の
欠点は、この技術を実現するために、比較的に処理速度
が遅く、かなり複雑であり、システムの物理的なサイズ
が大きくなることである。処理速度が遅く、かなり複雑
であり、物理的に大きなサイズのために、このようなシ
ステムは、最新の集積回路マイクロプロセッサに用いる
のにあまり適していない。
【０００４】したがって、リネーム・バッファを制御す
るシステムの処理速度を従来の技術と比較して速くする
オペレーションの処理システムと方法の必要性が生じ
る。さらに、リネーム・バッファを制御するシステムの
物理サイズを従来の技術と比較して小さくするオペレー
ションの処理システムと方法の必要性が生じる。さら
に、リネーム・バッファを制御するシステムを従来の技
術と比較して先進の集積回路マイクロプロセッサの使用
にさらに適合させるオペレーションの処理システムと方
法の必要性が生じる。
【０００５】
【発明が解決しようとする課題】本発明の技術的な有利
性は、従来の技術と比較して、リネーム・バッファを制
御するシステムの処理速度が速いということである。本
発明の他の技術的な有利性は、従来の技術と比較して、
リネーム・バッファを制御するシステムが複雑でないこ
とである。本発明のさらに他の技術的な有利性は、従来
の技術と比較して、リネーム・バッファを制御するシス
テムの物理サイズが小さいことである。本発明の他の技
術的な有利性はまた、従来の技術と比較して、リネーム
・バッファを制御するシステムが先進の集積回路マイク
ロプロセッサの使用するのにより適していることであ
る。
【０００６】
【課題を解決するための手段】本発明のオペレーション
の処理システムおよび方法は、レジスタを特定している
命令に応答して、少なくとも１つの実行ユニットがレジ
スタの情報を処理する。多数の制御ユニットの各々は、
命令に応答して多重バッファのそれぞれ１つを選択的に
割り当てて情報を記憶する。
【０００７】
【実施例】図１に、処理システム１０の好適な実施例の
ブロック図を示す。好適な実施例において、処理システ
ム１０は、集積回路スーパースカラー・マイクロプロセ
ッサであり、システムバス１２に接続されている。
【０００８】処理システム１０は、バス・インターフェ
ース・ユニット（ＢＩＵ）１４、命令キャッシュ１６お
よびデータ・キャッシュ１８を有する。さらに、処理シ
ステム１０は、固定小数点ユニット２０、ロード／記憶
ユニット２２および浮動小数点ユニット２４を有する。
また、処理システム１０は、固定小数点リネーム・バッ
ファ２６、浮動小数点リネーム・バッファ２８、汎用目
的構造化レジスタ（ＧＰＲ）３０および浮動小数点構造
化レジスタ（ＦＰＲ）３２も有する。
【０００９】さらに、処理システム１０は、点線のエン
クロージャによって示された制御セクション３４を有す
る。制御セクション３４は、命令待ち行列３６、命令デ
コーダ３８および完了論理４０を有する。好適な実施例
の重要な側面において、制御セクション３４は、固定小
数点ＳＴＡＭ（ソース決定、タグ割り当て、メモリの割
り付けと割り付け解消を行うモジュール）４２、および
浮動小数点ＳＴＡＭ４４をさらに有する。
【００１０】図５に関連してさらに以下に示すように、
ＳＴＡＭ４２は、便宜的に複数の同一のカスケード可能
なリネーム・バッファ制御ユニットＢＦＲ０，ＢＦＲ
１，ＢＦＲ２，ＢＦＲ３およびＢＦＲ４を有する。制御
ユニットＢＦＲ０は、固定小数点リネーム・バッファ２
６の物理リネーム・バッファ０（図２）と関連してい
る。したがって、好適な実施例の重要な側面において、
制御ユニットＢＦＲ０が任意のＧＰＲ３０にデータを記
憶するかどうかを制御する。同様に、制御ユニットＢＦ
Ｒ１〜ＢＦＲ４は、物理リネーム・バッファ１〜４にそ
れぞれ連係されている。
【００１１】制御ユニットＢＦＲ０〜ＢＦＲ４は、図５
に示すようにカスケード形式で接続されている。明らか
に、リネーム・バッファ２６が１つのリネーム・バッフ
ァのみを有すれば、ＳＴＡＭ４２は制御ユニットＢＦＲ
０のみを有する。同様に、リネーム・バッファ２６が５
つ以上のリネーム・バッファを有すれば、各追加のリネ
ーム・バッファは、ＳＴＡＭ４２内で（制御ユニットＢ
ＦＲ０〜ＢＦＲ４に加えて制御ユニットＢＦＲ０と同一
である）それぞれ連係された追加の制御ユニット有す
る。このような各追加の制御ユニットは、制御ユニット
ＢＦＲ４で始まるカスケード形式で直列に接続すること
によってＳＴＡＭ４２に追加することができる。
【００１２】重要なことに、制御ユニットＢＦＲ０〜Ｂ
ＦＲ４は、カスケードで接続でき、物理リネーム・バッ
ファ０〜４にそれぞれ連係されている。このようにモジ
ュール化されたカスケード可能な構造は、ソース・ファ
イル・シミュレーションの形成、半導体製造プランのレ
イアウト、設計の拡張性、種々の処理システムへの適合
性、および再使用部品設計のライブラリの部分としての
有利性を容易にする。したがって、ＳＴＡＭ４２の回路
は、リネーム・バッファを制御する従来の技術に比べ
て、（図１のスーパースカラー・マイクロプロセッサの
ような）先進の集積回路マイクロプロセッサに用いるの
により適合している。さらに、ＳＴＡＭ４２の回路は、
リネーム・バッファを制御する従来の技術に比べて、複
雑さを軽減し、物理サイズを縮小している。さらに、Ｓ
ＴＡＭ４２の回路は、リネーム・バッファを制御する従
来の技術に比べて処理速度が速い。
【００１３】図１を参照して、処理システム１０は、バ
ス・インターフェース・ユニット１４を通じて、情報を
システム・バス１２へ出力し、システム・バス１２から
入力する。このような情報は、命令およびデータを含
む。命令キャッシュ１６は、システム・バス１２からバ
ス・インターフェース・ユニット１４を通じて命令入力
を記憶する。データ・キャッシュ１８は、システム・バ
ス１２からバス・インターフェース・ユニット１４を通
じてデータ入力を記憶する。さらに、バス・インターフ
ェース・ユニット１４は、データ・キャッシュ１８から
記憶されたデータを入力し、このデータをシステム・バ
ス１２へ出力する。
【００１４】ロード／記憶ユニット２２は、固定小数点
リネーム・バッファ２６を通じてデータ・キャッシュ１
８からＧＰＲ３０へデータを転送する。さらに、ロード
／記憶ユニット２２は、浮動小数点リネーム・バッファ
２８を通じてデータ・キャッシュ１８からＦＰＲ３２へ
データを転送する。さらに、ロード／記憶ユニット２２
は、ＧＰＲ３０からデータ・キャッシュ１８へおよびＦ
ＰＲ３２からデータ・キャッシュ１８へデータを転送す
る。ロード／記憶ユニット２２は、制御セクション３４
の命令デコーダ３８によってデコードされた命令に応答
して、ＧＰＲ３０、ＦＰＲ３２およびデータ・キャッシ
ュ１８の間でこのようなデータの転送を実行する。
【００１５】同様に、命令デコーダ３８によってデコー
ドされた命令に応答して、固定小数点ユニット２０は、
ＧＰＲ３０からデータを受け取り、このデータを処理
し、固定小数点リネーム・バッファ２６を通じてＧＰＲ
３０へ処理データを出力する。また、命令デコーダ３８
によってデコードされた命令に応答して、浮動小数点ユ
ニット２４は、ＦＰＲ３２からデータを受け取り、この
データを処理し、浮動小数点リネーム・バッファ２８を
通じてＦＰＲ３２へ処理データを出力する。全体的に、
固定小数点ユニット２０、ロード／記憶ユニット２２お
よび浮動小数点ユニット２４は、システム１０の実行ユ
ニットを形成する。図１は命令デコーダ３８から実行ユ
ニットへの接続を示していない。
【００１６】前述したように、浮動小数点ユニット２４
は、浮動小数点リネーム・バッファ２８を通じてＦＰＲ
３２へデータを出力する。たとえば、浮動小数点ユニッ
ト２４は、ＦＰＲ３２の特定の１つのデータを変更し、
浮動小数点リネーム・バッファ２８にこのような変更さ
れたデータを記憶する。その後、完了論理４０からライ
ン８５ｂ上のライトバック信号および浮動小数点ＳＴＡ
Ｍ４４からライン８７ｂ上のライトバック・アドレスに
応答して、この変更されたデータは、浮動小数点リネー
ム・バッファ２８から特定のＦＰＲへライトバックされ
る。
【００１７】浮動小数点ユニット２４は、浮動小数点リ
ネーム・バッファ２８からデータを受け取ることがで
き、したがってこの変更されたデータが浮動小数点リネ
ーム・バッファ２８から特定のＦＰＲへライトバックさ
れる以前に、１回以上特定のＦＰＲに対するデータを変
更することができる。このような状況において、複数の
浮動小数点リネーム・バッファ２８は、特定のＦＰＲに
対するデータを記憶する。さらに図５〜図１２と関連し
て以下に示すように、浮動小数点ＳＴＡＭ４４は、どの
浮動小数点リネーム・バッファ２８が特定のＦＰＲに対
する最も最新のデータを記憶するかを監視する。完了論
理４０からのライトバック信号および浮動小数点ＳＴＡ
Ｍ４４からのライトバック・アドレスに応答して、浮動
小数点リネーム・バッファ２８のうちのただ１つからの
データは、特定のＦＰＲに任意の１回ライトバックされ
る。
【００１８】同様にして、浮動小数点ＳＴＡＭ４４から
の指示に応答して、ロード／記憶ユニット２２、ＦＰＲ
３２および浮動小数点リネーム・バッファ２８の間でデ
ータを転送する。さらに同様にして、固定小数点ＳＴＡ
Ｍ４２からの指示に応答して、ロード／記憶ユニット２
２、ＧＰＲ３０および固定小数点リネーム・バッファ２
６の間でデータを転送する。
【００１９】好適な実施例の重要な側面において、固定
小数点ＳＴＡＭ４２は固定小数点リネーム・バッファ２
６の特定の１つがＧＰＲ３０の特定の１つに対するデー
タを記憶するかどうかを制御する。同様に、浮動小数点
ＳＴＡＭ４４は、浮動小数点リネーム・バッファ２８の
特定の１つがＦＰＲ３２の特定の１つに対するデータを
記憶するかどうかを制御する。固定小数点ＳＴＡＭ４２
は、ＳＴＡＭ４２および４４の代表的な１つである。固
定小数点ＳＴＡＭ４２は、図５〜図１２に関連して以下
にさらに説明する。
【００２０】図２に、固定小数点リネーム・バッファ２
６のブロック図を示す。図２に示すように、固定小数点
リネーム・バッファ２６は、リネーム・バッファ０、リ
ネーム・バッファ１、リネーム・バッファ２、リネーム
・バッファ３、およびリネーム・バッファ４を有する。
好適な実施例において、各リネーム・バッファ０〜４は
３２ビット幅である。
【００２１】図３に、命令待ち行列３６のブロック図を
示す。命令待ち行列３６は、実行命令バッファ５６のバ
ッファＩ０およびバッファＩ１にそれぞれＩ０命令およ
びＩ１命令を記憶する。好適な実施例において、システ
ム１０のサイクルに応答して、Ｉ０命令を実行ユニット
に対してそれ自身によってディスパッチするか、または
Ｉ０およびＩ１命令の両方をそれぞれの実行ユニットに
ディスパッチするか、またはＩ１命令を実行ユニットに
対してそれ自身によってディスパッチする。バッファＩ
０およびＩ１の内容は、それぞれライン４９ａおよび４
９ｂを通じて命令デコーダ３８（図１）へ出力される。
【００２２】Ｉ０命令をそれ自身によってディスパッチ
すれば、ｓｈｉｆｔ１信号（図１）がアサートされ、シ
ステム１０の後のサイクルに応答してＩ１命令がディス
パッチされる。同様に、Ｉ０およびＩ１命令をともにデ
ィスパッチすれば、ｓｈｉｆｔ２信号（図１）がアサー
トされる。Ｉ１命令をそれ自身によってディスパッチす
れば、ｓｈｉｆｔ１信号もｓｈｉｆｔ２信号もアサート
されない。Ｉ０命令はシステム１０の後のサイクルに応
答してディスパッチされ、ｓｈｉｆｔ２信号はその後の
サイクルでアサートされる。
【００２３】好適な実施例において、命令待ち行列３６
はバス５０ａおよび５０ｂを経て命令キャッシュ１６か
ら並列に２つの命令をそれぞれ入力することができる。
ｓｈｉｆｔ２信号のアサートに応答して、命令待ち行列
３６は以前に記憶された命令を命令バッファ５４ａおよ
び５４ｂからバッファＩ０およびＩ１へそれぞれ転送す
る。また、命令待ち行列３６は、以前に記憶された命令
を命令バッファ５２ａおよび５２ｂから命令バッファ５
４ａおよび５４ｂへそれぞれ転送する。さらに、命令待
ち行列３６は、２つの命令を命令キャッシュ１６からバ
ス５０ａおよび５０ｂを通じて入力し、これらの命令を
命令バッファ５２ａおよび５２ｂにそれぞれ記憶する。
【００２４】ｓｈｉｆｔ１信号のアサートに応答して、
命令待ち行列３６は以前に記憶された命令をバッファＩ
１からバッファＩ０へ転送する。また、命令待ち行列３
６は、以前に記憶された命令を、命令バッファ５４ａか
らバッファＩ１へ、命令バッファ５４ｂから命令バッフ
ァ５４ａへ、命令バッファ５２ａから命令バッファ５４
ｂへ、および命令バッファ５２ｂから命令バッファ５２
ａへ転送する。さらに、命令待ち行列３６は、命令キャ
ッシュ１６からバス５０ｂを通じて命令を取り出し、命
令バッファ５２ｂにこの命令を記憶する。
【００２５】好適な実施例において、たとえＩ０命令
が、命令ストリーム内のプログラムされた順序において
Ｉ１命令に先行していても、Ｉ１命令はＩ０命令に先立
って実行ユニットに対してディスパッチ可能である。こ
のような状況において、ｓｈｉｆｔ１もｓｈｉｆｔ２も
アサートされない。Ｉ０命令はシステム１０の後のサイ
クルに応答してディスパッチされ、ｓｈｉｆｔ２信号は
その後のサイクルでアサートされる。好適な実施例の重
要な側面において、固定小数点ＳＴＡＭ４２は、命令の
このような「無秩序」ディスパッチをバッファＩ０およ
びＩ１において受容する。
【００２６】図４に、システム１０による命令フォーマ
ットを示す。図４は、命令コード・フィールド６２、Ｒ
T レジスタ・フィールド６４、ＲA レジスタ・フィール
ド６６およびＲB レジスタ・フィールド６８を有する一
般的な命令を示している。命令コード・フィールド６２
は、命令６０が固定小数点ユニット２０またはロード／
記憶ユニット２２または浮動小数点ユニット２４のいず
れかによって実行されるかどうかを指摘している。
【００２７】たとえば、命令コード６２は、固定小数点
ユニット２０によって実行されるＡＤＤ命令として命令
６０を識別することができる。このような命令に応答し
て、固定小数点ユニット２０はＧＰＲレジスタＲA の内
容とＧＰＲレジスタＲB の内容とを加算し、固定小数点
ＳＴＡＭ４２からのデスティネーション・タグに応答し
て、その結果を固定小数点リネーム・バッファ２６の選
択された１つに記憶する。有利なことに、固定小数点Ｓ
ＴＡＭ４２は、レジスタＲT を固定小数点リネーム・バ
ッファ２６の選択された１つに記憶されたデータと連係
させている。
【００２８】その後、完了論理４０からライン８５ａ上
のライトバック信号および固定小数点ＳＴＡＭ４２から
ライン８７ａ上のライトバック・アドレスに応答して、
関連するデータは、固定小数点リネーム・バッファ２６
の選択された１つからＧＰＲレジスタＲT へライトバッ
クされる。固定小数点リネーム・バッファ２６の選択さ
れた１つと固定小数点ＳＴＡＭ４２により連係されたレ
ジスタに従って、ライトバック・アドレスは、固定小数
点リネーム・バッファ２６の選択された１つからどのＧ
ＰＲにデータ入力を記憶する予定であるかを指示する。
【００２９】好適な実施例において、命令６０のＲT レ
ジスタ・フィールド６４によって指定されたレジスタ
は、常に、命令の結果を記憶するようなデスティネーシ
ョン・レジスタである。同様に、ＲB レジスタ・フィー
ルド６８によって指定されたレジスタは、常に、データ
が取り出され且つフィールド６２に指定された命令コー
ドに従って処理されるソース・レジスタである。フィー
ルド６２に指定された命令コードに依存して、ＲA レジ
スタ・フィールド６６によって指定されたレジスタは、
ソース・レジスタまたはデスティネーション・レジスタ
のいずれかである。
【００３０】図５に、ＳＴＡＭ４２のブロック図を示
す。好適な実施例の重要な側面において、ＳＴＡＭ４２
は多重で同一のカスケード可能なリネーム・バッファ制
御ユニットＢＦＲ０，ＢＦＲ１，ＢＦＲ２，ＢＦＲ３お
よびＢＦＲ４を有する。制御ユニットＢＦＲ０は、制御
ユニットＢＦＲ０〜ＢＦＲ４の代表的な１つである。し
たがって、図１は制御ユニットＢＦＲ０のみを示してい
る。
【００３１】制御ユニットＢＦＲ０は、固定小数点リネ
ーム・バッファ２６の物理リネーム・バッファ０（図
２）と連係している。したがって、好適な実施例の重要
な側面において、制御ユニットＢＦＲ０は、リネーム・
バッファ０が任意のＧＰＲ３０に対するデータを記憶す
るかどうかを制御する。同様に、制御ユニットＢＦＲ１
〜ＢＦＲ４は、物理リネーム・バッファ１〜４とそれぞ
れ連係している。
【００３２】制御ユニットＢＦＲ０〜ＢＦＲ４は、図５
に示すようにカスケード形式で接続されている。特に、
リネーム・バッファ２６が唯一のリネーム・バッファを
有すれば、ＳＴＡＭ４２は制御ユニットＢＦＲ０のみを
有する。同様に、リネーム・バッファ２６が５つ以上の
リネーム・バッファを有すれば、追加の各リネーム・バ
ッファはＳＴＡＭ内で（制御ユニットＢＦＲ０〜ＢＦＲ
４に加えて、制御ユニットＢＦＲ０と同一の）それぞれ
連係している追加の制御ユニットを有する。このような
追加の制御ユニットは、制御ユニットＢＦＲ４で始まる
カスケード形式で直列に接続することによってＳＴＡＭ
４２に追加される。
【００３３】再び図１を参照して、完了論理４０はライ
ン８０ａを通じて固定小数点ＳＴＡＭ４２へ５つの完了
ラインを出力する。すなわち、ライン８０ａは、ccc_gp
r_wr_0,ccc_gpr_wr_1,ccc_gpr_wr_2,ccc_gpr_wr_3およ
びccc_gpr_wr_4である。同様に、完了論理４０はライン
８０ｂ（図１）を通じて浮動小数点ＳＴＡＭ４４へ５つ
の完了ラインを出力する。図５を参照して、完了ライン
ccc_gpr_wr_0は、固定小数点リネーム・バッファ２６の
リネーム・バッファ０と連係している。したがって、完
了ラインccc_gpr_wr_0の完了論理４０によるアサーショ
ンは、固定小数点リネーム・バッファ２６のリネーム・
バッファ０がＧＰＲ３０の異なる１つに再割り当て可能
であることを制御ユニットＢＦＲ０に示す。同様に、制
御ユニットＢＦＲ１は完了ラインccc_gpr_wr_1が入力さ
れ、制御ユニットＢＦＲ２は完了ラインccc_gpr_wr_2が
入力され、制御ユニットＢＦＲ３は完了ラインccc_gpr_
wr_3が入力され、制御ユニットＢＦＲ４は完了ラインcc
c_gpr_wr_4が入力される。
【００３４】制御ユニットＢＦＲ０〜ＢＦＲ４の各入力
には、ｓｈｉｆｔ１ラインとｓｈｉｆｔ２ラインが入力
される。さらに、制御ユニットＢＦＲ０〜ＢＦＲ４の各
入力には、ライン８２ａを通じて命令デコーダ３８から
要求ラインI0Rt_rq,I0Ra_rq,I1Rt_rqおよびI1Ra_rqが入
力される。同様に、浮動小数点ＳＴＡＭ４４は、ライン
８２ｂを通じて命令デコーダ３８から要求ラインが入力
される。命令デコーダ３８は、バッファＩ０内の命令
（図３）が１以上の要求ラインI0Rt_rqおよびI0Ra_rqを
アサートすることにより、有効な固定小数点またはロー
ド／記憶命令であることを、固定ＳＴＡＭ４２に示す。
【００３５】たとえば、命令デコーダ３８は、命令の結
果が（フィールド６２の命令コードによって特定される
ように）記憶される予定のＧＰＲ３０の１つを特定して
いる、バッファＩ０（図３）内のその命令の有効なＲT
フィールド６４（図４）に応答して要求ラインI0Rt_rq
をアサートする。さらに、命令デコーダ３８は、命令の
結果が記憶される予定のＧＰＲ３０の１つを特定してい
る、バッファＩ０のその命令の有効なＲA フィールド６
６に応答して要求ラインI0Ra_rqをアサートする。ま
た、命令デコーダ３８は、命令の結果が記憶される予定
のＧＰＲ３０の１つを特定している、バッファＩ１のそ
の命令の有効なＲT フィールド６４に応答して要求ライ
ンI1Rt_rqをアサートする。同様に、命令デコーダ３８
は、命令の結果が記憶される予定のＧＰＲ３０の１つを
特定している、バッファＩ１のその命令の有効なＲA フ
ィールド６６に応答して要求ラインI1Ra_rqをアサート
する。
【００３６】固定小数点ＳＴＡＭ４２および浮動小数点
ＳＴＡＭ４４は、ライン８４を通じて命令待ち行列から
５ビットのレジスタ・フィールドI0Rt_d,I0Ra_d,I1Rt_
d,I1Ra_d,I0Ra_s,I0Rb_s,I1Ra_s,およびI1Rb_sを入力す
る。図５及び図６を参照して、制御ユニットＢＦＲ０〜
ＢＦＲ４の各々は、５ビットのレジスタ・フィールドを
受け取る。I0Rt_dは、バッファＩ０の命令のＲT レジス
タ・フィールド６４から５ビットの２進値にエンコード
されたレジスタ番号である。I0Ra_dは、バッファＩ０の
命令のＲA レジスタ・フィールド６６から５ビットの２
進値にエンコードされたレジスタ番号である。ここで、
レジスタＲA は、命令の結果が記憶される予定のデステ
ィネーション・レジスタである。
【００３７】I1Rt_dは、バッファＩ１の命令のＲT レジ
スタ・フィールド６４から５ビットの２進値にエンコー
ドされたレジスタ番号である。I1Ra_dは、バッファＩ１
の命令のＲA レジスタ・フィールド６６から５ビットの
２進値にエンコードされたレジスタ番号である。ここ
で、レジスタＲA は、命令の結果が記憶される予定のデ
スティネーション・レジスタである。
【００３８】I0Ra_sは、バッファＩ０の命令のＲA レジ
スタ・フィールド６６から５ビットの２進値にエンコー
ドされたレジスタ番号である。ここで、レジスタＲA
は、命令の結果が記憶される予定のデスティネーション
・レジスタである。I0Rb_sは、バッファＩ０の命令のＲ
B レジスタ・フィールド６８から５ビットの２進値にエ
ンコードされたレジスタ番号である。
【００３９】I1Ra_sは、バッファＩ１の命令のＲA レジ
スタ・フィールド６６から５ビットの２進値にエンコー
ドされたレジスタ番号である。ここで、レジスタＲA
は、命令の結果が記憶される予定のデスティネーション
・レジスタである。I1Rb_sは、バッファＩ１の命令のＲ
B レジスタ・フィールド６８から５ビットの２進値にエ
ンコードされたレジスタ番号である。
【００４０】図７に、ＳＴＡＭ４２のリソース割り当て
アレイ（「ＲＡＡ」）１００のブロック図を示す。ＲＡ
Ａ１００は、４つのセル１０２ａ〜１０２ｄを有する。
セル１０２ａは、ライン１０３を通じて／ａｌｌｏｃ０
（／はバーであり反転を意味する）を入力する。／ａｌ
ｌｏｃ０が（現在、リネーム・バッファ０がＧＰＲに割
り当てられていないことを指摘するように）設定され、
I0Rt_rq が（バッファＩ０の命令のＲT レジスタ・フィ
ールドが有効であることを指摘するように）設定されれ
ば、セル１０２ａはassign_I0Rtを設定し、avail_I0Rt
をクリアし、かつrq_I0Rt_after0をクリアする。／ａｌ
ｌｏｃ０が（現在、リネーム・バッファ０がＧＰＲに割
り当てられていることを指摘するように）クリアされれ
ば、セル１０２ａはrq_I0Rt_after0をI0Rt_rqに等しく
し、avail_I0Rtをクリアし、かつassign_I0Rtをクリア
する。／ａｌｌｏｃ０が設定され、I0Rt_rqがクリアさ
れれば、セル１０２ａはrq_I0Rt_after0をクリアし、as
sign_I0Rtをクリアし、avail_I0Rtを設定する。
【００４１】セル１０２ｂを参照して、avail_I0Rtを
（現在、リネーム・バッファ０がＧＰＲに割り当てられ
ていないことを指摘するように）設定し、I0Ra_rqを
（バッファＩ０の命令のＲA レジスタ・フィールドが有
効であることを指摘するように）設定すれば、セル１０
２ｂはassign_I0Raを設定し、avail_I0Raをクリアし、r
q_I0Ra_after0をクリアする。avail_I0Rtを（現在、リ
ネーム・バッファ０がＧＰＲに割り当てられていること
を指摘するように）クリアすれば、セル１０２ｂはrq_I
0Ra_after0をI0Ra_rqに等しくし、avail_I0Raをクリア
し、assign_I0Raをクリアする。avail_I0Rtを設定しお
よびI0Ra_rqをクリアすれば、セル１０２ｂはrq_I0Ra_a
fter0をクリアし、assign_I0Raをクリアし、avail_I0Ra
を設定する。
【００４２】セル１０２ｃを参照して、avail_I0Raを
（現在、リネーム・バッファ０がＧＰＲに割り当てられ
ていないことを指摘するように）設定し、I1Ra_rqを
（バッファＩ１の命令のＲT レジスタ・フィールドが有
効であることを指摘するように）設定すれば、セル１０
２ｃはassign_I1Rtを設定し、avail_I1Rtをクリアし、r
q_I1Rt_after0をクリアする。avail_I0Raを（現在、リ
ネーム・バッファ０がＧＰＲに割り当てられていること
を指摘するように）クリアすれば、セル１０２ｃはrq_I
1Rt_after0をI1Ra_rqに等しくし、avail_I1Rtをクリア
し、assign_I1Rtをクリアする。avail_I0Raを設定しお
よびI1Rt_rqをクリアすれば、セル１０２ｃはrq_I1Rt_a
fter0をクリアし、assign_I1Rtをクリアし、avail_I1Rt
を設定する。
【００４３】セル１０２ｄを参照して、avail_I1Rtを
（現在、リネーム・バッファ０がＧＰＲに割り当てられ
ていないことを指摘するように）設定し、I1Ra_rqが
（バッファＩ１の命令のＲA レジスタ・フィールドが有
効であることを指摘するように）設定すれば、セル１０
２ｄは assign_I1Raを設定し、rq_I1Ra_after0をクリア
する。avail_I1Rtを（現在、リネーム・バッファ０がＧ
ＰＲに割り当てられていないことを指摘するように）ク
リアすれば、セル１０２ｄはrq_I1Ra_after0をI1Ra_rq
に等しくし、assign_I1Raをクリアする。avail_I1Rtを
設定しおよびI1Ra_rqをクリアすれば、セル１０２ｄはr
q_I1Ra_after0をクリアし、assign_I1Raをクリアする。
【００４４】図５を参照して、ライン１０９ａ〜１０９
ｄを通じて、制御ユニットＢＦＲ１のリソース割り当て
アレイ１００は、I0Rt_rq,I0Ra_rq,I1Rt_rq,I1Ra_rqの
代わりにそれぞれrq_I0Rt_after0,rq_I0Ra_after0,rq_I
1Rt_after0,rq_I1Ra_after0を入力する。このようにし
て、制御ユニットＢＦＲ１は、カスケード形式で制御ユ
ニットＢＦＲ０に直列に接続される。
【００４５】さらに、ＲＡＡ１００は、assign_I0Rt,as
sign_I0Ra,assign_I1Rt,assign_I1Raを、ライン１０８
を通じてデスティネーション比較およびＭＲＡ設定論理
１０４、マルチプレクサ１０６および割り当てビット論
理１１０へ出力する。ライン１０８に応答して、マルチ
プレクサ１０６はデスティネーション・フィールドI0Rt
_d,I0Ra_d,I1Rt_d,I1Ra_dの１つをレジスタ・アドレス
値ラッチ１１３へ出力する。ある任意の時点で、assign
_I0Rt,assign_I0Ra,assign_I1Rt,assign_I1Raの唯一の
ラインが真となる。
【００４６】ラインassign_I0Rt,assign_I0Ra,assign_I
1Rt,assign_I1Raは、デスティネーション・フィールドI
0Rt_d,I0Ra_d,I1Rt_d,I1Ra_dとそれぞれ連係している。
たとえば、assign_I0Rt=0,assign_I0Ra=0,assign_I1Rt=
1,assign_I1Ra=0であれば、マルチプレクサ１０６はデ
スティネーション・フィールドI0Rt_dをレジスタ・アド
レス値ラッチ１１３へ出力する。クロック・ラインＣＬ
Ｋ上のクロック信号の立ち上がり遷移に応答して、レジ
スタ・アドレス値ラッチ１１３はマルチプレクサ１０６
から出力デスティネーション・フィールドをラッチす
る。したがって、５ビットのデスティネーション・フィ
ールドI1Rt_dがＧＰＲ３０の汎用目的レジスタ番号２７
を表すように２進値にエンコードされれば、レジスタ・
アドレス値ラッチ１１３は２進値にエンコードされた汎
用目的レジスタ番号２７をラッチする。このようにし
て、制御ユニットＢＦＲ０は、ＧＰＲ３０の１つのレジ
スタ番号を固定小数点リネーム・バッファ２６の割り当
てられたリネーム・バッファ０（図２）と連係する。
【００４７】図８に、ＳＴＡＭ４２の割り当てビット論
理１１０の電子回路図を示す。割り当てビット論理１１
０は、ラッチ１１２ａ〜１１２ｄおよびＯＲゲート１１
４ａ〜１１４ｄを有する。同時に、ＯＲゲート１１４ａ
〜１１４ｄの出力は、それぞれI0Rt_alloc_0,I0Ra_allo
c_0,I1Rt_alloc_0,I1Ra_alloc_0を形成する。
【００４８】assign_I0Rtが真であれば、I0Rt_alloc_0
は真となる。同様に、assign_I0Raが真であればI0Ra_al
loc_0は真となる。また、assign_I1Rtが真であればI1Rt
_alloc_0は真となる。さらに、assign_I1Raが真であれ
ばI1Ra_alloc_0は真となる。
【００４９】ｓｈｉｆｔ１が偽であれば、マルチプレク
サ１１６ａおよび１１６ｂの出力はそれぞれassign_I0R
tおよびassign_I0Raに等しい。さもなければ、ｓｈｉｆ
ｔ１が真であれば、マルチプレクサ１１６ａおよび１１
６ｂの出力はそれぞれI1Rt_alloc_0およびI1Ra_alloc_0
に等しくなる。このようにして、（Ｉ１命令が図３に関
連して前述したようにバッファＩ０に移動されるよう
に）ｓｈｉｆｔ１が真であれば、I1Rt_alloc_0およびI1
Ra_alloc_0の状態は、I1Rt_alloc_0およびI1Ra_alloc_0
をマルチプレクサ１１６ａおよび１１６ｂにそれぞれコ
ピーすることによって保持される。
【００５０】I1Rt_alloc_0およびI1Ra_alloc_0の状態を
保持することによって、固定小数点ＳＴＡＭ４２は、図
３と関連して前述したように、Ｉ１命令がＩ０命令に先
立って実行ユニットに対して「無秩序」に行われる状況
を便宜的に受容する。このような保持は、リネーム・バ
ッファ０（図２）が、以前ディスパッチされたＩ１命令
に応答して制御ユニットＢＦＲ０によって割り当てられ
ることを余儀なくされるので重要であり、このような割
り当ては、I1Rt_alloc_0およびI1Ra_alloc_0の状態によ
って示される。
【００５１】マルチプレクサ１１６ａの出力が真であれ
ば、ラッチ１１２ａの出力はクロック・ラインＣＬＫの
クロック信号の立ち上がり遷移に応答して設定され、し
たがってI0Rt_alloc_0は真にラッチされる。同様に、マ
ルチプレクサ１１６ｂの出力が真であれば、ラッチ１１
２ｂの出力はクロック・ラインＣＬＫのクロック信号の
立ち上がり遷移に応答して設定され、したがってI0Ra_a
lloc_0は真にラッチされる。また、assign_I1Rtが真で
あれば、ラッチ１１２ｃの出力はクロック・ラインＣＬ
Ｋのクロック信号の立ち上がり遷移に応答して設定さ
れ、したがってI1Rt_alloc_0は真にラッチされる。さら
に、assign_I1Raが真であれば、ラッチ１１２ｄの出力
はクロック・ラインＣＬＫのクロック信号の立ち上がり
遷移に応答して設定され、したがってI1Ra_alloc_0が真
にラッチされる。前述したように、ある任意の時点で、
assign_I0Rt,assign_I0Ra,assign_I1Rt,assign_I1Raの
唯一のラインが真となる。
【００５２】assign_I0Rtが偽でかつラッチ１１２ａの
出力が偽であれば、I0Rt_alloc_0は真となる。同様に、
assign_I0Raが偽でかつラッチ１１２ｂの出力が偽であ
れば、I0Ra_alloc_0は真となる。また、assign_I1Rtが
偽でかつラッチ１１２ｃの出力が偽であれば、I1Rt_all
oc_0は真となる。さらに、assign_I1Raが偽でかつラッ
チ112dの出力が偽であれば、I1Ra_alloc_0は真となる。
【００５３】ＯＲゲート１１７を参照して、ｓｈｉｆｔ
１またはｓｈｉｆｔ２のいずれかが真であれば、ラッチ
１１２ｃおよび１１２ｄの出力は、クロック・ラインＣ
ＬＫのクロック信号の立ち上がり遷移に応答してクリア
される。点線のエンクロージャ１１８ａおよび１１８ｂ
によって示されている論理を参照して、ｓｈｉｆｔ２が
真であればラッチ１１２ａおよび１１２ｂの出力は、ク
ロック・ラインＣＬＫのクロック信号の立ち上がり遷移
に応答してクリアされる。
【００５４】論理１１８ａを参照して、ｓｈｉｆｔ１が
真でかつI1Rt_alloc_0が偽であれば、ラッチ１１２ａの
出力は、クロック・ラインＣＬＫのクロック信号の立ち
上がり遷移に応答してクリアされる。論理１１８ｂを参
照して、ｓｈｉｆｔ１が真でかつI1Ra_alloc_0が偽であ
れば、ラッチ１１２ｂの出力は、クロック・ラインＣＬ
Ｋのクロック信号の立ち上がり遷移に応答してクリアさ
れる。このようにして、（図３と関連して詳細に前述し
たように、Ｉ１命令がバッファＩ０に移動されるよう
に）ｓｈｉｆｔ１が真であれば、I1Rt_alloc_0およびI1
Ra_alloc_0は、それぞれラッチ１１２ａおよび１１２ｂ
の出力にI1Rt_alloc_0およびI1Ra_alloc_0をコピーする
ことによって保持される。
【００５５】I0Rt_alloc_0,I0Ra_alloc_0,I1Rt_alloc_0
またはI1Ra_alloc_0のいずれかが真であれば、リネーム
・バッファ０は制御ユニットＢＦＲ０によってＧＰＲ３
０の１つに割り当てられる。ある任意の時点で、I0Rt_a
lloc_0,I0Ra_alloc_0,I1Rt_alloc_0およびI1Ra_alloc_0
の唯一のラッチは真となる。点線のエンクロージャ１１
９により示されている論理を参照して、ｓｈｉｆｔ２が
アサートされれば、I0Rt_alloc_0,I0Ra_alloc_0,I1Rt_a
lloc_0またはI1Ra_alloc_0のいずれかが真のとき、ラッ
チ１２０はクロック・ラインＣＬＫのクロック信号の立
ち上がり遷移に応答してallocated_0をセットする。
【００５６】同様に、ｓｈｉｆｔ１がアサートされれ
ば、I0Rt_alloc_0またはI0Ra_alloc_0のいずれかがが真
のとき、ラッチ１２０はクロック・ラインＣＬＫのクロ
ック信号の立ち上がり遷移に応答してallocated_0をセ
ットする。さらに、ｓｈｉｆｔ１がアサートされれば、
I1Rt_alloc_0およびI1Ra_alloc_0は、ラッチ１１２ａお
よび１１２ｂの出力にI1Rt_alloc_0およびI1Ra_alloc_0
をコピーすることによって保持される。
【００５７】したがって、allocated_0は、リネーム・
バッファ０が実行された命令に応答して割り当てられる
かどうか（図５に示すライン１３２を通じて）ＭＲＡリ
セット論理１３０に示す。allocated_0が真であれば、
リネーム・バッファ０（図２）は、実行された命令によ
って特定されたように、ＧＰＲ３０の特定の１つにデー
タを記憶するように割り当てられる。レジスタ・アドレ
ス値ラッチ１１３と関連して前述したように、特定のＧ
ＰＲ番号は、制御ユニットＢＦＲ０のレジスタ・アドレ
ス値ラッチ１１３によってラッチされる。ccc_gpr_wr_0
が真であれば、ラッチ１２０はクロック・ラインＣＬＫ
のクロック信号の立ち上がり遷移に応答してallocated_
0をクリアし、これによってリネーム・バッファ０がい
ずれのＧＰＲ３０にも割り当てられないことを示す。
【００５８】特に、ｓｈｉｆｔ１がアサートされれば
（バッファＩ１の命令がディスパッチされていないこと
を示す）allocated_0は、I1Rt_alloc_0またはI1Ra_allo
c_0による、リネーム・バッファ０が割り当てられたと
いう表示を反映しない。したがって、ＮＯＲゲート１２
４はallocated_0とラッチ１１２ａ〜１１２ｄの出力を
入力される。これらの入力のすべてが真であるとき／ａ
ｌｌｏｃ０はクリアされ、さもなければ／ａｌｌｏｃ０
はセットされる。このように、／ａｌｌｏｃ０は、命令
が実行されるか否かにかかわらず、命令に応答してリネ
ーム・バッファ０を割り当てるかどうかをＲＡＡ１００
に示す。
【００５９】ラッチ１１２ａ〜１１２ｄの出力は、ライ
ン122_0を通じて命令デコーダ３８（図１）に出力され
る。同様に、固定小数点ＳＴＡＭ４２は、ライン122_1
〜122_4（図１）を制御ユニットＢＦＲ１〜ＢＦＲ４か
ら命令デコーダ３８へそれぞれ出力する。ライン122_1
〜122_4は図５に示していない。
【００６０】ライン122_0〜122_4は、１つ以上のI0Rt_r
q，I0Ra_rq，I1Rt_rqおよびI1Ra_rqの命令デコーダによ
るアサートに応答して、リネーム・バッファを割り当て
る。ライン122_0〜122_4を通じて、固定小数点ＳＴＡＭ
４２からのこのような指摘に応答して、命令デコーダ３
８は、固定小数点ＳＴＡＭ４２がリネーム・バッファを
割り当てたI0Rt_rq，I0Ra_rq，I1Rt_rqおよびI1Ra_rqの
以前にアサートされた任意の１つをクリアする。このよ
うにして、固定小数点ＳＴＡＭ４２は、命令デコーダ３
８から単一の要求に応答して複数のリネーム・バッファ
の重複割り当てを回避する。
【００６１】図６を参照して、制御ユニットＢＦＲ０が
ラインI0Rt_alloc_0，I0Ra_alloc_0，I1Rt_alloc_0およ
びI1Ra_alloc_0を出力するのと同様に、制御ユニットＢ
ＦＲ１〜ＢＦＲ４は、ラインI0Rt_alloc_n，I0Ra_alloc
_n，I1Rt_alloc_nおよびI1Ra_alloc_nを出力する（ここ
で、ｎ＝１はＢＦＲ１に、ｎ＝２はＢＦＲ２に、ｎ＝３
はＢＦＲ３に、ｎ＝４はＢＦＲ４にそれぞれ対応す
る）。図５を参照して、５ビットのデスティネーション
・タグＩ０Ｒｔは、束線I0Rt_alloc_0，I0Rt_alloc_1，
I0Rt_alloc_2，I0Rt_alloc_3およびI0Rt_alloc_4によっ
て形成される。同様に、５ビットのデスティネーション
・タグＩ０Ｒａ，Ｉ１ＲｔおよびＩ１Ｒａは、束線I0Ra
_alloc_n，I1Rt_alloc_nおよびI1Ra_alloc_nによって形
成される（ここでｎ＝［０・・・４］である）。
【００６２】また、図１を参照して、デスティネーショ
ン・タグＩ０Ｒｔ，Ｉ０Ｒａ，Ｉ１ＲｔおよびＩ１Ｒａ
は、ライン１２８を通じて、固定小数点ＳＴＡＭ４２か
ら固定小数点ユニット２０およびロード／記憶ユニット
２２へ出力される。たとえば、固定小数点ＳＴＡＭ４２
がデスティネーション・タグＩ０Ｒｔ＝１００００を出
力し、一方、固定小数点ユニット２０がバッファＩ０
（図３）からの命令を実行すれば、固定小数点ユニット
２０は、固定小数点リネーム・バッファ２６のリネーム
・バッファ０（図２）に命令のＲT 結果データを記憶す
る。さらに、固定小数点ＳＴＡＭ４２の制御ユニットＢ
ＦＲ０は、レジスタ・アドレス値ラッチ１１３と関連し
て前述したように、割り当てられたリネーム・バッファ
０を命令のＲT レジスタ・フィールドに特定されたレジ
スタ番号と連係する。
【００６３】図９に、固定小数点ＳＴＡＭ４２のホール
ドオフ生成ユニット１４０の電子回路図を示す。通常、
制御ユニットＢＦＲ０は、ディスパッチされた命令に応
答してその関連するリネーム・バッファ０（図２）を割
り当ててＧＰＲ３０の特定の１つにデータを記憶すると
き、そのＭＲＡビットを設定する。それにもかかわら
ず、ホールドオフ生成ユニット１４０で、固定小数点Ｓ
ＴＡＭ４２は、（１）Ｉ１命令をＩ０命令以前にまたは
Ｉ０命令と共にディスパッチし、（２）Ｉ０命令および
Ｉ１命令の各々がＲT レジスタ・フィールド６４（図
１）またはＲA レジスタ・フィールド６６に特定された
共通のデスティネーション・レジスタを有するという状
態を受容する。たとえば、 Ｉ０命令がｉｎｓｔｒ．ｃｏｄｅ，Ｒ３，Ｒ４，Ｒ５ Ｉ１命令がｉｎｓｔｒ．ｃｏｄｅ，Ｒ３，Ｒ６，Ｒ７ であれば、レジスタ番号３（すなわちＲ３）はＩ０命令
およびＩ１命令の両方のＲT レジスタ・フィールド６４
で特定される。このような状況において、制御ユニット
ＢＦＲ０がリネーム・バッファ０を割り当て、ディスパ
ッチされた命令Ｉ０に応答してレジスタＲ３にデータを
記憶すれば、制御ユニットＢＦＲ０はそのＭＲＡビット
を設定しない。これは、以前にまたは同時にディスパッ
チされたＩ１命令に応答してレジスタ３のためのデータ
を記憶するため、異なるリネーム・バッファが固定小数
点ＳＴＡＭ４２によって割り当てられるからである。順
番ではＩ１命令はＩ０命令に続く命令であるから、この
異なるリネーム・バッファは、レジスタＲ３のためのデ
ータを記憶する「最後に割り当てられた」リネーム・バ
ッファとして、固定小数点ＳＴＡＭ４２によって指定さ
れる。
【００６４】したがって、図５および図９は、比較器１
５０ａ〜１５０ｄおよびその個々の出力１５２ａ〜１５
２ｄを示す。図９を参照して、比較器１５０ａはI0Rt_d
とI1Rt_dとの間の一致に応答して出力１５２ａをアサー
トする。同様に、比較器１５０ｂはI0Ra_dとI1Rt_dとの
間の一致に応答して出力１５２ｂをアサートする。ま
た、比較器１５０ｃはI0Rt_dとI1Ra_dとの間の一致に応
答して出力１５２ｃをアサートする。さらに、比較器１
５０ｄはI0Ra_dとI1Ra_dとの間の一致に応答して出力１
５２ｄをアサートする。
【００６５】I1Rt_rqが真（バッファＩ１の命令の有効
なＲT フィールド６４を示す）かつ出力１５２ａがアサ
ートされれば、ホールドオフ生成ユニット１４０はI0Rt
_holdoff（１５４ａ）をアサートする。同様に、I1Rt_r
qが真かつ出力１５２ｂがアサートされれば、ホールド
オフ生成ユニット１４０はI0Ra_holdoff（１５４ｂ）を
アサートする。また、I1Ra_rqが真（バッファＩ１の命
令の有効なＲA フィールド６６を示す）かつ出力１５２
ｃがアサートされれば、ホールドオフ生成ユニット１４
０はI0Rt_holdoff（１５４ａ）をアサートする。さら
に、I1Ra_rqが真かつ出力１５２ｄがアサートされれ
ば、ホールドオフ生成ユニット１４０はI0Ra_holdoff
（１５４ｂ）をアサートする。
【００６６】図１０に、デスティネーション比較および
ＭＲＡ設定論理１０４のＭＲＡ設定論理１６０の電子回
路図を示す。図５に示すように、デスティネーション比
較およびＭＲＡ設定論理１０４は、ホールドオフ生成ユ
ニット１４０からI0Rt_holdoff（１５４ａ）およびI0Ra
_holdoff（１５４ｂ）を入力する。
【００６７】図１０を参照して、（１）assign_I0Rt_0
が真かつｓｈｉｆｔ１が真、（２）assign_I0Ra_0が真
かつｓｈｉｆｔ１が真、（３）assign_I1Rt_0が真かつ
ｓｈｉｆｔ２が真、または、（４）assign_I0Ra_0が真
かつｓｈｉｆｔ２が真、であれば、ＭＲＡ設定論理１６
０は、mra_set_0をアサートする。 （１）assign_I0Rt_0が真かつｓｈｉｆｔ２が真（I0Rt_
holdoffが真でなければ）、または、（２）assign_I0Ra
_0が真かつｓｈｉｆｔ２が真（I0Ra_holdoffが真でなけ
れば）であれば、ＭＲＡ設定論理１６０は、mra_set_0
をアサートする。
【００６８】したがって、Ｉ０命令がＩ１命令の後また
はＩ１命令と共にディスパッチ（ｓｈｉｆｔ２のアサー
ションによって示される）され、かつＩ０およびＩ１命
令の各々がＲT またはＲA レジスタ・フィールドのいず
れかに特定された共通のデスティネーション・レジスタ
を有し、かつ制御ユニットＢＦＲ０がディスパッチされ
た命令Ｉ０に応答して共通するデスティネーション・レ
ジスタのためのデータを記憶するために、リネーム・バ
ッファ０を割り当てれば、制御ユニットＢＦＲ０はその
ＭＲＡビットを設定しない。代わりに、固定小数点ＳＴ
ＡＭ４２の異なる制御ユニットが、ディスパッチされた
命令Ｉ１に応答して共通するデスティネーション・レジ
スタのためのデータを記憶するため、異なるリネーム・
バッファを割り当てれば、この異なる制御ユニットは、
そのＭＲＡビットを設定する。
【００６９】図５を参照して、ＭＲＡ設定論理１６０
は、ライン１６２としてmra_set_0をＭＲＡラッチ１６
４へ出力する。mra_set_0のアサーションに応答して、
ＭＲＡラッチ１６４はＭＲＡビットを設定する。
【００７０】図１１に、固定小数点ＳＴＡＭ４２のＭＲ
Ａリセット論理１３０の電子回路図を示す。さらに、図
１１はデスティネーション比較およびＭＲＡ設定論理１
０４のデスティネーション比較論理１７０を示してい
る。図５および図１１に示すように、デスティネーショ
ン比較論理１７０は、reg_adr_0としてレジスタ・アド
レス値ラッチ１１３からラッチされたレジスタ番号を入
力する。さらに、デスティネーション比較論理１７０
は、I0Rt_d，I0Ra_d，I1Rt_dおよびI1Ra_dを入力する。
【００７１】明らかに、制御ユニットＢＦＲ０〜ＢＦＲ
４の各々のＭＲＡリセット論理は、命令デコーダ３８か
ら要求ラインI0Rt_rq，I0Ra_rq，I1Rt_rqおよびI1Ra_rq
を受け取る（図１）。また、制御ユニットＢＦＲ０〜Ｂ
ＦＲ４の各々のＭＲＡリセット論理は、ｓｈｉｆｔ１，
ｓｈｉｆｔ２，allocated_nおよびccc_gpr_wr_nを受け
取る（ここでｎ＝１はＢＦＲ１、ｎ＝２はＢＦＲ２、ｎ
＝３はＢＦＲ３、およびｎ＝４はＢＦＲ４にそれぞれ対
応する）。
【００７２】制御ユニットＢＦＲ０は、任意の３つの状
態に応答してそのＭＲＡビットをクリアする。第１の状
態において、ccc_gpr_wr_0は、図１と図５に関連して前
述したように完了論理４０によってアサートされる。第
２の状態において、Ｉ０命令はディスパッチされ、ディ
スパッチされたＩ０命令は、割り当てられたリネーム・
バッファ０とともに制御ユニットＢＦＲ０によって連係
されたＧＰＲレジスタ番号に等しい有効なデスティネー
ション・レジスタを有する。第３の状態において、Ｉ０
命令はＩ１命令の後にまたはＩ１命令と共にディスパッ
チされ、ディスパッチされたＩ１命令は、割り当てられ
たリネーム・バッファ０とともに制御ユニットＢＦＲ０
によって連係されたＧＰＲレジスタ番号に等しい有効な
デスティネーション・レジスタを有する。
【００７３】したがって、デスティネーション比較論理
１７０は、４つの比較器１７２ａ〜１７２ｄを有する。
reg_adr_0がI0Rt_dと一致すれば、比較器１７２ａはＭ
ＲＡリセット論理１３０にライン１７４ａを設定する。
同様に、reg_adr_0がI0Ra_dと一致すれば、比較器１７
２ｂはＭＲＡリセット論理１３０にライン１７４ｂを設
定する。また、reg_adr_0がI1Rt_dと一致すれば、比較
器１７２ｃはＭＲＡリセット論理１３０にライン１７４
ｃを設定する。さらに、reg_adr_0がI1Ra_dと一致すれ
ば、比較器１７２ｄはＭＲＡリセット論理１３０にライ
ン１７４ｄを設定する。
【００７４】allocated_0が真で、かつ、（１）ライン
１７４ａが真、ｓｈｉｆｔ１が真、かつI0Rt_rqが真、
（２）ライン１７４ａが真、ｓｈｉｆｔ２が真、かつI0
Rt_rqが真、（３）ライン１７４ｂが真、ｓｈｉｆｔ１
が真、かつI0Ra_rqが真、（４）ライン１７４ｂが真、
ｓｈｉｆｔ２が真、かつI0Ra_rqが真、（５）ライン１
７４ｃが真、ｓｈｉｆｔ２が真、かつI0Rt_rqが真、ま
たは、（６）ライン１７４ｄが真、ｓｈｉｆｔ２が真、
かつI0Ra_rqが真、であれば、ＭＲＡリセット論理１３
０は、mra_reset_0をアサートする。
【００７５】さらに、ＭＲＡリセット論理１３０は、cc
c_gpr_wr_0が真であれば、mra_reset_0をアサートす
る。図５を参照して、ＭＲＡリセット論理１３０は、ラ
イン１７６としてmra_reset_0をＭＲＡラッチ１６４へ
出力する。mra_reset_0のアサーションに応答して、Ｍ
ＲＡラッチ１６４はＭＲＡビット１６６をクリアする。
【００７６】図６を参照して、固定小数点ＳＴＡＭ４２
はソース比較論理１９０を含む。ソース比較論理１９０
は、reg_adr_0としてレジスタ・アドレス値ラッチ１１
３からラッチされたレジスタ番号を入力する。さらに、
ソース比較論理１９０は、I0Ra_s，I0Rb_s，I1Ra_sおよ
びI1Rb_sを入力する。
【００７７】ソース比較論理１９０は、reg_adr_0と、I
0Ra_s，I0Rb_s，I1Ra_sおよびI1Rb_sを比較する。reg_a
dr_0とI0Ra_sとの一致に応答して、ソース比較論理１９
０はＡＮＤゲート１９２ａにラインをアサートする。Ａ
ＮＤゲート１９２ａは、ＭＲＡビット１６６が設定され
るとラインI0Ra_source_0をアサートする。同様に、reg
_adr_0とI0Rb_sとの一致に応答して、ソース比較論理１
９０はＡＮＤゲート１９２ｂにラインをアサートする。
ＡＮＤゲート１９２ｂは、ＭＲＡビット１６６が設定さ
れるとラインI0Rb_source_0をアサートする。
【００７８】I0Ra_source_0およびI0Rb_source_0に加え
て、制御ユニットＢＦＲ０は、マルチプレクサ１９４ａ
および１９４ｂからラインI1Ra_source_0およびI1Rb_so
urce_0を出力する。マルチプレクサ１９４ａおよび１９
４ｂは、図１２に関連して前述した通りである。
【００７９】制御ユニットＢＦＲ０は、ラインI0Ra_sou
rce_0，I0Rb_source_0，I1Ra_source_0およびI1Rb_sour
ce_0を出力する。同様に、各制御ユニットＢＦＲ１〜Ｂ
ＦＲ４は、ラインI0Ra_source_n，I0Rb_source_n，I1Ra
_source_nおよびI1Rb_source_nを出力する（ここでｎ＝
１はＢＦＲ１、ｎ＝２はＢＦＲ２、ｎ＝３はＢＦＲ３、
およびｎ＝４はＢＦＲ４に対応する）。５ビットのソー
ス・タグＩ０Ｒａは、ラインI0Ra_source_0，I0Ra_sour
ce_1，I0Ra_source_2，I0Ra_source_3，およびI0Ra_sou
rce_4を構成することによって形成される。同様に、５
ビットのソース・タグＩ０Ｒｂ，Ｉ１ＲａおよびＩ１Ｒ
ｂは、ラインI0Rb_source_n，I1Ra_source_nおよびI1Rb
_source_nをそれぞれ構成することによって形成される
（ここでｎ＝［０・・・４］）。
【００８０】図１を参照して、ソース・タグＩ０Ｒａ，
Ｉ０Ｒｂ，Ｉ１ＲａおよびＩ１Ｒｂは、ライン１９８を
通じて固定小数点ＳＴＡＭ４２から固定小数点ユニット
２０およびロード／記憶ユニット２２へ出力される。同
じように、固定小数点ＳＴＡＭ４２は、固定小数点リネ
ーム・バッファ２６の最後に割り当てられた１つが命令
のＲA レジスタ・フィールドまたはＲB レジスタ・フィ
ールドにおいて特定されたレジスタ番号のためのデータ
を記憶するかどうかを示す。したがって、複数のリネー
ム・バッファが特定されたレジスタ番号のデータを記憶
すれば、固定小数点ＳＴＡＭ４２はリネーム・バッファ
の最後に割り当てられた１つのみを示す。
【００８１】たとえば、固定小数点ＳＴＡＭ４２がソー
ス・タグＩ０Ｒａ＝００１００、固定小数点ユニット２
０がバッファＩ０からの命令を実行すれば（図３）、固
定小数点ユニット２０は、固定小数点リネーム・バッフ
ァ２６のリネーム・バッファ２（図２）から命令のＲａ
ソース・データを入力する。他の例として、固定小数点
ＳＴＡＭ４２がソース・タグＩ０Ｒａ＝０００００、固
定小数点ユニット２０がバッファＩ０からの命令を実行
すれば（図３）、固定小数点ユニット２０は、命令のＲ
A レジスタ・フィールドで特定されたＧＰＲの１つから
の命令のＲA データ・ソースを入力する。
【００８２】図１２に、固定小数点ＳＴＡＭ４２の優先
順位割り当てユニット２００の電子回路図を示す。優先
順位割り当てユニット２００とともに、固定小数点ＳＴ
ＡＭ４２は（１）Ｉ１命令がＩ０命令以前にまたはＩ０
命令と共にディスパッチされる、（２）Ｉ０命令がＩ１
命令のソース・レジスタであるデスティネーション・レ
ジスタを有する、という状態を受容する。たとえば、 Ｉ０命令がｉｎｓｔｒ．ｃｏｄｅ，Ｒ３，Ｒ４，Ｒ５ Ｉ１命令がｉｎｓｔｒ．ｃｏｄｅ，Ｒ８，Ｒ６，Ｒ３ であれば、レジスタ番号３（すなわちＲ３）はＩ０命令
のＲT レジスタ・フィールド６４およびＩ１命令のＲB
ソース・レジスタ・フィールドに特定される。このよう
な状況において、固定小数点ＳＴＡＭ４２は、（ディス
パッチされた命令Ｉ０に応答して）命令Ｉ０のディスパ
ッチに先立ち、レジスタＲ３のためのデータを記憶する
ために、リネーム・バッファを割り当てることはしな
い。これは、Ｉ０命令の以前にまたはＩ０命令と共にデ
ィスパッチされるからである。
【００８３】さらに、ディスパッチされたＩＯ命令に応
答して、固定小数点ＳＴＡＭ４２は，ＩＯ命令のデステ
ィネーション・レジスタのためのデータを記憶するため
に、リネーム・バッファを割り当てる。この割り当てら
れたリネーム・バッファは、固定小数点リネーム・バッ
ファ２６の最後に割り当てられた１つであり、Ｉ１命令
のソース・レジスタのための最新のデータを記憶する。
【００８４】有利なことに、固定小数点ＳＴＡＭ４２
は、固定小数点リネーム・バッファ２６の最後に割り当
てられた１つが、たとえＩ１命令がＩ０命令の以前また
はＩ０命令と共にディスパッチされても、且つたとえＩ
０命令のデスティネーション・レジスタがＩ１命令のソ
ース・レジスタであっても、Ｉ１命令のＲA レジスタ・
フィールドまたはＲB レジスタ・フィールドに特定され
たレジスタ番号のデータを記憶するかどうかを示す。
【００８５】したがって、図６および図１２に、４つの
比較器２０２ａ〜２０２ｄおよびこれらの個別の出力２
０４ａ〜２０４ｄを示す。図１２を参照して、比較器２
０２ａはI1Ra_sとI0Rt_dとの間の一致に応答して出力２
０４ａをアサートする。同様に、比較器２０２ｂはI1Ra
_sとI0Ra_dとの間の一致に応答して出力２０４ｂをアサ
ートする。また、比較器２０２ｃはI1Rb_sとI0Rt_dとの
間の一致に応答して出力２０４ｃをアサートする。さら
に、比較器２０２ｄはI1Rb_sとI0Ra_dとの間の一致に応
答して出力２０４ｄをアサートする。
【００８６】I0Rt_alloc_0が真（制御ユニットＢＦＲ０
がリネーム・バッファ０を割り当て、バッファＩ０の命
令の有効ＲT フィールド６４のデータの記憶を示してい
る）かつ出力２０４ａが真（I1Ra_sとI0Rt_dとの間の一
致を示している）であれば、優先順位割り当てユニット
２００は、I1Ra_first_0（２０６ａ）をアサートする。
同様に、I0Ra_alloc_0が真（制御ユニットＢＦＲ０がリ
ネーム・バッファ０を割り当て、バッファＩ０の命令の
有効ＲA フィールド６４のデータの記憶を示している）
かつ出力２０４ｂが真（I1Ra_sとI0Ra_dとの間の一致を
示している）であれば、優先順位割り当てユニット２０
０は、I1Ra_first_0（２０６ａ）をアサートする。
【００８７】I0Rt_alloc_0が真かつ出力２０４ｃが真
（I1Rb_sとI0Rt_dとの間の一致を示している）であれ
ば、優先順位割り当てユニット２００は、I1Rb_first_0
（２０６ｂ）をアサートする。さらに、I0Ra_alloc_0が
真かつ出力２０４ｄが真（I1Rb_sとI0Ra_dとの間の一致
を示している）であれば、優先順位割り当てユニット２
００は、I1Rb_first_0（２０６ｂ）をアサートする。
【００８８】ふたたび図６において、reg_adr_0とI0Ra_
sとの間の一致に応答して、ソース比較論理１９０は、
ＡＮＤゲート１９２ｃにラインをアサートし、ＡＮＤゲ
ート１９２ｃはＭＲＡビット１６６が設定されればI1Ra
_second_0（２０８ａ）がアサートされる。さらに、reg
_adr_0とI1Rb_sとの間の一致に応答して、ソース比較論
理１９０は、ＡＮＤゲート１９２ｄにラインをアサート
し、ＡＮＤゲート１９２ｄはＭＲＡビット１６６が設定
されればI1Rb_second_0（２０８ｂ）がアサートされ
る。
【００８９】制御ユニットＢＦＲ０がラインI1Ra_first
_0およびI1Rb_first_0を出力するのと同様に、各制御ユ
ニットＢＦＲ１〜ＢＦＲ４はラインI1Ra_first_nおよび
I1Rb_first_nを出力する（ここで、ｎ＝１はＢＦＲ１，
ｎ＝２はＢＦＲ２，ｎ＝３はＢＦＲ３およびｎ＝４はＢ
ＦＲ４に対応する）。ＯＲゲート２１０ａは、ラインI1
Ra_first_0，I1Ra_first_1，I1Ra_first_2，I1Ra_first
_3およびI1Ra_first_4を入力する。同様に、ＯＲゲート
２１０ｂは、ラインI1Rb_first_0，I1Rb_first_1，I1Rb
_first_2，I1Rb_first_3およびI1Rb_first_4を入力す
る。
【００９０】任意のラインI1Ra_first_n（ｎ＝［０・・
・４］）が真（固定小数点ＳＴＡＭ４２がリネーム・バ
ッファを割り当て、Ｉ０命令のデスティネーション・レ
ジスタのデータを記憶し、またＩ１命令のＲａソース・
レジスタであることを示している）であれば、ＯＲゲー
ト２１０ａの出力Ｓ１は真となる。Ｓ１が真であれば、
マルチプレクサ１９４ａはI1Ra_source_0としてI1Ra_fi
rst_0を出力する。さもなければ、マルチプレクサ１９
４ａは、I1Ra_source_0としてI1Ra_second_0を出力す
る。
【００９１】同様に、任意のラインI1Rb_first_n（ｎ＝
［０・・・４］）が真（固定小数点ＳＴＡＭ４２がリネ
ーム・バッファを割り当て、Ｉ１命令のソース・レジス
タのデータを記憶し、またＩ１命令のＲｂソース・レジ
スタであることを示している）であれば、ＯＲゲート２
１０ｂの出力Ｓ２は真となる。Ｓ２が真であれば、マル
チプレクサ１９４ｂはI1Rb_source_0としてI1Rb_first_
0を出力する。さもなければ、マルチプレクサ１９４ａ
はI1Rb_source_0としてI1Rb_second_0を出力する。
【００９２】このようにして、固定小数点ＳＴＡＭ４２
は、たとえＩ１命令がＩ０命令の以前またはＩ０命令と
共にディスパッチされても、且つたとえＩ０命令のデス
ティネーション・レジスタがＩ１命令のソース・レジス
タであっても、固定小数点リネーム・バッファ２６の最
後に割り当てられた１つが、Ｉ１命令のＲA レジスタ・
フィールドまたはＲB レジスタ・フィールドに特定され
たレジスタ番号のデータを記憶するかどうかを示す。
【００９３】ふたたび図１を参照して、完了論理４０か
らライン８５ａ上のライトバック信号および固定小数点
ＳＴＡＭ４２からライン８７ａ上のライトバック・アド
レスに応答して、固定小数点リネーム・バッファ２６の
選択された１つからのデータはＧＰＲ３０の１つにライ
トバックされる。ライトバック・アドレスは、固定小数
点リネーム・バッファ２６の選択された１つとともに固
定小数点ＳＴＡＭ４２によって連係されたレジスタに従
って、どのＧＰＲ３０が固定小数点リネーム・バッファ
２６の選択された１つからデータ入力を記憶する予定で
あるかを示す。
【００９４】したがって、図５を参照して、完了論理４
０はライン２２０ａおよび２２０ｂを通じてそれぞれ５
ビットのライトバック要求ccc_wrtおよびccc_winを出力
する。ライトバック要求ccc_wrt220aおよびccc_win220b
は、固定小数点ＳＴＡＭ４２のライトバック・アービト
レーション・ユニット２２２によって入力される。さら
に、アービトレーション・ユニット２２２は、制御ユニ
ットＢＦＲ０からreg_adr_0を入力する。同様に、アー
ビトレーション・ユニット２２２は、制御ユニットＢＦ
Ｒ１からreg_adr_1を、制御ユニットＢＦＲ２からreg_a
dr_2を、制御ユニットＢＦＲ３からreg_adr_3を、およ
び制御ユニットＢＦＲ４からreg_adr_4を入力する。
【００９５】有利なことに、アービトレーション・ユニ
ット２２２は、ライン８７ａ上の２つの５ビット・ライ
トバック・アドレスｗｂ０およびｗｂ１を出力すること
ができる。ライトバック要求ccc_wrt220aを通じて、完
了論理４０はＧＰＲにライトバック対象の２つの固定小
数点リネーム・バッファ２６を選択する。５ビットのラ
イトバック要求ccc_wrt220aの各々は、固定小数点リネ
ーム・バッファ２６のリネーム・バッファ０〜４のそれ
ぞれの１つに連係されている。たとえば、ccc_wrt220a
＝００１０１であれば、リネーム・バッファ２およびリ
ネーム・バッファ４はＧＰＲ３０にライトバックされる
はずである。他の例では、ccc_wrt220a＝１１０００で
あれば、リネーム・バッファ１およびリネーム・バッフ
ァ２はＧＰＲ３０にライトバックされるはずである。
【００９６】ccc_wrt220aに応答して、アービトレーシ
ョン論理２２２は、ｗｂ０およびｗｂ１としてライン８
７ａ上へ２つの５ビットreg_adr_n（ｎ＝［０・・・
４］）を多重化する。ＧＰＲ３０は、ｗｂ０およびｗｂ
１を入力する。このように、ｗｂ０およびｗｂ１は、完
了論理４０によって選択された２つの固定小数点リネー
ム・バッファからデータ入力を記憶する２つのＧＰＲ３
０を示している。ここで示した２つのＧＰＲは、２つの
固定小数点リネーム・バッファとともに、固定小数点Ｓ
ＴＡＭ４２により連係されたレジスタである。
【００９７】ライトバック要求ccc_wrt220aが、（２つ
のリネーム・バッファの１つのみが最後に割り当てられ
るけれども）同じＧＰＲのデータを記憶する２つのリネ
ーム・バッファを選択することは可能である。ライトバ
ック要求ccc_wrt220bを通じて、完了論理４０はこのよ
うな状況で２つのccc_wrt_selectedリネーム・バッファ
のどちらをＧＰＲ３０にライトバックするかを特定す
る。ccc_wrt220aのように、５ビットのライトバック要
求ccc_wrt220aの各々は、固定小数点リネーム・バッフ
ァ２６のリネーム・バッファ０〜４のそれぞれの１つに
連係されている。たとえば、ccc_wrt220a＝０１０１０
かつccc_wrt220b＝０００１０でかつreg_adr_1＝reg_ad
r_3であれば、アービトレーション論理２２２は、ｗｂ
０としてライン８７ａ上へ（ccc_win220bによって特定
された）reg_adr_3のみを多重化する。この例では、ラ
イトバック・アドレスｗｂ１は空アドレス０００００で
ある。
【００９８】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００９９】（１）レジスタを特定する命令に応答し
て、前記レジスタの情報を処理する少なくとも１の実行
ユニットと、前記実行ユニットに結合され、前記情報を
記憶する複数のバッファと、前記実行ユニットに結合さ
れた複数の制御ユニットであって、その各々が、前記命
令に応答して、前記情報を記憶するために前記バッファ
の各１つを選択的に割り当てる制御ユニットとを有する
処理システム。
【０１００】（２）前記各制御ユニットは、前記情報を
前記個々のバッファから読み出すかどうかを前記実行ユ
ニットへ指示する、（１）記載の処理システム。
【０１０１】（３）前記各制御ユニットは、前記情報を
前記個々のバッファに記憶するかどうかを前記実行ユニ
ットへ指示する、（１）記載の処理システム。
【０１０２】（４）前記命令は、プログラムされたシー
ケンスにおいて追加命令に続いている、（１）記載の処
理システム。
【０１０３】（５）前記追加命令は前記レジスタを特定
する、（４）記載の処理システム。
【０１０４】（６）前記命令および追加命令は、デステ
ィネーション・レジスタとして前記レジスタを特定す
る、（５）記載の処理システム。
【０１０５】（７）第１の制御ユニットは、前記命令に
応答して、前記情報を記憶するためにその各々のバッフ
ァを割り当て、第２の制御ユニットは、前記追加の命令
に応答して、前記情報を記憶するためにその各々のバッ
ファを割り当て、前記制御ユニットは、どの前記バッフ
ァが前記情報を記憶するために最後に割り当てられたか
を示す（６）記載の処理システム。
【０１０６】（８）前記命令は、前記追加命令のディス
パッチに遅延することなく前記実行ユニットへディスパ
ッチされ、前記第１の制御ユニットは、その各々のバッ
ファが前記情報を記憶するために最後に割り当てられた
ことを示す（７）記載の処理システム。
【０１０７】（９）前記命令は、ソース・レジスタとし
て前記レジスタを特定し、前記追加命令はデスティネー
ション・レジスタとして前記レジスタを特定する、
（５）記載の処理システム。
【０１０８】（１０）特定の制御ユニットは、前記追加
命令に応答して、前記情報を記憶するためにその各々の
バッファを割り当て、各々のバッファから前記情報を読
み出すことを前記実行ユニットに示す、（９）記載の処
理システム。
【０１０９】（１１）前記命令は、前記追加命令のディ
スパッチに遅延することなく前記実行ユニットへディス
パッチされる、（１０）記載の処理システム。
【０１１０】（１２）前記制御ユニットは、互いにカス
ケード接続されている、（１）記載の処理システム。
【０１１１】（１３）レジスタを特定する命令に応答し
て、少なくとも１の実行ユニットで前記レジスタの情報
を処理するステップと、複数の制御ユニットの各々で、
前記命令に応答して、前記情報を記憶するために複数の
バッファの各々の１つを選択的に割り当てるステップと
を含む処理システムの動作方法。
【０１１２】（１４）前記各制御ユニットでもって、前
記情報が前記各々のバッファから読み出されるものかど
うか、又は前記情報が前記各々のバッファに記憶される
ものかどうかを前記実行ユニットに表示するステップを
さらに含む（１３）記載の処理システムの動作方法。
【０１１３】（１５）前記処理ステップが、前記命令に
応答して前記情報を処理するステップであって、前記命
令は、プログラムされたシーケンスにおいて追加命令に
続き、前記命令及び前記追加命令は、デスティネーショ
ン・レジスタとして前記レジスタを特定する前記ステッ
プを含む（１３）記載の処理システムの動作方法。
【０１１４】（１６）前記選択的に割り当てるステップ
が、第１制御ユニットでもって、前記命令に応答して、
前記情報を記憶するために各々のバッファを割り当てる
ステップと、第２制御ユニットであって、前記追加命令
に応答して、前記情報を記憶するために各々のバッファ
を割り当てるステップとを含み、前記制御ユニットが、
どの前記バッファが前記情報を記憶するために最後に割
り当てられたかを示す（１５）記載の処理システムの動
作方法。
【０１１５】（１７）前記追加命令のディスパッチに遅
延することなく前記実行ユニットに前記命令をディスパ
ッチするステップをさらに含み、前記第１制御ユニット
は、各々のバッファが情報を記憶するために最後に割り
当てられたことを示す（１６）記載の処理システムの動
作方法。
【０１１６】（１８）前記処理ステップが、前記命令に
応答して前記情報を処理するステップであって、前記命
令は、プログラムされたシーケンスにおいて追加命令に
続き、前記命令は、ソース・レジスタとして前記レジス
タを特定し、前記追加命令は、デスティネーション・レ
ジスタとして前記レジスタを特定する前記ステップを含
む（１５）記載の処理システムの動作方法。
【０１１７】（１９）前記選択的に割り当てるステップ
が、前記追加命令に応答して前記情報を記憶するため
に、特定の制御ユニットでもって、その各々のバッファ
を割り当て、前記特定の制御ユニットが各々のバッファ
から前記情報を読み出すことを前記実行ユニットに示す
ステップを含む、（１８）記載の処理システムの動作方
法。
【０１１８】（２０）前記追加命令のディスパッチに遅
延することなく、前記命令を前記実行ユニットにディス
パッチするステップをさらに含む、（１９）記載の処理
システムの動作方法。
【０１１９】（２１）前記方法は、前記追加命令のディ
スパッチに遅延することなく前記命令を前記実行ユニッ
トへディスパッチするステップをさらに含む、（２０）
記載のシステム。
【０１２０】
【発明の効果】本発明によれば、レジスタを特定してい
る命令に応答して、少なくとも１つの実行ユニットがレ
ジスタの情報を処理し、多重制御ユニットの各々が命令
に応答して多重バッファのそれぞれ１つを選択的に割り
当てて情報を記憶することにより、高速処理、システム
の簡素化および物理サイズの縮小を実現できるという効
果が得られる。
【図面の簡単な説明】
【図１】本発明の好適な実施例の処理システムのブロッ
ク図である。
【図２】図１のシステムのリネーム・バッファを示すブ
ロック図である。
【図３】図１のシステムの命令待ち行列を示すブロック
図である。
【図４】図１のシステムによる命令フォーマットを示す
図である。
【図５】図１のシステムのソース決定、タグ指定、タグ
割り当て及びタグ割り当て解消メモリ（「ＳＴＡＭ」）
を示すブロック図である。
【図６】図１のシステムのソース決定、タグ指定、タグ
割り当て及びタグ割り当て解消メモリ（「ＳＴＡＭ」）
を示すブロック図である。
【図７】図５及び図６のＳＴＡＭのリソース割り当てア
レイを示すブロック図である。
【図８】図５及び図６のＳＴＡＭの割り当てビット論理
を示す電子回路図である。
【図９】図５及び図６のＳＴＡＭのホールドオフ生成ユ
ニットを示す電子回路図である。
【図１０】図５及び図６のＳＴＡＭの最終割り当て
（「ＭＲＡ」）設定論理を示す電子回路図である。
【図１１】図５及び図６のＳＴＡＭのＭＲＡリセット論
理を示す電子回路図である。
【図１２】図５及び図６のＳＴＡＭの優先順位割り当て
ユニットを示す電子回路図である。
【符号の説明】
１０ 処理システム １２ システム・バス １４ バス・インターフェース・ユニット（ＢＩＵ） １６ 命令キャッシュ １８ データ・キャッシュ ２０ 固定小数点ユニット ２２ ロード／記憶ユニット ２４ 浮動小数点ユニット ２６ 固定小数点リネーム・バッファ ２８ 浮動小数点リネーム・バッファ ３０ 汎用目的構成レジスタ（ＧＰＲ） ３２ 浮動小数点構成レジスタ（ＦＰＲ） ３４ 制御部分 ３６ 命令待ち行列 ３８ 命令デコーダ ４０ 完了論理 ４２ 固定小数点ＳＴＡＭ ４４ 浮動小数点ＳＴＡＭ ６０ 命令 ６２ 命令コード ６４ ＲT レジスタ・フィールド ６６ ＲA レジスタ・フィールド ６８ ＲB レジスタ・フィールド １００ リソース割り当てアレイ １０２ａ〜１０２ｄ セル １０４ デスティネーション比較およびＭＲＡ設定論理 １０６ マルチプレクサ １１０ 割り当てビット論理 １１２ａ〜１１２ｄ ラッチ １１３ レジスタ・アドレス値ラッチ １１４ａ〜１１４ｄ ＯＲゲート １１６ａ，１１６ｂ マルチプレクサ １１７ ＯＲゲート １２０ ラッチ １２４ ＮＯＲゲート １３０ ＭＲＡリセット論理 １４０ ホールドオフ生成ユニット １５０ａ〜１５０ｄ 比較器 １６０ ＭＲＡ設定論理 １６４ ＭＲＡラッチ １６６ ＭＲＡビット １７０ デスティネーション比較論理 １７２ａ〜１７２ｄ 比較器 １９０ ＳＲＣ比較ユニット １９２ａ〜１９２ｄ ＡＮＤゲート １９４ａ〜１９４ｄ マルチプレクサ ２００ 優先順位割り当てユニット ２０２ａ〜２０２ｄ 比較器 ２１０ａ〜２１０ｄ ＯＲゲート ２２２ アービトレーション・ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニール・レイ・バンダーシャーフ アメリカ合衆国78681 テキサス州、ラ ウンド・ロック、ブルー・スプリング・ サークル 932 (56)参考文献 特開 平２−178838（ＪＰ，Ａ) 特開 平５−224921（ＪＰ，Ａ)

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】情報を記憶するレジスタと、 前記レジスタを特定する命令に応答して、前記情報を処
    理する少なくとも１の実行ユニットと、 前記実行ユニットに結合され、前記情報を記憶するＮ個
    （Ｎは１より大きい整数）のバッファと、 前記実行ユニットに結合されたＮ個の制御ユニットであ
    って、前記Ｎ個の制御ユニットはカスケードに接続可能
    であり、かつそれぞれが前記Ｎ個のバッファに連係さ
    れ、さらにそのそれぞれが前記命令に応答して、前記情
    報を記憶するためにそのそれぞれに連係されるバッファ
    のみを選択的に割り当てる制御ユニットとを有する処理
    システム。
  2. 【請求項２】前記各制御ユニットは、前記情報を前記そ
    れぞれに連係されるバッファから読み出すかどうかを前
    記実行ユニットへ指示する、請求項１記載の処理システ
    ム。
  3. 【請求項３】前記各制御ユニットは、前記情報を前記そ
    れぞれに連係されるバッファに記憶するかどうかを前記
    実行ユニットへ指示する、請求項１記載の処理システ
    ム。
  4. 【請求項４】前記命令は、プログラムされたシーケンス
    において追加命令に続いている、請求項１記載の処理シ
    ステム。
  5. 【請求項５】前記追加命令は前記レジスタを特定する、
    請求項４記載の処理システム。
  6. 【請求項６】前記命令および追加命令は、デスティネー
    ション・レジスタとして前記レジスタを特定する、請求
    項５記載の処理システム。
  7. 【請求項７】第１の制御ユニットは、前記命令に応答し
    て、前記情報を記憶するためにそのそれぞれに連係され
    るバッファを割り当て、第２の制御ユニットは、前記追
    加の命令に応答して、前記情報を記憶するためにそのそ
    れぞれに連係されるバッファを割り当て、前記制御ユニ
    ットは、どの前記バッファが前記情報を記憶するために
    最後に割り当てられたかを示す請求項６記載の処理シス
    テム。
  8. 【請求項８】前記命令は、前記追加命令のディスパッチ
    に遅延することなく前記実行ユニットへディスパッチさ
    れ、前記第１の制御ユニットは、その各々のバッファが
    前記情報を記憶するために最後に割り当てられたことを
    示す請求項７記載の処理システム。
  9. 【請求項９】前記命令は、ソース・レジスタとして前記
    レジスタを特定し、前記追加命令はデスティネーション
    ・レジスタとして前記レジスタを特定する、請求項５記
    載の処理システム。
  10. 【請求項１０】特定の制御ユニットは、前記追加命令に
    応答して、前記情報を記憶するためにその各々のバッフ
    ァを割り当て、各々のバッファから前記情報を読み出す
    ことを前記実行ユニットに示す、請求項９記載の処理シ
    ステム。
  11. 【請求項１１】前記命令は、前記追加命令のディスパッ
    チに遅延することなく前記実行ユニットへディスパッチ
    される、請求項１０記載の処理システム。
  12. 【請求項１２】前記制御ユニットは、互いにカスケード
    接続されている、請求項１記載の処理システム。
  13. 【請求項１３】レジスタを特定する命令に応答して、少
    なくとも１の実行ユニットで前記レジスタの情報を処理
    するステップと、 カスケードに接続可能でありかつそのそれぞれがＮ個
    （Ｎは１より大きい整数）のバッファと連係されるＮ個
    の制御ユニットの各々で、前記命令に応答して、前記情
    報を記憶するためにそのそれぞれに連係されるバッファ
    のみのを選択的に割り当てるステップとを含む処理シス
    テムの動作方法。
  14. 【請求項１４】前記各制御ユニットでもって、前記情報
    が前記それぞれに連係されるバッファから読み出される
    ものかどうか、又は前記情報が前記それぞれに連係され
    るバッファに記憶されるものかどうかを前記実行ユニッ
    トに示すステップをさらに含む請求項１３記載の処理シ
    ステムの動作方法。
  15. 【請求項１５】前記処理ステップが、 前記命令に応答して前記情報を処理するステップであっ
    て、 前記命令は、プログラムされたシーケンスにおいて追加
    命令に続き、 前記命令及び前記追加命令は、デスティネーション・レ
    ジスタとして前記レジスタを特定する前記ステップを含
    む請求項１３記載の処理システムの動作方法。
  16. 【請求項１６】前記選択的に割り当てるステップが、 第１制御ユニットでもって、前記命令に応答して、前記
    情報を記憶するためにそれぞれに連係されるバッファを
    割り当てるステップと、 第２制御ユニットであって、前記追加命令に応答して、
    前記情報を記憶するためにそれぞれに連係されるバッフ
    ァを割り当てるステップとを含み、 前記制御ユニットが、どの前記バッファが前記情報を記
    憶するために最後に割り当てられたかを示す請求項１５
    記載の処理システムの動作方法。
  17. 【請求項１７】前記追加命令のディスパッチに遅延する
    ことなく前記実行ユニットに前記命令をディスパッチす
    るステップをさらに含み、 前記第１制御ユニットは、各々のバッファが情報を記憶
    するために最後に割り当てられたことを示す請求項１６
    記載の処理システムの動作方法。
  18. 【請求項１８】前記処理ステップが、 前記命令に応答して前記情報を処理するステップであっ
    て、 前記命令は、プログラムされたシーケンスにおいて追加
    命令に続き、 前記命令は、ソース・レジスタとして前記レジスタを特
    定し、 前記追加命令は、デスティネーション・レジスタとして
    前記レジスタを特定する前記ステップを含む請求項１５
    記載の処理システムの動作方法。
  19. 【請求項１９】前記選択的に割り当てるステップが、 前記追加命令に応答して前記情報を記憶するために、特
    定の制御ユニットでもって、そのそれぞれに連係される
    バッファを割り当て、前記特定の制御ユニットがそれぞ
    れに連係されるバッファから前記情報を読み出すことを
    前記実行ユニットに示すステップを含む、請求項１８記
    載の処理システムの動作方法。
  20. 【請求項２０】前記追加命令のディスパッチに遅延する
    ことなく、前記命令を前記実行ユニットにディスパッチ
    するステップをさらに含む、請求項１９記載の処理シス
    テムの動作方法。
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