JP5182175B2 - 情報処理装置 - Google Patents

Description

本発明は情報処理装置に関し、特にベクトルロード命令などのメモリアクセス命令を命令セットに含む情報処理装置に関する。

情報処理装置の一種に、プロセッサと、１以上のメモリバンクで構成された記憶装置と、プロセッサと記憶装置とを接続するネットワークとで構成され、メモリアクセス命令としてベクトルロード命令やベクトルストア命令などのベクトル命令を命令セットに含む情報処理装置がある。

ベクトルロード命令は、命令コードと、書き込みベクトルレジスタと、ディスタンス（要素間距離）と、開始アドレスとで構成され、記憶装置に記憶された要素データのうち、要素間距離で指定したアドレス間隔で記憶された複数の要素データを１命令でリードできるようになっている。またベクトルストア命令は、命令コードと、読み出しベクトルレジスタと、ディスタンス（要素間距離）と、開始アドレスとで構成され、記憶装置に記憶された要素データのうち、要素間距離で指定したアドレス間隔で記憶された複数の要素データを１命令でライトできるようになっている。

このようなメモリアクセスにかかるベクトル命令がプロセッサの命令発行制御部でデコードされると、アクセス対象となる要素データごとに１つのメモリアクセスリクエストが生成され、発行される。このとき、各メモリアクセスリクエストを複数のポートから同時に発行することで、バンド幅を稼ぐ方法が採られる場合がある。しかし、同一バンクへ向かう複数のメモリアクセスリクエストが同一バンク上で競合すると、スループットが落ち、性能が低下する。そこで、バンク競合を回避するために、複数のメモリアクセスリクエストを１つにまとめて（圧縮して）、圧縮メモリアクセスリクエストとして発行する方法が採られている（例えば特許文献１参照）。

特開２００７−２４９６５１号公報

バンク競合を起こす可能性のある複数のメモリアクセスリクエストを１つにまとめて発行する方法は、メモリアクセス命令の種類にかかわらずに汎用的に適用できる。しかしながら、ベクトルロード命令などのメモリアクセス命令の場合、プロセッサ内での処理量が増大するという課題がある。その理由は、アクセスする要素データの数に等しいメモリアクセスリクエストを生成した後、それらのうち１つにまとめることができる複数のメモリアクセスリクエストを検出し、その各々について１つの圧縮メモリアクセスリクエストを生成する処理が必要になるためである。

そこで本発明の目的は、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるベクトルロード命令のようなメモリアクセス命令を、圧縮メモリアクセスリクエストを用いて処理する場合のプロセッサ内での処理量を削減することのできる情報処理装置を提供することにある。

本発明の情報処理装置は、プロセッサと、１以上のメモリバンクで構成された記憶装置と、前記プロセッサと前記記憶装置とを接続するネットワークとを備え、前記記憶装置に記憶された要素データのうち、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含む情報処理装置において、前記プロセッサは、前記メモリアクセス命令がメモリバンクのバンク幅内の複数の要素データをアクセスするか否かを判定する圧縮可否判定手段と、メモリバンクのバンク幅内の複数の要素データをアクセスすると判定された前記メモリアクセス命令について、メモリバンクのバンク幅単位で、当該バンク幅の複数の要素データをアクセスするための圧縮メモリアクセスリクエストを生成し、発行する圧縮メモリアクセスリクエスト生成発行手段とを備える。

本発明によれば、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるベクトルロード命令のようなメモリアクセス命令を、圧縮メモリアクセスリクエストを用いて処理する場合のプロセッサ内での処理量を削減することのできる情報処理装置を提供することができる。

本発明の実施の形態のブロック図である。 メモリアクセス命令によって、バンク幅内の複数の要素データがアクセスされる事例を示す図である。 メモリアクセス命令によって、バンク幅内の複数の要素データがアクセスされない事例を示す図である。 本発明の実施の形態の動作を示すフローチャートである。 圧縮メモリアクセスリクエストの生成と発行の処理の詳細を示すフローチャートである。 メモリアクセスのパターンの例と使用されるゾーン情報の例とを示す図である。 圧縮メモリアクセスリクエストがプロセッサの複数のリクエスト発行ポートからほぼ同時に発行されて、各メモリバンクで処理される様子を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１を参照すると、本発明の実施の形態に係る情報処理装置は、プロセッサ１００と、記憶装置２００と、ネットワーク３００とで構成される。本実施の形態の情報処理装置は、ベクトルロード命令などのように、命令で指定したディスタンス（要素間距離）間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに有している。

記憶装置２００は、バンク０からバンクＮまでの複数のメモリバンク２１０と、各メモリバンク２１０に対応するメモリポート２２０とで構成される。本実施の形態の場合、メモリアクセスの最小単位である要素データのサイズは８Ｂ（バイト）、メモリバンク２１０のバンク幅は６４Ｂである。また、メモリインターリーブを行うために、アドレス０〜６３をバンク０に割り当て、アドレス６４〜１２７をバンク１に割り当てるというように、複数のメモリバンク２１０に対して、連続したアドレスを交互に割り当てている。メモリバンク２１０は、情報処理装置のキャッシュメモリの各バンクに相当し、キャッシュメモリを有しない情報処理装置の場合は、主記憶装置の各バンクに相当する。

プロセッサ１００は、命令発行制御部１１０と複数のリクエスト発行ポート１２０とを備えている。命令発行制御部１１０は、図示しないプログラムの命令をその実行順にデコードして実行に必要な信号を発行する手段である。命令発行制御部１１０は、圧縮可否判定部１３０と圧縮メモリアクセスリクエスト生成発行部１４０とを有する。

圧縮可否判定部１３０は、デコードされた命令がベクトルロード命令などのメモリアクセス命令であった場合に、メモリバンク２１０のバンク幅内の複数の要素データをアクセスするか否かを判定する手段である。具体的には、命令内で指定されたディスタンス（要素間距離）とメモリバンク２１０のバンク幅とを比較し、ディスタンスがバンク幅より小さければ、バンク幅内の複数の要素データをアクセスすると判定し、ディスタンスがバンク幅以上であれば、バンク幅内の複数の要素データをアクセスしないと判定する。

例えば、図２に示すように、ディスタンスが１６Ｂの場合、１バンク幅６４Ｂあたり４個の要素データをアクセスすることになる。このような場合に、圧縮可否判定部１３０は、バンク幅内の複数の要素データをアクセスすると判定する。他方、図３に示すように、ディスタンスが８０Ｂの場合、１バンク幅６４Ｂあたり１個の要素データしかアクセスしない。このような場合に、圧縮可否判定部１３０は、バンク幅内の複数の要素データをアクセスしないと判定する。

圧縮メモリアクセスリクエスト生成発行部１４０は、バンク幅内の複数の要素データをアクセスすると判定されたメモリアクセス命令について、メモリバンク２１０のバンク幅単位で、当該バンク幅の複数の要素データをアクセスするための圧縮メモリアクセスリクエストを生成し、リクエスト発行ポート１２０から発行する手段である。圧縮メモリアクセスリクエスト生成発行部１４０は、リクエストコマンド生成部１５０と、アドレス計算部１６０と、ゾーン情報生成部１７０と、出力部１８０とで構成される。

リクエストコマンド生成部１５０は、メモリアクセス命令に応じたリクエストコマンドを生成する部分である。例えば、ベクトルロード命令であれば、メモリリードリクエストを生成し、ベクトルストア命令であれば、メモリライトリクエストを生成する。１つのメモリリードリクエストおよび１つのメモリライトリクエストによってアクセスするデータサイズ（データ幅）は、バンク幅と同じ６４Ｂである。

アドレス計算部１６０は、アクセス対象となるメモリバンク２１０のバンクの先頭アドレスを算出する部分である。

ゾーン情報生成部１７０は、バンク内のアクセス対象とする要素データを指定するゾーン情報を生成する部分である。ゾーン情報は、バンク幅に含まれる要素データに１対１に対応し、その値によって対応する要素データへのアクセスの有無を表示するビットにより構成される。本実施の形態の場合、バンド幅は６４Ｂ、要素データは８Ｂなので、ゾーン情報は８ビットで構成される。

出力部１８０は、リクエストコマンド生成部１５０で生成されたリクエストコマンドと、アドレス計算部１６０で算出されたアドレスと、ゾーン情報生成部１７０で生成されたゾーン情報とから、１つの圧縮メモリアクセスリクエストを組立てて、何れかのリクエスト発行ポート１２０を通じてネットワーク３００へ発行する部分である。

ネットワーク３００は、プロセッサ１００と記憶装置２００との間を接続するクロスバスイッチなどで構成される。ネットワーク３００は、プロセッサ１００から発行されたリクエストを、そのリクエスト内のアドレスを参照して、該当するメモリバンク２１０のメモリポート２２０へと転送する。なお、メモリアクセスのリプライは、リクエストと逆のルートで記憶装置２００からネットワーク３００経由でプロセッサ１００へ戻される。

次に本実施の形態の動作を説明する。

プロセッサ１００の命令発行制御部１１０は、実行する命令ごとに図４に示した処理を実行する。まず、命令のデコードを行う（Ｓ１０１）。デコードした命令がメモリアクセス命令以外の命令であれば（Ｓ１０２でＮＯ）、メモリアクセス命令以外のその命令に対して従来と同様の処理を行う（Ｓ１０３）。デコードした命令がメモリアクセス命令であれば（Ｓ１０２でＹＥＳ）、圧縮可否判定部１３０による判定を行う（Ｓ１０４）。圧縮可否判定部１３０において、当該メモリアクセス命令が、メモリバンク２１０のバンク幅内の複数の要素データをアクセスする命令でないと判定された場合（Ｓ１０５でＮＯ）、その命令については従来と同様の処理を行う（Ｓ１０６）。つまり、要素データごとに１つのメモリアクセスリクエストを生成して発行する処理を行う。

他方、メモリアクセス命令が、メモリバンク２１０のバンク幅内の複数の要素データをアクセスする命令であると判定された場合（Ｓ１０５でＹＥＳ）、圧縮メモリアクセスリクエスト生成発行部１４０による処理を行う。具体的には、リクエストコマンド生成部１５０とアドレス計算部１６０とゾーン情報生成部１７０とによる圧縮メモリアクセスリクエストの生成処理（Ｓ１０７）と、出力部１８０による圧縮メモリアクセスリクエストの発行処理（Ｓ１０８）とを、メモリバンクのバンク幅単位で繰り返す。

圧縮メモリアクセスリクエストの生成と発行を行うステップＳ１０７、Ｓ１０８の詳細を図５に示す。圧縮メモリアクセスリクエスト生成発行部１４０は、まず、命令内で指定された開始アドレスを変数ＳＡに設定し（Ｓ２０１）、命令内で指定されたディスタンスにベクトル長を乗じた値を変数ＳＡに加算した値を、変数ＥＡに設定する（Ｓ２０２）。ベクトル長は、命令によってアクセスする要素データの数であり、プロセッサ１００内の図示しないベクトル長レジスタに設定された値を用いる。変数ＥＡは、当該命令によって最後にアクセスする要素データのアドレスを示すことになる。

次に、圧縮メモリアクセスリクエスト生成発行部１４０は、最初の１つの圧縮メモリアクセスリクエストを以下のようにして生成し、発行する。

まず、アドレス計算部１６０により、変数ＳＡに設定されたアドレスを含むメモリバンク２１０のバンクの先頭アドレスＳＳを算出する（Ｓ２０３）。次に、ゾーン情報生成部１７０により、当該圧縮メモリアクセスリクエストに使う８ビットのゾーン情報のビットのうち、変数ＳＡの下位３ビットの値に対応するビットを１に設定する（Ｓ２０４）。具体的には、下位３ビットの値が０ならば、８ビットのうちの最左端のビットを１に設定し、下位３ビットの値が１ならば、８ビットのうちの左端から２番目のビットを１に設定する。以下同様に、下位３ビットの値が２、３、４、５、６、７ならば、８ビットのうちの左端から３番目、４番目、５番目、６番目、７番目、８番目のビットを１に設定する。次に、圧縮メモリアクセスリクエスト生成発行部１４０は、変数ＳＡに保持されたアドレスをディスタンスだけ加算し（Ｓ２０５）、加算後の変数ＳＡのアドレスが変数ＥＡに保持された最終アドレスを超えていないことを確認した上で（Ｓ２０６）、加算後の変数ＳＡのアドレスがバンク境界を超えたかどうかを判定する（Ｓ２０７）。超えていなければ（Ｓ２０７でＮＯ）、ステップＳ２０４の処理に戻って、上記と同様の処理を繰り返す。超えていれば（Ｓ２０７でＹＥＳ）、リクエストコマンド生成部１５０により、リクエストコマンドを生成する（Ｓ２０８）。そして、出力部１８０により、ステップＳ２０８で生成されたリクエストコマンドと、ステップＳ２０３で算出した先頭アドレスＳＳと、ステップＳ２０４〜Ｓ２０７のループ処理で算出した８ビットのゾーン情報とから、１つの圧縮メモリリクエストコマンドを組立て（Ｓ２０９）、何れかのリクエスト発行ポート１２０から発行する（Ｓ２１０）。

圧縮メモリアクセスリクエスト生成発行部１４０は、２つ目以降の圧縮メモリアクセスリクエストについても、１つ目の圧縮メモリアクセスリクエストと同様の方法で生成し、発行する。そして、ステップＳ２０６により、加算後の変数ＳＡのアドレスが変数ＥＡに保持された最終アドレスを超えていることを確認すると、ステップＳ２０８〜Ｓ２１０と同様のステップＳ２１１〜Ｓ２１３を実行することにより、最後の１つの圧縮メモリアクセスリクエストを生成し、ネットワーク３００へ発行する。

ネットワーク３００は、発行された圧縮メモリアクセスリクエストを、そのリクエスト内のアドレスで特定されるメモリバンク２１０のメモリポート２２０へと転送する。圧縮メモリアクセスリクエストを受けた各々のメモリバンク２１０は、リクエストの種別とゾーン情報とに従って、複数の要素データに対する処理を一括して行う。例えば、メモリバンク２１０がキャッシュのバンクの場合、６４Ｂ境界内の複数の要素データに対して、１回のアドレスアレイ参照、キャッシュヒット・ミスヒット判定を行う。また、６４Ｂ境界内のどの要素がアクセスされる有効な要素かをゾーン情報を参照して判別する。そして、リードであれば該当する要素データの値を読み出して、リプライとしてプロセッサ１００へ返却し、ライトであれば該当する要素データの値をプロセッサ１００から別途送られるライトデータで書き換える。

図６にメモリアクセスのパターンの例と使用されるゾーン情報の例とを示す。図６（ａ）は、０番地（０Ｂ）から始まる連続アクセス（ディスタンス＝８Ｂ）のパターンであり、バンク０に存在する８個の要素データの全てをアクセスするため、バンク０をアクセスする圧縮メモリアクセスリクエストのゾーン情報の全てのビットが１に設定されている。バンク１等、バンク０以外のバンクをアクセスするリクエストのゾーン情報も、バンク０をアクセスするゾーン情報と全く同じである。

図６（ｂ）は、０番地（０Ｂ）から始まる２飛びストライドアクセス（ディスタンス＝１６Ｂ）のパターンであり、バンク０に存在する８個の要素データのうち、０Ｂ、１６Ｂ、３２Ｂ、４８Ｂの４個の要素データをアクセスするため、バンク０をアクセスする圧縮メモリアクセスリクエストのゾーン情報は「１０１０１０１０」に設定されている。バンク１等、バンク０以外のバンクをアクセスするリクエストのゾーン情報も、バンク０をアクセスするゾーン情報と全く同じである。

図６（ｃ）は、０番地（０Ｂ）から始まる３飛びストライドアクセス（ディスタンス＝２４Ｂ）のパターンであり、バンク０に存在する８個の要素データのうち、０Ｂ、２４Ｂ、４８Ｂの３個の要素データをアクセスするため、バンク０をアクセスする圧縮メモリアクセスリクエストのゾーン情報は「１００１００１０」に設定されている。バンク１については、８個の要素データのうち、８Ｂ、３２Ｂ、５４Ｂの３個の要素データをアクセスすることになるため、バンク１をアクセスする圧縮メモリアクセスリクエストのゾーン情報は「０１００１００１」に設定されている。

図６（ｄ）は、０番地（０Ｂ）から始まる４飛びストライドアクセス（ディスタンス＝３２Ｂ）のパターンであり、バンク０に存在する８個の要素データのうち、０Ｂ、３２Ｂの２個の要素データをアクセスするため、バンク０をアクセスする圧縮メモリアクセスリクエストのゾーン情報は「１０００１０００」に設定されている。バンク１等、バンク０以外のバンクをアクセスするリクエストのゾーン情報も、バンク０をアクセスするゾーン情報と全く同じである。

５飛びストライドアクセス、６飛びストライドアクセス、７飛びストライドアクセスについても、同様の方法により、各ディスタンスに応じた位置のビットが１に設定される。

図７に、圧縮メモリアクセスリクエストがプロセッサ１００の複数のリクエスト発行ポート１２０からほぼ同時に発行されて、各メモリバンク２１０で処理される様子を示す。

次に本実施の形態の効果を説明する。

本実施の形態によれば、命令で指定したディスタンスのアドレス間隔で記憶された複数の要素データを１命令でアクセスできるベクトルロード命令のようなメモリアクセス命令を、圧縮メモリアクセスリクエストを用いて処理する場合のプロセッサ１００内での処理量を削減することができる。その理由は、命令発行制御部１１０において、メモリアクセス命令がメモリバンク２１０のバンク幅内の複数の要素データをアクセスするか否かを判定し、メモリバンク２１０のバンク幅内の複数の要素データをアクセスする命令であれば、メモリバンクのバンク幅単位で、当該バンク幅の複数の要素データをアクセスするための圧縮メモリアクセスリクエストを生成し、発行するため、特許文献１に示すように、要素データ毎のメモリアクセスリクエストを一旦生成して発行した後に、圧縮メモリアクセスリクエストにまとめるという冗長な処理が無くなるためである。

また、プロセッサ１００内での処理量を削減することができるため、その分だけ消費電力を低減することができる効果がある。

［その他の実施の形態］
上述の実施の形態では、ディスタンスの方向を＋方向（アドレスが増加する方向）としているが、−方向（アドレスが減少する方向）のディスタンスについても、先の実施の形態と同様の方法にて処理することが可能である。

また、上述の実施の形態では、要素データのサイズを８Ｂとしているが、４Ｂ等の他のデータ幅であっても、ゾーン情報の解像度（ビット数）を増加させることで、柔軟に対応することが可能である。

また、命令発行制御部１１０の圧縮可否判定部１３０および圧縮メモリアクセスリクエスト生成発行部１４０は、ハードウェア的に実現することは勿論、プロセッサ１００上で稼動するファームウェア等のプログラムで実現することができる。

１００…プロセッサ
１１０…命令発行制御部
１２０…リクエスト発行ポート
１３０…圧縮可否判定部
１４０…圧縮メモリアクセスリクエスト生成発行部
１５０…リクエストコマンド生成部
１６０…アドレス計算部
１７０…ゾーン情報生成部
１８０…出力部
２００…記憶装置
２１０…メモリバンク
２２０…メモリポート
３００…ネットワーク

Claims (8)

1. プロセッサと、１以上のメモリバンクで構成された記憶装置と、前記プロセッサと前記記憶装置とを接続するネットワークとを備え、前記記憶装置に記憶された要素データのうち、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含む情報処理装置において、
   前記プロセッサは、
   プログラムの命令をデコードする命令発行制御部を備え、
   前記命令発行制御部は、
   前記デコードされた命令が前記メモリアクセス命令であった場合、前記メモリアクセス命令がメモリバンクのバンク幅内の複数の要素データをアクセスするか否かを判定する圧縮可否判定手段と、
   メモリバンクのバンク幅内の複数の要素データをアクセスすると判定された前記メモリアクセス命令について、メモリバンクのバンク幅単位で、当該バンク幅の複数の要素データをアクセスするための圧縮メモリアクセスリクエストを生成し、発行する圧縮メモリアクセスリクエスト生成発行手段と、
   を備えることを特徴とする情報処理装置。
2. 前記圧縮メモリアクセスリクエストは、バンク内のアクセス対象とする要素データを指定するゾーン情報を有することを特徴とする請求項１に記載の情報処理装置。
3. 前記圧縮可否判定手段は、前記メモリアクセス命令で指定されたアドレス間隔とメモリバンクのバンク幅とを比較し、アドレス間隔がバンク幅より小さければ、前記メモリアクセス命令がメモリバンクのバンク幅内の複数の要素データをアクセスすると判定することを特徴とする請求項２に記載の情報処理装置。
4. 前記ゾーン情報は、バンク幅に含まれる要素データに１対１に対応し、その値によってアクセスの有無を表示するビットにより構成されることを特徴とする請求項２または３に記載の情報処理装置。
5. 前記圧縮メモリアクセスリクエスト生成発行手段は、リクエストコマンドを生成するリクエストコマンド生成手段と、アクセスするメモリバンクのバンクを特定するアドレスを算出するアドレス計算手段と、前記ゾーン情報を生成するゾーン情報生成手段と、前記リクエストコマンドと前記アドレスと前記ゾーン情報とから前記圧縮メモリアクセスリクエストを組立てて発行する出力手段とを備えることを特徴とする請求項２乃至４の何れか１項に記載の情報処理装置。
6. 前記メモリアクセス命令が、ベクトルロード命令またはベクトルストア命令であることを特徴とする請求項１乃至５の何れか１項に記載の情報処理装置。
7. プログラムの命令をデコードする命令発行制御部を備えるプロセッサと、１以上のメモリバンクで構成された記憶装置と、前記プロセッサと前記記憶装置とを接続するネットワークとを備え、前記記憶装置に記憶された要素データのうち、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含む情報処理装置におけるメモリアクセス方法において、
   前記命令発行制御部が、前記メモリアクセス命令がメモリバンクのバンク幅内の複数の要素データをアクセスするか否かを判定するステップと、
   前記命令発行制御部が、メモリバンクのバンク幅内の複数の要素データをアクセスすると判定された前記メモリアクセス命令について、メモリバンクのバンク幅単位で、当該バンク幅の複数の要素データをアクセスするための圧縮メモリアクセスリクエストを生成し、発行するステップと、
   を含むことを特徴とするメモリアクセス方法。
8. プロセッサと、１以上のメモリバンクで構成された記憶装置と、前記プロセッサと前記記憶装置とを接続するネットワークとを備え、前記記憶装置に記憶された要素データのうち、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含む情報処理装置における前記プロセッサを、
   プログラムの命令をデコードする命令発行制御部として機能させるためのプログラムであって、
   前記命令発行制御部は、
   前記メモリアクセス命令がメモリバンクのバンク幅内の複数の要素データをアクセスするか否かを判定する圧縮可否判定手段と、
   メモリバンクのバンク幅内の複数の要素データをアクセスすると判定された前記メモリアクセス命令について、メモリバンクのバンク幅単位で、当該バンク幅の複数の要素データをアクセスするための圧縮メモリアクセスリクエストを生成し、発行する圧縮メモリアクセスリクエスト生成発行手段と
   を有することを特徴とするプログラム。
   

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