JP2938083B2 - 薄膜トランジスタおよびそれを用いた光センサ - Google Patents
薄膜トランジスタおよびそれを用いた光センサInfo
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Description
本発明は単体の光センサ、集積化１次元センサ、ある
いは２次元センサとして利用される薄膜ホトトランジス
タに関する。
いは２次元センサとして利用される薄膜ホトトランジス
タに関する。
従来のホトトランジスタは、例えば、「超LSI総合辞
典」（西沢潤一監修、サイエンスフォーラム 昭和63.
3.31 第779頁）に記載されているように、バイポーラ
トランジスタを基本構造とするものであり、トランジス
タのベースに光が入射し、ベースへの少数キャリアの注
入が光によって行われる構造となっていた。
典」（西沢潤一監修、サイエンスフォーラム 昭和63.
3.31 第779頁）に記載されているように、バイポーラ
トランジスタを基本構造とするものであり、トランジス
タのベースに光が入射し、ベースへの少数キャリアの注
入が光によって行われる構造となっていた。
従来技術のようにバイポーラトランジスタを基本とし
たホトトランジスタにおいては、光の利用効率、指向性
等の点で有効化を図ることが難しいこと、および電界効
果トランジスタへの展開をはかれない等の問題点があっ
た。 上記の問題を解決するため、本出願人は薄膜ホトトラ
ンジスタを既に出願（特願昭63−244167号）している。 上記の薄膜ホトトランジスタは電界効果トランジスタ
を用いた点において有効な技術である。すなわち、光電
流のON/OFF比が300程度と良好な値を示すと共に、バイ
ポーラトランジスタの有する前記のごとき課題を持たな
い点に特徴を有するものである。 しかし、ホトトランジスタは数百〜千個あるいはそれ
以上の集積化を必要とするため、光電流のON/OFF比をさ
らに大きくすることが要求され、またγ特性も直線性に
欠ける点がある等、改善の余地があった。 本発明の目的は、電気的スイッチ機能および増幅機能
を有し、光電流のON/OFF比が高く、かつγ特性も良好な
電界効果型の薄膜ホトトランジスタおよびそれを用いた
光センサを提供することにある。
たホトトランジスタにおいては、光の利用効率、指向性
等の点で有効化を図ることが難しいこと、および電界効
果トランジスタへの展開をはかれない等の問題点があっ
た。 上記の問題を解決するため、本出願人は薄膜ホトトラ
ンジスタを既に出願（特願昭63−244167号）している。 上記の薄膜ホトトランジスタは電界効果トランジスタ
を用いた点において有効な技術である。すなわち、光電
流のON/OFF比が300程度と良好な値を示すと共に、バイ
ポーラトランジスタの有する前記のごとき課題を持たな
い点に特徴を有するものである。 しかし、ホトトランジスタは数百〜千個あるいはそれ
以上の集積化を必要とするため、光電流のON/OFF比をさ
らに大きくすることが要求され、またγ特性も直線性に
欠ける点がある等、改善の余地があった。 本発明の目的は、電気的スイッチ機能および増幅機能
を有し、光電流のON/OFF比が高く、かつγ特性も良好な
電界効果型の薄膜ホトトランジスタおよびそれを用いた
光センサを提供することにある。
上記目的を達成するため、本発明においては特許請求
の範囲に記載するように構成している。 すなわち、本発明においては、光電流のON/OFF特性の
改善あるいは電圧によるスイッチ機能および光によるス
イッチ機能（アナログスイッチ機能）および電気的増幅
機能の改善を達成するために、一つのソース電極と一つ
のドレイン電極との間に位置するゲート電極を複数の枝
に分ける（第１請求項）か、或いはゲート電極を独立し
た複数個設ける（第２請求項）ように構成している。 また、上記の機能を高めるために、光をゲート電極側
から導入するように構成している。 また、光感度を増大させるために、感光性半導体層を
水素化非晶質シリコン（ａ−Si:H）によって構成してい
る（第３請求項）。 また、上記のごとき薄膜ホトトランジスタを単体で用
いるか、または１次元状もしくは２次元状に配置するこ
とによって光センサを構成することが出来る（第４請求
項）。 なお、入力インピーダンスが高く、電圧制御型の電界
効果トランンジスタを実現するためには、スタガ構造の
薄膜トランジスタが適している。
の範囲に記載するように構成している。 すなわち、本発明においては、光電流のON/OFF特性の
改善あるいは電圧によるスイッチ機能および光によるス
イッチ機能（アナログスイッチ機能）および電気的増幅
機能の改善を達成するために、一つのソース電極と一つ
のドレイン電極との間に位置するゲート電極を複数の枝
に分ける（第１請求項）か、或いはゲート電極を独立し
た複数個設ける（第２請求項）ように構成している。 また、上記の機能を高めるために、光をゲート電極側
から導入するように構成している。 また、光感度を増大させるために、感光性半導体層を
水素化非晶質シリコン（ａ−Si:H）によって構成してい
る（第３請求項）。 また、上記のごとき薄膜ホトトランジスタを単体で用
いるか、または１次元状もしくは２次元状に配置するこ
とによって光センサを構成することが出来る（第４請求
項）。 なお、入力インピーダンスが高く、電圧制御型の電界
効果トランンジスタを実現するためには、スタガ構造の
薄膜トランジスタが適している。
基板上に形成されたホトトランジスタは、ゲート電
極、ゲート絶縁膜、感光性半導体層、オーミックコンタ
クト層、ソース電極、ドレイン電極からなる。ソース電
極はキャリアの注入電極であり、通常は基準電位（アー
ス電位）に設定され、ゲート電極ならびにドレイン電極
は通常はソース電極に対して高い電位に設定される。 感光性半導体層はキャリアの走るチャネル層がゲート
絶縁膜との界面において形成される領域であると共に、
入射光が照射される領域でホトキャリアが生成する領域
でもある。この際、ゲート電極側から光を入射すること
により、チャネル近傍におけるホトキャリアの生成確率
が増大し、良好なホトトランジスタ特性が得られる。 ゲート電極は複数の枝または独立した複数個に分割さ
れており、その間隙を通って入射した光によりホトキャ
リアが生成する。したがってゲート電極の間隙部分の半
導体領域には光の照射によってホトキャリアが誘起さ
れ、またゲート電極と重疊する半導体領域はゲート電圧
印加によってキャリアが誘起される。そのためドレイン
電流の電気的制御と光学的制御を機能的に分離すること
が出来る。 ゲート電極長と間隙長はこのホトトランジスタの電流
水準を決定することになり、応用分野に応じて最適値が
枝数も含めて選択される。 上記のように構成することにより、光電流のON、OFF
比の増大をはかることが出来る。 また、水素化非晶質シリコンは低温プロセスによって
堆積可能な薄膜であり、長尺、大面積のデバイスをつく
るのにとくに適した材料である。プラズマCVD法に代表
される製膜法は、この目的に特に適した方法であり、ホ
トトランジスタの製造手段を簡略化するのに極めて適し
たものである。 また、光センサであるためには不透明基板を用いるこ
とは一つの制約条件となるものであるが、本発明におい
ては薄膜トランジスタを用いることによって透明基板あ
るいはガラス基板上へのホトトランジスタの形成を可能
にしている。
極、ゲート絶縁膜、感光性半導体層、オーミックコンタ
クト層、ソース電極、ドレイン電極からなる。ソース電
極はキャリアの注入電極であり、通常は基準電位（アー
ス電位）に設定され、ゲート電極ならびにドレイン電極
は通常はソース電極に対して高い電位に設定される。 感光性半導体層はキャリアの走るチャネル層がゲート
絶縁膜との界面において形成される領域であると共に、
入射光が照射される領域でホトキャリアが生成する領域
でもある。この際、ゲート電極側から光を入射すること
により、チャネル近傍におけるホトキャリアの生成確率
が増大し、良好なホトトランジスタ特性が得られる。 ゲート電極は複数の枝または独立した複数個に分割さ
れており、その間隙を通って入射した光によりホトキャ
リアが生成する。したがってゲート電極の間隙部分の半
導体領域には光の照射によってホトキャリアが誘起さ
れ、またゲート電極と重疊する半導体領域はゲート電圧
印加によってキャリアが誘起される。そのためドレイン
電流の電気的制御と光学的制御を機能的に分離すること
が出来る。 ゲート電極長と間隙長はこのホトトランジスタの電流
水準を決定することになり、応用分野に応じて最適値が
枝数も含めて選択される。 上記のように構成することにより、光電流のON、OFF
比の増大をはかることが出来る。 また、水素化非晶質シリコンは低温プロセスによって
堆積可能な薄膜であり、長尺、大面積のデバイスをつく
るのにとくに適した材料である。プラズマCVD法に代表
される製膜法は、この目的に特に適した方法であり、ホ
トトランジスタの製造手段を簡略化するのに極めて適し
たものである。 また、光センサであるためには不透明基板を用いるこ
とは一つの制約条件となるものであるが、本発明におい
ては薄膜トランジスタを用いることによって透明基板あ
るいはガラス基板上へのホトトランジスタの形成を可能
にしている。
第１図は、本発明の一実施例図であり、薄膜ホトトラ
ンジスタの断面図（Ａ）および平面図（Ｂ）を示す。第
１図において、１はガラス基板、２および３はゲート電
極、４はゲート絶縁膜、５は感光性半導体層、６はオー
ミックコンタクト層、７はソース電極、８はドレイン電
極である。また矢印９は入射光を示す。 この実施例は、断面図（Ａ）に見られるようにボトム
ゲート型の逆スタガ構造薄膜トランジスタである。そし
て、ゲート電極が２および３の二つに分割されており、
その間隙から導入された光９が感光性半導体層５に光キ
ャリアを生成する。 なお、第１図の平面図（Ｂ）においては、ゲート電極
２および３が独立した２個として示されているが、図示
した部分の外側では２と３が共通に接続され、図示の部
分で２個に枝分かれした電極パターンを有している。な
お、後述するように、２と３が独立した２個のゲート電
極の場合もある。 製造プロセスは次の通りである。 まず、ガラス基板１上にスパッタ法によって金属クロ
ムを厚さ200nmで堆積する。これをホトリソグラフィ法
によってパターニングを行うことにより、ゲート電極2,
3を形成する。 ゲート電極のパターニング後、ゲート絶縁膜４となる
窒化シリコン、感光性半導体層５となる水素化非晶質シ
リコン（ａ−Si:H）をプラズマCVD法により、それぞれ3
50nm、550nmの厚さに堆積する。さらに同じくプラズマC
VD法によりオーミックコンタクト層６となるａ−Si:Hの
ｎ層を上記２層に続いて堆積する。厚さは50nmである。 プラズマCVD法は、真空容器中にモノシラン（SiH4）
をベースにしたガスを導入し、RFパワーを加えることに
よってプラズマを形成し、これによって分解したSiおよ
び水素が基板上に堆積するものである。この場合ａ−S
i:Hが形成され、ホスフィン（PH3）を導入すればｎ型不
純物である燐をドープしたａ−Si:Hを形成することが出
来る。またSiH4と共に窒素やアンモニアを導入すれば窒
化シリコン（SiN）が形成される。 次に、ソース電極７およびドレイン電極８を形成す
る。電極材料としてはCrとAlの二層膜を用いた。Crはａ
−Si:HとAlとの間の反応防止用バッファ層であり、Alは
電極の抵抗抗化のためである。各々の膜厚は100nm、300
nmである。ソース電極およびドレイン電極はこの後パタ
ーニングして形成される。なおパターン化されたソース
電極およびドレイン電極をマスクとしてａ−Si:Hのｎ層
をエッチングする。これはセルフアライン工程である。
なお、上記のようにして形成した素子の上に図示しない
保護膜を形成する。 第１図の実施例においては、ゲート電極２と３間のキ
ャップ長は10μｍである。また、トランジスタのW/Lは5
00μm/20μｍである。すなわちソース電極７とドレイン
電極８との間隔は20μｍ、ソース電極端からゲート２の
端まで５μｍ、ゲート３の端からドレイン電極端まで５
μｍである。 上記のように作製したホトトランジスタを第２図の回
路に示すようにバイアスし、光をゲート電極側から照射
してドレイン電流Idとドレイン電圧Vdの関係を測定し
た。なおVgはゲート電圧を示す。 第３図は3,000ルックスの光を照射したときにおける
ドレイン電流とドレイン電圧の関係を示した図であが、
図示のごとく、良好な飽和特性が得られた。 第４図はゲート電圧を一定値（Vg＝10V）に設定した
ときにおけるドレイン電流の光量依存性を示した図であ
る。図示のごとく、本素子においては、光電流と暗電流
の比も大きくなり、その比として1,000に達する値が得
られた。 以上、説明した動作は、ゲート電極が２個に枝分かれ
した実施例に関するものである。すなわち、ゲート電極
は一つであり、ホトトランジスタ部において分枝した構
造を有するゲート電極に電圧を印加するものである。し
かし、先に簡単に述べたように、ゲート電極を複数個に
分け、それぞれに別の電圧を印加することにより、特性
を改善することが出来る。 例えば、第１図において、ゲート電極２と３とが独立
した２個の電極である場合の一動作例を次に述べる。 第１図において、ドレイン電極８に＋10V,ソース側の
ゲート電極２に＋10Vの電圧を印加しておき、ドレイン
側のゲート電極３に印加する電圧を制御することによっ
てドレイン電流をスイッチする。すなわち、ON時にはゲ
ート電極３に＋10Vを印加する。これは先の複数枝の実
施例におけるON時のバイアス条件と同じであり、入射光
の有無によってドレイン電流が大きく変化する。一方、
OFF時にはゲート電極３に−10Vを印加する。このときゲ
ート電極３によってホールチャネルが形成され、ゲート
電極２によって電子チャネルが形成される。この状態に
おいては、電子に対してはゲート電極３が阻止ゲートと
なり、ホール（正孔）に対してはゲート電極２が阻止電
極となるので、OFF電流の改善が実現される。さらに、
スイッチング速度の改善も可能になるという特徴も有す
る。 次に、第５図は本発明の第２の実施例の断面図であ
る。 本実施例はゲート電極２、３が素子の上部にあるホト
トランジスタである。 製造プロセスは、まず、ガラス基板１上にCrをスパッ
タリングによって堆積する。ついでｎ型のａ−Si:Hをプ
ラズマCVD法により堆積する。これをパターニングする
ことにより、ソース電極７およびドレイン電極８を形成
する。この上にプラズマCVD法により、感光性半導体層
５となるａ−Si:Hおよびゲート絶縁膜４となる酸化シリ
コンを堆積する。次に、ゲート電極用金属膜Crをスパッ
タリングによって堆積し、パターニングを行うことによ
ってゲート電極２および３を形成する。 本素子の動作は、前記第１図の実施例と同様に、ゲー
ト電極２と３の間隙から光を導入し、ゲート、ソース、
ドレインの各電極にバイアス電圧を印加することによっ
て行なった。その結果、ホトトランジスタとしての諸特
性は、前記第１図の実施例と同様に満足すべきものが得
られた。 次に、第６図は本発明の第３の実施例の断面図であ
る。 この実施例は、第１図と同様のボトムゲート型ホトト
ランジスタであるが、ゲート電極を２、３および10の三
つに分割した構造を持ったものである。 この実施例においては、ゲート電極の構造はやゝ複雑
となるが、取扱いうる電流範囲を広くすることが出来
る。 また、この実施例では、感光性半導体層５の上部に窒
化シリコンからなる保護膜11を形成してチャネルへの外
気の影響を極小化すると共に、遮光膜12を形成して上部
からの迷光を遮断している。なお、前記第１図において
も第６図と同様の保護膜および遮光膜を設けることが出
来る。 次に、第７図は本発明の第４の実施例の断面図であ
る。 この実施例もボトムゲート構造であるが、下部すなわ
ちゲート電極側からの光を遮光膜14によって遮断する構
造を有している。したがって入射光は上部すなわちソー
ス、ドレイン電極側から導入する。なお13は絶縁膜であ
る。本実施例ではゲート端部とソースドレイン端部がオ
ンザラインとしている。 次に、第８図は本発明の第５の実施例図である。 この実施例は、ボトムゲート型の別の実施例を示した
ものである。 本実施例において、チャネルとなる感光性半導体層
（ａ−Si:H）５を堆積するところまでは前記第１図の実
施例と同様である。しかし、本実施例においては、続け
て窒化シリコンを堆積して保護膜15を形成する。ソー
ス、ドレイン電極は保護膜15をパターニングした後、オ
ーミックコンタクト層６およびCr/Al膜を堆積し、パタ
ーニングすることによって形成する。 この実施例においては、前記第１図の実施例に比して
チャネル部のａ−Si:H膜厚の再現性を向上させることが
出来る。 なお、感光性半導体層となるａ−Si:Hの膜厚に関して
は、光に対する十分な感度を有するためには厚いことが
望ましく、かつ、チャネルからホトキャリア生成領域が
離れ過ぎないことが望ましい。したがってａ−Si:Hの膜
厚は100nm以上１μｍ以下が望ましく、特に200nm以上60
0nm以下が好適である。 以上本発明を実施例に即して述べて来たが、本発明は
これに限定されるものではない。 例えば、感光性半導体層はａ−Si:H以外にもａ−SiC:
H、ａ−SiGe:H、ａ−Ge:H、ａ−C:HあるいはIII−Ｖ
族、II−VI族の化合物半導体であってもよい。 また、ゲート絶縁膜としては窒化シリコン以外にも二
酸化シリコン、Ta2O5、Al2O3等の酸化物であってもよ
く、これらを積層したもの、すなわちSiN/SiO2、Ta2O5/
SiN、Al2O3/SiN等であってもよい。 また、その製造方法もプラズマCVD法、スパッタ法等
のドライプロセス、あるいは陽極酸化法に代表されるウ
エットプロセスであってもよい。 また基板はガラス基板を主として説明したが、第５図
の実施例のような場合には不透明基板（たとえば樹脂コ
ートとした金属基板等）であってもよい。 また、遮光膜については第６図および第７図において
のみ言及したが、その他の実施例においても遮光膜を形
成する方が特性的には良好な結果が得られる。 また、上記のごとき薄膜ホトトランジスタを単体で用
いるか、または１次元状もしくは２次元状に配置するこ
とによって高感度の光センサを構成することが出来る。
ンジスタの断面図（Ａ）および平面図（Ｂ）を示す。第
１図において、１はガラス基板、２および３はゲート電
極、４はゲート絶縁膜、５は感光性半導体層、６はオー
ミックコンタクト層、７はソース電極、８はドレイン電
極である。また矢印９は入射光を示す。 この実施例は、断面図（Ａ）に見られるようにボトム
ゲート型の逆スタガ構造薄膜トランジスタである。そし
て、ゲート電極が２および３の二つに分割されており、
その間隙から導入された光９が感光性半導体層５に光キ
ャリアを生成する。 なお、第１図の平面図（Ｂ）においては、ゲート電極
２および３が独立した２個として示されているが、図示
した部分の外側では２と３が共通に接続され、図示の部
分で２個に枝分かれした電極パターンを有している。な
お、後述するように、２と３が独立した２個のゲート電
極の場合もある。 製造プロセスは次の通りである。 まず、ガラス基板１上にスパッタ法によって金属クロ
ムを厚さ200nmで堆積する。これをホトリソグラフィ法
によってパターニングを行うことにより、ゲート電極2,
3を形成する。 ゲート電極のパターニング後、ゲート絶縁膜４となる
窒化シリコン、感光性半導体層５となる水素化非晶質シ
リコン（ａ−Si:H）をプラズマCVD法により、それぞれ3
50nm、550nmの厚さに堆積する。さらに同じくプラズマC
VD法によりオーミックコンタクト層６となるａ−Si:Hの
ｎ層を上記２層に続いて堆積する。厚さは50nmである。 プラズマCVD法は、真空容器中にモノシラン（SiH4）
をベースにしたガスを導入し、RFパワーを加えることに
よってプラズマを形成し、これによって分解したSiおよ
び水素が基板上に堆積するものである。この場合ａ−S
i:Hが形成され、ホスフィン（PH3）を導入すればｎ型不
純物である燐をドープしたａ−Si:Hを形成することが出
来る。またSiH4と共に窒素やアンモニアを導入すれば窒
化シリコン（SiN）が形成される。 次に、ソース電極７およびドレイン電極８を形成す
る。電極材料としてはCrとAlの二層膜を用いた。Crはａ
−Si:HとAlとの間の反応防止用バッファ層であり、Alは
電極の抵抗抗化のためである。各々の膜厚は100nm、300
nmである。ソース電極およびドレイン電極はこの後パタ
ーニングして形成される。なおパターン化されたソース
電極およびドレイン電極をマスクとしてａ−Si:Hのｎ層
をエッチングする。これはセルフアライン工程である。
なお、上記のようにして形成した素子の上に図示しない
保護膜を形成する。 第１図の実施例においては、ゲート電極２と３間のキ
ャップ長は10μｍである。また、トランジスタのW/Lは5
00μm/20μｍである。すなわちソース電極７とドレイン
電極８との間隔は20μｍ、ソース電極端からゲート２の
端まで５μｍ、ゲート３の端からドレイン電極端まで５
μｍである。 上記のように作製したホトトランジスタを第２図の回
路に示すようにバイアスし、光をゲート電極側から照射
してドレイン電流Idとドレイン電圧Vdの関係を測定し
た。なおVgはゲート電圧を示す。 第３図は3,000ルックスの光を照射したときにおける
ドレイン電流とドレイン電圧の関係を示した図であが、
図示のごとく、良好な飽和特性が得られた。 第４図はゲート電圧を一定値（Vg＝10V）に設定した
ときにおけるドレイン電流の光量依存性を示した図であ
る。図示のごとく、本素子においては、光電流と暗電流
の比も大きくなり、その比として1,000に達する値が得
られた。 以上、説明した動作は、ゲート電極が２個に枝分かれ
した実施例に関するものである。すなわち、ゲート電極
は一つであり、ホトトランジスタ部において分枝した構
造を有するゲート電極に電圧を印加するものである。し
かし、先に簡単に述べたように、ゲート電極を複数個に
分け、それぞれに別の電圧を印加することにより、特性
を改善することが出来る。 例えば、第１図において、ゲート電極２と３とが独立
した２個の電極である場合の一動作例を次に述べる。 第１図において、ドレイン電極８に＋10V,ソース側の
ゲート電極２に＋10Vの電圧を印加しておき、ドレイン
側のゲート電極３に印加する電圧を制御することによっ
てドレイン電流をスイッチする。すなわち、ON時にはゲ
ート電極３に＋10Vを印加する。これは先の複数枝の実
施例におけるON時のバイアス条件と同じであり、入射光
の有無によってドレイン電流が大きく変化する。一方、
OFF時にはゲート電極３に−10Vを印加する。このときゲ
ート電極３によってホールチャネルが形成され、ゲート
電極２によって電子チャネルが形成される。この状態に
おいては、電子に対してはゲート電極３が阻止ゲートと
なり、ホール（正孔）に対してはゲート電極２が阻止電
極となるので、OFF電流の改善が実現される。さらに、
スイッチング速度の改善も可能になるという特徴も有す
る。 次に、第５図は本発明の第２の実施例の断面図であ
る。 本実施例はゲート電極２、３が素子の上部にあるホト
トランジスタである。 製造プロセスは、まず、ガラス基板１上にCrをスパッ
タリングによって堆積する。ついでｎ型のａ−Si:Hをプ
ラズマCVD法により堆積する。これをパターニングする
ことにより、ソース電極７およびドレイン電極８を形成
する。この上にプラズマCVD法により、感光性半導体層
５となるａ−Si:Hおよびゲート絶縁膜４となる酸化シリ
コンを堆積する。次に、ゲート電極用金属膜Crをスパッ
タリングによって堆積し、パターニングを行うことによ
ってゲート電極２および３を形成する。 本素子の動作は、前記第１図の実施例と同様に、ゲー
ト電極２と３の間隙から光を導入し、ゲート、ソース、
ドレインの各電極にバイアス電圧を印加することによっ
て行なった。その結果、ホトトランジスタとしての諸特
性は、前記第１図の実施例と同様に満足すべきものが得
られた。 次に、第６図は本発明の第３の実施例の断面図であ
る。 この実施例は、第１図と同様のボトムゲート型ホトト
ランジスタであるが、ゲート電極を２、３および10の三
つに分割した構造を持ったものである。 この実施例においては、ゲート電極の構造はやゝ複雑
となるが、取扱いうる電流範囲を広くすることが出来
る。 また、この実施例では、感光性半導体層５の上部に窒
化シリコンからなる保護膜11を形成してチャネルへの外
気の影響を極小化すると共に、遮光膜12を形成して上部
からの迷光を遮断している。なお、前記第１図において
も第６図と同様の保護膜および遮光膜を設けることが出
来る。 次に、第７図は本発明の第４の実施例の断面図であ
る。 この実施例もボトムゲート構造であるが、下部すなわ
ちゲート電極側からの光を遮光膜14によって遮断する構
造を有している。したがって入射光は上部すなわちソー
ス、ドレイン電極側から導入する。なお13は絶縁膜であ
る。本実施例ではゲート端部とソースドレイン端部がオ
ンザラインとしている。 次に、第８図は本発明の第５の実施例図である。 この実施例は、ボトムゲート型の別の実施例を示した
ものである。 本実施例において、チャネルとなる感光性半導体層
（ａ−Si:H）５を堆積するところまでは前記第１図の実
施例と同様である。しかし、本実施例においては、続け
て窒化シリコンを堆積して保護膜15を形成する。ソー
ス、ドレイン電極は保護膜15をパターニングした後、オ
ーミックコンタクト層６およびCr/Al膜を堆積し、パタ
ーニングすることによって形成する。 この実施例においては、前記第１図の実施例に比して
チャネル部のａ−Si:H膜厚の再現性を向上させることが
出来る。 なお、感光性半導体層となるａ−Si:Hの膜厚に関して
は、光に対する十分な感度を有するためには厚いことが
望ましく、かつ、チャネルからホトキャリア生成領域が
離れ過ぎないことが望ましい。したがってａ−Si:Hの膜
厚は100nm以上１μｍ以下が望ましく、特に200nm以上60
0nm以下が好適である。 以上本発明を実施例に即して述べて来たが、本発明は
これに限定されるものではない。 例えば、感光性半導体層はａ−Si:H以外にもａ−SiC:
H、ａ−SiGe:H、ａ−Ge:H、ａ−C:HあるいはIII−Ｖ
族、II−VI族の化合物半導体であってもよい。 また、ゲート絶縁膜としては窒化シリコン以外にも二
酸化シリコン、Ta2O5、Al2O3等の酸化物であってもよ
く、これらを積層したもの、すなわちSiN/SiO2、Ta2O5/
SiN、Al2O3/SiN等であってもよい。 また、その製造方法もプラズマCVD法、スパッタ法等
のドライプロセス、あるいは陽極酸化法に代表されるウ
エットプロセスであってもよい。 また基板はガラス基板を主として説明したが、第５図
の実施例のような場合には不透明基板（たとえば樹脂コ
ートとした金属基板等）であってもよい。 また、遮光膜については第６図および第７図において
のみ言及したが、その他の実施例においても遮光膜を形
成する方が特性的には良好な結果が得られる。 また、上記のごとき薄膜ホトトランジスタを単体で用
いるか、または１次元状もしくは２次元状に配置するこ
とによって高感度の光センサを構成することが出来る。
本発明は、以上説明したように構成されているので以
下に記載するような効果を有する。 まず、ホトトランジスタがソース、ドレイン、ゲート
を有する薄膜電界効果型トランジスタであるため、入力
インピーダンスが高く、電圧制御型の極めて使い易い素
子である。 また、ゲート電極が複数の枝を持つ構造または複数の
独立した構造であるため、光電流のON/OFF比を1,000乃
至それ以上の高い値とすることが出来る。またγ特性も
１に近い良好な値を得ることが出来る。さらに独立した
複数のゲート電極を有する場合に、それらに異なった電
圧を印加することにより、特性を更に向上させることが
出来る。 また、光をゲート電極側から導入することにより、ド
レイン電流の電気的制御と光学的制御の分離効果を高め
ることが出来る。更にゲート電極側から光を導入すれ
ば、ホトキャリア生成領域がチャネルに近く位置するこ
とになるので良好な特性が得られる。 また、感光性半導体層として水素化非晶質シリコンを
用いることにより、光感度が高く（量子効率〜１）かつ
製作方法が容易な薄膜ホトトランジスタを提供すること
が出来る。
下に記載するような効果を有する。 まず、ホトトランジスタがソース、ドレイン、ゲート
を有する薄膜電界効果型トランジスタであるため、入力
インピーダンスが高く、電圧制御型の極めて使い易い素
子である。 また、ゲート電極が複数の枝を持つ構造または複数の
独立した構造であるため、光電流のON/OFF比を1,000乃
至それ以上の高い値とすることが出来る。またγ特性も
１に近い良好な値を得ることが出来る。さらに独立した
複数のゲート電極を有する場合に、それらに異なった電
圧を印加することにより、特性を更に向上させることが
出来る。 また、光をゲート電極側から導入することにより、ド
レイン電流の電気的制御と光学的制御の分離効果を高め
ることが出来る。更にゲート電極側から光を導入すれ
ば、ホトキャリア生成領域がチャネルに近く位置するこ
とになるので良好な特性が得られる。 また、感光性半導体層として水素化非晶質シリコンを
用いることにより、光感度が高く（量子効率〜１）かつ
製作方法が容易な薄膜ホトトランジスタを提供すること
が出来る。
第１図は本発明の一実施例の断面図および平面図、第２
図はバイアス印加例を示す回路図、第３図および第４図
は第１図の実施例における電流−電圧特性図、第５図乃
至第８図は本発明の他の実施例の断面図である。 ＜符号の説明＞ １……ガラス基板、2,3……ゲート電極 ４……ゲート絶縁膜、５……感光性半導体層 ６……オーミックコンタクト層 ７……ソース電極、８……ドレイン電極 ９……入射光、10……ゲート電極 11……保護膜、12……遮光膜 13……絶縁膜、14……遮光膜 15……保護膜
図はバイアス印加例を示す回路図、第３図および第４図
は第１図の実施例における電流−電圧特性図、第５図乃
至第８図は本発明の他の実施例の断面図である。 ＜符号の説明＞ １……ガラス基板、2,3……ゲート電極 ４……ゲート絶縁膜、５……感光性半導体層 ６……オーミックコンタクト層 ７……ソース電極、８……ドレイン電極 ９……入射光、10……ゲート電極 11……保護膜、12……遮光膜 13……絶縁膜、14……遮光膜 15……保護膜
Claims (4)
- 【請求項１】ゲート電極、ソース電極、ドレイン電極、
ゲート絶縁膜、感光性半導体層を少なくとも有する薄膜
ホトトランジスタにおいて、 一つのソース電極と一つのドレイン電極との間に位置す
るゲート電極が少なくとも一部において共通接続された
複数の枝からなり、該複数の枝の間に間隙部分を有し、
上記ソース電極、上記ドレイン電極と上記ゲート電極と
の間にゲート絶縁膜および感光性半導体層を介在する構
造を有し、かつ上記ゲート電極側から上記間隙部分を介
して光を入射する構造を有することを特徴とする薄膜ホ
トトランジスタ。 - 【請求項２】ゲート電極、ソース電極、ドレイン電極、
ゲート絶縁膜、感光性半導体層を少なくとも有する薄膜
ホトトランジスタにおいて、 一つのソース電極と一つのドレイン電極との間に位置す
るゲート電極が独立した複数個からなり、各ゲート電極
に同一若しくは異なったゲート電圧を印加し、上記複数
個のゲート電極の間に間隙部分を有し、上記ソース電
極、上記ドレイン電極と上記ゲート電極との間にゲート
絶縁膜および感光性半導体層を介在する構造を有し、か
つ上記ゲート電極側から上記間隙部分を介して光を入射
する構造を有することを特徴とする薄膜ホトトランジス
タ。 - 【請求項３】特許請求の範囲第１項または第２項に記載
の薄膜ホトトランジスタにおいて、上記感光性半導体層
が水素化非晶質シリコンからなることを特徴とする薄膜
ホトトランジスタ。 - 【請求項４】特許請求の範囲第１項乃至第３項の何れか
に記載の薄膜ホトトランジスタが単体、または１次元状
もしくは２次元状に配置された光センサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035068A JP2938083B2 (ja) | 1989-02-16 | 1989-02-16 | 薄膜トランジスタおよびそれを用いた光センサ |
| KR1019890013765A KR910007142A (ko) | 1988-09-30 | 1989-09-25 | 박막 광트랜지스터와 그것을 사용한 광센서어레이 |
| EP89118067A EP0361515B1 (en) | 1988-09-30 | 1989-09-29 | Thin film phototransistor and photosensor array using the same |
| DE68923142T DE68923142T2 (de) | 1988-09-30 | 1989-09-29 | Dünnschicht-Phototransistor und solche Phototransistoren anwendende Photosensoranordnung. |
| US07/803,798 US5200634A (en) | 1988-09-30 | 1991-12-09 | Thin film phototransistor and photosensor array using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035068A JP2938083B2 (ja) | 1989-02-16 | 1989-02-16 | 薄膜トランジスタおよびそれを用いた光センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02215168A JPH02215168A (ja) | 1990-08-28 |
| JP2938083B2 true JP2938083B2 (ja) | 1999-08-23 |
Family
ID=12431702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1035068A Expired - Lifetime JP2938083B2 (ja) | 1988-09-30 | 1989-02-16 | 薄膜トランジスタおよびそれを用いた光センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2938083B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4183990B2 (ja) | 2002-07-11 | 2008-11-19 | シャープ株式会社 | 薄膜フォトトランジスタ及びそれを用いたアクティブマトリクス基板並びにそれを用いた画像読み取り装置。 |
| KR101200444B1 (ko) | 2005-07-14 | 2012-11-12 | 삼성디스플레이 주식회사 | 박막트랜지스터와 이를 이용한 박막트랜지스터 기판 및 그제조방법 및 액정표시장치 |
| DE102007057089B4 (de) | 2006-12-22 | 2010-04-29 | Lg Display Co., Ltd. | Flüssigkristallanzeige mit Photosensor und Herstellungsverfahren derselben |
| JP5459902B2 (ja) * | 2009-08-04 | 2014-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772370A (en) * | 1980-10-23 | 1982-05-06 | Canon Inc | Photoelectric converter |
| JPS6298774A (ja) * | 1985-10-25 | 1987-05-08 | Ricoh Co Ltd | 薄膜トランジスタの製造方法 |
-
1989
- 1989-02-16 JP JP1035068A patent/JP2938083B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02215168A (ja) | 1990-08-28 |
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