JP2934054B2 - 抵抗体 - Google Patents
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- JP2934054B2 JP2934054B2 JP13633591A JP13633591A JP2934054B2 JP 2934054 B2 JP2934054 B2 JP 2934054B2 JP 13633591 A JP13633591 A JP 13633591A JP 13633591 A JP13633591 A JP 13633591A JP 2934054 B2 JP2934054 B2 JP 2934054B2
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Description
【０００１】
【産業上の利用分野】本発明は発熱量のほとんど無い抵
抗体に関するものである。
抗体に関するものである。
【０００２】
【従来の技術】従来の抵抗は、電力消費を伴うものであ
つた。即ち、抵抗Ｒに流れる電流をＩ、抵抗Ｒに印加さ
れる電圧をＶとした場合の消費電力Ｐは、Ｐ＝Ｒ・Ｉ2
＝Ｖ・Ｉ（ワツト）で表される。ここで、１ワツト＝１
Ｊ／Ｓである。
つた。即ち、抵抗Ｒに流れる電流をＩ、抵抗Ｒに印加さ
れる電圧をＶとした場合の消費電力Ｐは、Ｐ＝Ｒ・Ｉ2
＝Ｖ・Ｉ（ワツト）で表される。ここで、１ワツト＝１
Ｊ／Ｓである。
【０００３】
【発明が解決しようとする課題】しかしながら、抵抗Ｒ
中を電流Ｉがｔ（ｓ）流れると、熱Ｈ＝Ｒ・Ｉ2 ｔ
（Ｊ）を発生する。ここで、Ｈの単位はＪ（ジユール）
である。従つて、Ｐ＝１〔Ｗ〕としてＨに代入すると、
１（Ｗｈ）＝３６００（Ｊ）の熱を発生することにな
る。
中を電流Ｉがｔ（ｓ）流れると、熱Ｈ＝Ｒ・Ｉ2 ｔ
（Ｊ）を発生する。ここで、Ｈの単位はＪ（ジユール）
である。従つて、Ｐ＝１〔Ｗ〕としてＨに代入すると、
１（Ｗｈ）＝３６００（Ｊ）の熱を発生することにな
る。
【０００４】この様に、従来の抵抗器は、電力消費によ
つて発熱を伴い、温度上昇が常である。従って、この抵
抗器より発生する熱を如何に放熱拡散するかは大きな問
題であつた。また、電力の消費量も大きく、この点も大
きな問題点であつた。
つて発熱を伴い、温度上昇が常である。従って、この抵
抗器より発生する熱を如何に放熱拡散するかは大きな問
題であつた。また、電力の消費量も大きく、この点も大
きな問題点であつた。
【０００５】
【課題を解決するための手段】本発明は、上述の課題を
解決することを目的としてなされたもので、上述の課題
を解決する一手段として以下の構成を備える。即ち、等
価抵抗値に対応した所定実効電力量を有するパルス信号
を出力するパルス信号出力手段と、該パルス信号出力手
段よりの出力パルス信号を第１の外部接続端子よりの供
給電圧と第３の外部接続端子電圧との振幅を有するパル
ス信号に変換するパルス変換手段と、該パルス変換手段
の変換パルス信号を整流平滑して出力を第２の外部接続
端子として出力する出力手段とを備え、第１の外部接続
端子を接続回路の高電位側に接続するとともに第３の外
部接続端子を接続回路の接地電位側に接続し、第２の外
部接続端子を接続回路の負荷に接続する。
解決することを目的としてなされたもので、上述の課題
を解決する一手段として以下の構成を備える。即ち、等
価抵抗値に対応した所定実効電力量を有するパルス信号
を出力するパルス信号出力手段と、該パルス信号出力手
段よりの出力パルス信号を第１の外部接続端子よりの供
給電圧と第３の外部接続端子電圧との振幅を有するパル
ス信号に変換するパルス変換手段と、該パルス変換手段
の変換パルス信号を整流平滑して出力を第２の外部接続
端子として出力する出力手段とを備え、第１の外部接続
端子を接続回路の高電位側に接続するとともに第３の外
部接続端子を接続回路の接地電位側に接続し、第２の外
部接続端子を接続回路の負荷に接続する。
【０００６】そして例えば、本抵抗体をプルアツプ抵抗
としての使用態様の時には第１の外部接続端子と第２の
外部接続端子間に負荷を接続し、プルダウン抵抗として
の使用態様の時には第２の外部接続端子と第３の接続端
子間に負荷を接続する。又はパルス変換手段は第２の接
続端子の電流又は電圧を検出し、これをフイードバツク
することによりパルス幅を変調し負荷抵抗を変動させた
り可変させたりする。
としての使用態様の時には第１の外部接続端子と第２の
外部接続端子間に負荷を接続し、プルダウン抵抗として
の使用態様の時には第２の外部接続端子と第３の接続端
子間に負荷を接続する。又はパルス変換手段は第２の接
続端子の電流又は電圧を検出し、これをフイードバツク
することによりパルス幅を変調し負荷抵抗を変動させた
り可変させたりする。
【０００７】
【作用】以上の構成において、抵抗として動作するにも
係わらず、ほとんど発熱しないで、しかも消費電力も少
ない抵抗体が提供できる。
係わらず、ほとんど発熱しないで、しかも消費電力も少
ない抵抗体が提供できる。
【０００８】
【実施例】以下、図面を参照して本発明に係る一実施例
を詳細に説明する。
を詳細に説明する。
【０００９】
【第１実施例】図１は本発明に係る一実施例の構成を示
す図である。以下、図１を参照して本発明に係る第１実
施例の概略構成を説明する。図１において、１は所定周
波数のパルス信号を発生する発振回路、２は発振回路１
よりのパルス信号に対して任意のパルス幅でのパルス幅
変調を行うパルス幅変調回路、３はＰＮＰトランジス
タ、４はＮＰＮトランジスタであり、両トランジスタは
トーテンポール接続となつており、ＰＮＰトランジスタ
３のコレクタ端子が外部接続端子Ａに、ＮＰＮトランジ
スタ４のエミツタ端子が外部接続端子Ｃに接続され、Ｐ
ＮＰトランジスタ３のエミツタ端子がＮＰＮトランジス
タ４のコレクタ端子に接続されている。更に、両トラン
ジスタ３，４のベース端子はパルス幅変調回路２の出力
に接続されている。
す図である。以下、図１を参照して本発明に係る第１実
施例の概略構成を説明する。図１において、１は所定周
波数のパルス信号を発生する発振回路、２は発振回路１
よりのパルス信号に対して任意のパルス幅でのパルス幅
変調を行うパルス幅変調回路、３はＰＮＰトランジス
タ、４はＮＰＮトランジスタであり、両トランジスタは
トーテンポール接続となつており、ＰＮＰトランジスタ
３のコレクタ端子が外部接続端子Ａに、ＮＰＮトランジ
スタ４のエミツタ端子が外部接続端子Ｃに接続され、Ｐ
ＮＰトランジスタ３のエミツタ端子がＮＰＮトランジス
タ４のコレクタ端子に接続されている。更に、両トラン
ジスタ３，４のベース端子はパルス幅変調回路２の出力
に接続されている。
【００１０】５はＰＮＰトランジスタ３のコレクタ端子
とＮＰＮトランジスタ４のエミツタ端子と、外部接続端
子Ｂ間に配設されたフイルタ回路であり、図２に示すＬ
とＣで示される等価回路構成を備え、ＰＮＰトランジス
タ３のコレクタ端子とＮＰＮトランジスタ４のエミツタ
端子よりの後述するパルス信号を平滑する。６はパルス
条件設定回路であり、フイルタ回路５の出力（外部接続
端子Ｂ）を入力して該入力値に応じてパルス幅変調回路
２の変調パルス幅を制御している。即ち、負荷変動を補
正するためのフイードバツクを行つている。
とＮＰＮトランジスタ４のエミツタ端子と、外部接続端
子Ｂ間に配設されたフイルタ回路であり、図２に示すＬ
とＣで示される等価回路構成を備え、ＰＮＰトランジス
タ３のコレクタ端子とＮＰＮトランジスタ４のエミツタ
端子よりの後述するパルス信号を平滑する。６はパルス
条件設定回路であり、フイルタ回路５の出力（外部接続
端子Ｂ）を入力して該入力値に応じてパルス幅変調回路
２の変調パルス幅を制御している。即ち、負荷変動を補
正するためのフイードバツクを行つている。
【００１１】なお、２１乃至２３は接続回路へのパルス
によるノイズ又は電磁波による影響を軽減するためのビ
ーズフイルタであり、このビーズフイルタ２１乃至２３
に替え、本実施例回路全体を電磁的遮蔽部材でシールド
してもよい。またはこの両方を備える構成としてもよ
い。電磁的遮蔽部材は例えばフエライト材等が使用でき
る。
によるノイズ又は電磁波による影響を軽減するためのビ
ーズフイルタであり、このビーズフイルタ２１乃至２３
に替え、本実施例回路全体を電磁的遮蔽部材でシールド
してもよい。またはこの両方を備える構成としてもよ
い。電磁的遮蔽部材は例えばフエライト材等が使用でき
る。
【００１２】図１に示す本実施例回路の動作原理を以下
に説明する。本実施例の抵抗体は、従来の抵抗の考え方
とは全く異なる概念に基づく抵抗体であり、従来の抵抗
と見掛け上同等の働きをする等価抵抗体であり、発熱量
Ｈが、極めて小さくなつている。そして、本実施例抵抗
体をパルス的に駆動して等価的に所望の抵抗値を得てい
る。
に説明する。本実施例の抵抗体は、従来の抵抗の考え方
とは全く異なる概念に基づく抵抗体であり、従来の抵抗
と見掛け上同等の働きをする等価抵抗体であり、発熱量
Ｈが、極めて小さくなつている。そして、本実施例抵抗
体をパルス的に駆動して等価的に所望の抵抗値を得てい
る。
【００１３】発振回路１よりの出力パルス信号ａは、図
３にａで示す所定周波数のデユーテイ比１対１のパルス
信号を出力する。このパルス信号をパルス幅変調回路２
で本実施例の抵抗値に対応したパルス幅の信号にパルス
幅変調する。例えば、図３にＡで示すパルス、又はＢに
示すパルス等に変調してパルス信号ｃとして出力する。
この信号ｂはトーテンポール接続のトランジスタ３，４
でスイツチングされ、フイルタ回路５へは図３にＡ´又
はＢ′で示すパルス信号に変換されて入力される。フイ
ルタ回路５では、この入力信号を平滑し、図３にＡ´又
はＢ′で示す信号に斜線で示す”Ｉ1 −（Ｉ1バー）”
または”Ｉ2−（Ｉ2 バー）”の直流電流に変換して外
部接続端子Ｂに出力する。以上が本実施例回路の基本的
な回路動作である。
３にａで示す所定周波数のデユーテイ比１対１のパルス
信号を出力する。このパルス信号をパルス幅変調回路２
で本実施例の抵抗値に対応したパルス幅の信号にパルス
幅変調する。例えば、図３にＡで示すパルス、又はＢに
示すパルス等に変調してパルス信号ｃとして出力する。
この信号ｂはトーテンポール接続のトランジスタ３，４
でスイツチングされ、フイルタ回路５へは図３にＡ´又
はＢ′で示すパルス信号に変換されて入力される。フイ
ルタ回路５では、この入力信号を平滑し、図３にＡ´又
はＢ′で示す信号に斜線で示す”Ｉ1 −（Ｉ1バー）”
または”Ｉ2−（Ｉ2 バー）”の直流電流に変換して外
部接続端子Ｂに出力する。以上が本実施例回路の基本的
な回路動作である。
【００１４】実際の回路において抵抗として用いられる
態様には、図４に示すプルアツプタイプとプルダウンタ
イプとがある。図４において、Ｒｕがプルアツプ抵抗、
Ｒｄがプルダウン抵抗である。このいずれに用いるかで
等価抵抗の回路形式が異なつてくる。以下、先ず本実施
例抵抗体をプルアツプ抵抗として用いる場合を説明す
る。
態様には、図４に示すプルアツプタイプとプルダウンタ
イプとがある。図４において、Ｒｕがプルアツプ抵抗、
Ｒｄがプルダウン抵抗である。このいずれに用いるかで
等価抵抗の回路形式が異なつてくる。以下、先ず本実施
例抵抗体をプルアツプ抵抗として用いる場合を説明す
る。
【００１５】プルアツプ抵抗として用いる場合には、図
１の抵抗体の外部接続端子Ａと外部接続端子Ｂ間を負荷
抵抗とし、外部接続端子Ｃを接地する。即ち、図５に示
す接続状態として使用する。この場合には、外部接続端
子Ａは略回路電源電圧であるＶａが印加され、発振回路
１及びパルス幅変調回路２よりの出力信号のハイレベル
電位は略この電圧Ｖａとなる。
１の抵抗体の外部接続端子Ａと外部接続端子Ｂ間を負荷
抵抗とし、外部接続端子Ｃを接地する。即ち、図５に示
す接続状態として使用する。この場合には、外部接続端
子Ａは略回路電源電圧であるＶａが印加され、発振回路
１及びパルス幅変調回路２よりの出力信号のハイレベル
電位は略この電圧Ｖａとなる。
【００１６】発振回路１より高電位レベルが略Ｖａで図
３にａで示す周期ｔ1 のパルス信号が出力される。な
お、このパルス信号のデユーテイ比は、５０％でも、或
いは他の任意のデユーテイ比でも任意である。このパル
ス信号に対して、パルス幅変調回路２では、内蔵するボ
リウムによつて本抵抗体が所望の等価抵抗値となるパル
ス幅のパルス幅変調された変調信号を生成して両トラン
ジスタ３，４のベース端子に出力する。このパルス幅
は、図３にＡまたはＢに示す様にｔ0 は任意のパルス幅
に調整可能である。
３にａで示す周期ｔ1 のパルス信号が出力される。な
お、このパルス信号のデユーテイ比は、５０％でも、或
いは他の任意のデユーテイ比でも任意である。このパル
ス信号に対して、パルス幅変調回路２では、内蔵するボ
リウムによつて本抵抗体が所望の等価抵抗値となるパル
ス幅のパルス幅変調された変調信号を生成して両トラン
ジスタ３，４のベース端子に出力する。このパルス幅
は、図３にＡまたはＢに示す様にｔ0 は任意のパルス幅
に調整可能である。
【００１７】トーテンポール構成のトランジスタ３，４
のベース端子にこの変調信号が入力されると、このパル
スがロウレベルの時には、ＰＮＰトランジスタ３がオ
フ、ＮＰＮトランジスタ４がオンとなり、パルスがハイ
レベルの時には、ＰＮＰトランジスタ３がオン、ＮＰＮ
トランジスタ４がオフとなる。この結果、信号線ｃには
ハイレベルがＩ1 でロウレベルが接地レベルの、ベース
端子入力パルス信号と略同一位相の変調信号ＡまたはＢ
と略同タイミングの信号が出力される。このパルス幅変
調された信号をＡ′及びＢ′に示す。この信号はフイル
タ回路５で整流／平滑され、パルス幅に比例した、Ａ′
及びＢ′に斜線レベルで示す”Ｉ1 −（Ｉ 1バー）”ま
たは”Ｉ2−（Ｉ2 バー）”の直流電流信号（開放時の
直流電圧）が出力される。
のベース端子にこの変調信号が入力されると、このパル
スがロウレベルの時には、ＰＮＰトランジスタ３がオ
フ、ＮＰＮトランジスタ４がオンとなり、パルスがハイ
レベルの時には、ＰＮＰトランジスタ３がオン、ＮＰＮ
トランジスタ４がオフとなる。この結果、信号線ｃには
ハイレベルがＩ1 でロウレベルが接地レベルの、ベース
端子入力パルス信号と略同一位相の変調信号ＡまたはＢ
と略同タイミングの信号が出力される。このパルス幅変
調された信号をＡ′及びＢ′に示す。この信号はフイル
タ回路５で整流／平滑され、パルス幅に比例した、Ａ′
及びＢ′に斜線レベルで示す”Ｉ1 −（Ｉ 1バー）”ま
たは”Ｉ2−（Ｉ2 バー）”の直流電流信号（開放時の
直流電圧）が出力される。
【００１８】以下、本実施例抵抗体の原理を説明する。
本実施例抵抗体は、等価的にはパルス幅変調回路２より
のパルス信号により駆動されるスイツチ回路といえ、原
理的には図６に示す様に、電源Ｖo の直流電圧はスイツ
チ回路の働きにより負荷抵抗Ｒo にパルス的に加わつて
いる構成である。図６の場合において、パルスのピーク
電圧はＶo であり、これが負荷抵抗にパルス的に加わ
り、その結果としてパルス電流が流れることになる。こ
の時のパルス電流による平均電流”Ｉ−（Ｉバー）”は
以下の様に表すことができる。
本実施例抵抗体は、等価的にはパルス幅変調回路２より
のパルス信号により駆動されるスイツチ回路といえ、原
理的には図６に示す様に、電源Ｖo の直流電圧はスイツ
チ回路の働きにより負荷抵抗Ｒo にパルス的に加わつて
いる構成である。図６の場合において、パルスのピーク
電圧はＶo であり、これが負荷抵抗にパルス的に加わ
り、その結果としてパルス電流が流れることになる。こ
の時のパルス電流による平均電流”Ｉ−（Ｉバー）”は
以下の様に表すことができる。
【００１９】
【数１】
【００２０】この結果、スイツチ部分を等価抵抗Ｒｅｆ
f とすると、このＲｅｆf は以下の様に表せる。 Ｒeff ＝ＲO （ｔs ／ｔo ） (1) また、図７の回路によつても等価的に表わすことができ
る。
f とすると、このＲｅｆf は以下の様に表せる。 Ｒeff ＝ＲO （ｔs ／ｔo ） (1) また、図７の回路によつても等価的に表わすことができ
る。
【００２１】この回路の有効抵抗は、 Ｒeff ＝｛（ｔs ＋ｔ0 ）／Ｃ｝・｛１／（１−ｅ-t0/RoC ）｝−Ｒo (2) で与えられ、｛ｔ0 ／（Ｒo Ｃ）≪１の場合、 Ｒeff ＝Ｒo （ｔs ／ｔo ） (3) となる。
【００２２】即ち、上記（１）式と（２）式は同じ結論
となる。以上より、等価抵抗がＲo （ｔs ／ｔ0 ）に比
例することがわかる。これが、本実施例抵抗体における
基本的な動作原理である。しかしながら、このままでは
負荷抵抗Ｒo にＲeff が依存することになり、使い難
い。そこで、本実施例では以下の各方法をとることが望
ましい。
となる。以上より、等価抵抗がＲo （ｔs ／ｔ0 ）に比
例することがわかる。これが、本実施例抵抗体における
基本的な動作原理である。しかしながら、このままでは
負荷抵抗Ｒo にＲeff が依存することになり、使い難
い。そこで、本実施例では以下の各方法をとることが望
ましい。
【００２３】即ち、Ｒeff が一定になるように制御する
方法、負荷抵抗ＲO への供給電流が一定になるように制
御する方法、電圧が一定になるように制御する方法等が
考えられる。これらの基本となる回路が図８に示す回路
であり、負荷抵抗ＲO の状態を電流又は電圧の形で検出
し、この検出結果に基づきパルス条件設定回路６で発振
回路１およびパルス幅変調回路２より構成されるパルス
発生器での発生パルス幅を制御してパルス幅を自動的に
調整してＲeff が一定になるように制御、負荷抵抗Ｒ O
への供給電流が一定になるように制御、電圧が一定にな
るように制御する。なお、フイルタはパルス波形をスム
ースな波形にするためのものである。
方法、負荷抵抗ＲO への供給電流が一定になるように制
御する方法、電圧が一定になるように制御する方法等が
考えられる。これらの基本となる回路が図８に示す回路
であり、負荷抵抗ＲO の状態を電流又は電圧の形で検出
し、この検出結果に基づきパルス条件設定回路６で発振
回路１およびパルス幅変調回路２より構成されるパルス
発生器での発生パルス幅を制御してパルス幅を自動的に
調整してＲeff が一定になるように制御、負荷抵抗Ｒ O
への供給電流が一定になるように制御、電圧が一定にな
るように制御する。なお、フイルタはパルス波形をスム
ースな波形にするためのものである。
【００２４】Ｒeff を一定にするためには、負荷抵抗Ｒ
o の±変動に従ってパルス幅Ｔ0 が±方向に比例して変
動する様に制御すればよい。Ｒeff は、Ｒeff ＝Ｒ
O （ｔs ／ｔo ）の式で特定でき、例えば、ＲO ＝１０
Ωである場合に、Ｒeff として１０Ωを挿入したい場合
において、Ｖo ＝１０Ｖでｔ0 ＝１ｍｓとした場合にお
いては、式Ｒeff ＝ＲO （ｔs ／ｔo ）よりｔs＝１ｍ
ｓであることがもとめられる。従つて、パルス発生器よ
りは、ｔ0 ＝１ｍｓ、ｔs ＝１ｍｓのパルスを発生され
るように制御すればよい。
o の±変動に従ってパルス幅Ｔ0 が±方向に比例して変
動する様に制御すればよい。Ｒeff は、Ｒeff ＝Ｒ
O （ｔs ／ｔo ）の式で特定でき、例えば、ＲO ＝１０
Ωである場合に、Ｒeff として１０Ωを挿入したい場合
において、Ｖo ＝１０Ｖでｔ0 ＝１ｍｓとした場合にお
いては、式Ｒeff ＝ＲO （ｔs ／ｔo ）よりｔs＝１ｍ
ｓであることがもとめられる。従つて、パルス発生器よ
りは、ｔ0 ＝１ｍｓ、ｔs ＝１ｍｓのパルスを発生され
るように制御すればよい。
【００２５】この状態時に、Ｒo の抵抗値が変動し、Ｒ
O ＝１Ωと急激に低下した場合に、Ｒeff ＝１０Ωを保
つにはｔs ＝１０ｍｓのパルスを発生されるように制御
すればよい。Ｒeff ＝１０Ω一定としたい場合における
ＲO の抵抗値とｔs のパルス幅との関係を図９に示す。
なお、Ｒo ≒０の時にはｔs ≒∞となり、一方、Ｒo ≒
∞の時にはｔs ≒０となる。
O ＝１Ωと急激に低下した場合に、Ｒeff ＝１０Ωを保
つにはｔs ＝１０ｍｓのパルスを発生されるように制御
すればよい。Ｒeff ＝１０Ω一定としたい場合における
ＲO の抵抗値とｔs のパルス幅との関係を図９に示す。
なお、Ｒo ≒０の時にはｔs ≒∞となり、一方、Ｒo ≒
∞の時にはｔs ≒０となる。
【００２６】Ｖo ＝１０Ｖとし、Ｒeff ＝１０Ω一定と
した場合の、パルス条件設定回路６によるパルス発生器
へのフイードバツク電圧とパルス幅ｔ0 の関係等を図１
０に示す。図８の回路における全体としての抵抗値Ｒ
は、Ｒ＝Ｒeff ＋ＲO で表わすことができる。従つて、
Ｒo ＝１０Ωであれば、Ｒ＝２０Ωとなる。Ｖo ＝１０
Ｖであることより、このＲo ＝１０Ω場合には、図８の
ｄ点における電位は５Ｖとなりパルス条件設定回路６に
は５Ｖが送られ、パルス条件設定回路６は５Ｖが入力さ
れれば図９に示すようにパルス発生器よりｔs ＝１ｍｓ
のパルスが出力されるように制御する。
した場合の、パルス条件設定回路６によるパルス発生器
へのフイードバツク電圧とパルス幅ｔ0 の関係等を図１
０に示す。図８の回路における全体としての抵抗値Ｒ
は、Ｒ＝Ｒeff ＋ＲO で表わすことができる。従つて、
Ｒo ＝１０Ωであれば、Ｒ＝２０Ωとなる。Ｖo ＝１０
Ｖであることより、このＲo ＝１０Ω場合には、図８の
ｄ点における電位は５Ｖとなりパルス条件設定回路６に
は５Ｖが送られ、パルス条件設定回路６は５Ｖが入力さ
れれば図９に示すようにパルス発生器よりｔs ＝１ｍｓ
のパルスが出力されるように制御する。
【００２７】もし、Ｒo ＝１Ωであれば、Ｒ＝１１Ωと
なり、図８のｄ点における電位は０．９Ｖとなりパルス
条件設定回路６には０．９Ｖが送られ、パルス条件設定
回路６は図９に示すようにパルス発生器よりｔs ＝１０
ｍｓのパルスが出力されるように制御する。一方、電流
を一定にするためには、負荷抵抗Ｒo の変動に対して、
Ｒeff も変動するようにパルス幅Ｔs を制御（電流が一
定になるように、負荷抵抗Ｒo に印加する電圧値を制
御）すればよい。例えば、基準の電流値と負荷抵抗Ｒo
に流れる電流値とを比較し、その差分をなくすよう制御
する。なお、この場合において、負荷抵抗Ｒo に印加可
能な最大電圧はＶo までであり、負荷抵抗の抵抗値に制
限がある。
なり、図８のｄ点における電位は０．９Ｖとなりパルス
条件設定回路６には０．９Ｖが送られ、パルス条件設定
回路６は図９に示すようにパルス発生器よりｔs ＝１０
ｍｓのパルスが出力されるように制御する。一方、電流
を一定にするためには、負荷抵抗Ｒo の変動に対して、
Ｒeff も変動するようにパルス幅Ｔs を制御（電流が一
定になるように、負荷抵抗Ｒo に印加する電圧値を制
御）すればよい。例えば、基準の電流値と負荷抵抗Ｒo
に流れる電流値とを比較し、その差分をなくすよう制御
する。なお、この場合において、負荷抵抗Ｒo に印加可
能な最大電圧はＶo までであり、負荷抵抗の抵抗値に制
限がある。
【００２８】例えば、ＲO ＝１０Ωである場合に、定電
流Ｉ＝０．５Ａを流したい場合において、Ｖo ＝１０Ｖ
でｔ0 ＝１ｍｓとした場合を例に説明する。なお、図８
の回路における全体としての抵抗値Ｒを、Ｒ＝Ｒeff ＋
ＲO で表わす。Ｉ＝０．５Ａということは、Ｖo ＝１０
Ｖの場合にはＲ＝２０Ωである必要がある。Ｒ＝Ｒeff
＋ＲO ＝２０ΩよりＲeff ＝１０Ωとなる。
流Ｉ＝０．５Ａを流したい場合において、Ｖo ＝１０Ｖ
でｔ0 ＝１ｍｓとした場合を例に説明する。なお、図８
の回路における全体としての抵抗値Ｒを、Ｒ＝Ｒeff ＋
ＲO で表わす。Ｉ＝０．５Ａということは、Ｖo ＝１０
Ｖの場合にはＲ＝２０Ωである必要がある。Ｒ＝Ｒeff
＋ＲO ＝２０ΩよりＲeff ＝１０Ωとなる。
【００２９】上述した計算式Ｒeff ＝ＲO （ｔs ／
ｔo ）よりｔ0 ＝１ｍｓからｔs ＝１ｍｓであることが
もとめられる。従つて、パルス発生器よりは、ｔ0 ＝１
ｍｓ、ｔ s ＝１ｍｓのパルスを発生されるように制御す
ればよい。この状態時に、Ｒo の抵抗値が変動し、ＲO
＝１Ωと急激に低下した場合に、Ｒ＝Ｒeff ＋ＲO ＝２
０ΩよりＲeff ＝１９Ωとなる。従つて、上述の計算式
よりｔs ＝１１ｍｓのパルスを発生されるように制御す
ればよい。
ｔo ）よりｔ0 ＝１ｍｓからｔs ＝１ｍｓであることが
もとめられる。従つて、パルス発生器よりは、ｔ0 ＝１
ｍｓ、ｔ s ＝１ｍｓのパルスを発生されるように制御す
ればよい。この状態時に、Ｒo の抵抗値が変動し、ＲO
＝１Ωと急激に低下した場合に、Ｒ＝Ｒeff ＋ＲO ＝２
０ΩよりＲeff ＝１９Ωとなる。従つて、上述の計算式
よりｔs ＝１１ｍｓのパルスを発生されるように制御す
ればよい。
【００３０】更に、電圧を一定にするためには、パルス
幅Ｔ0 を制御して、Ｒeff を負荷抵抗Ｒo の変動に対し
て負荷抵抗Ｒo に印加される電圧が一定になるように制
御すればよい。例えば、基準の電圧値と負荷抵抗Ｒo へ
の印加電圧であるｄ点の電圧値とを比較し、その差分を
なくすよう制御する。なお、この場合においては、最少
負荷抵抗Ｒo に制限がある。
幅Ｔ0 を制御して、Ｒeff を負荷抵抗Ｒo の変動に対し
て負荷抵抗Ｒo に印加される電圧が一定になるように制
御すればよい。例えば、基準の電圧値と負荷抵抗Ｒo へ
の印加電圧であるｄ点の電圧値とを比較し、その差分を
なくすよう制御する。なお、この場合においては、最少
負荷抵抗Ｒo に制限がある。
【００３１】以上の原理を実際の回路で実現したのが図
１の回路である。この図１に示す回路を図５に示す様に
プルアツプ抵抗として用いた場合においても、Ｒｕの発
熱は原理的に発生せず、僅かにトランジスタの飽和電圧
（約０．２Ｖ〜０．４Ｖ）、飽和抵抗（数Ω〜数十Ω）
による発熱、及び各回路よりの僅かの発熱があるのみで
ある。しかし、これらの発熱はごく僅かであり、殆んど
発熱量のない抵抗体とすることができる。更に、大電流
を消費して熱に変える方式ではないことより、抵抗体で
の消費電力も低く抑えることができる。
１の回路である。この図１に示す回路を図５に示す様に
プルアツプ抵抗として用いた場合においても、Ｒｕの発
熱は原理的に発生せず、僅かにトランジスタの飽和電圧
（約０．２Ｖ〜０．４Ｖ）、飽和抵抗（数Ω〜数十Ω）
による発熱、及び各回路よりの僅かの発熱があるのみで
ある。しかし、これらの発熱はごく僅かであり、殆んど
発熱量のない抵抗体とすることができる。更に、大電流
を消費して熱に変える方式ではないことより、抵抗体で
の消費電力も低く抑えることができる。
【００３２】以上は本実施例の抵抗体を プルアツプ抵
抗として用いる場合の例を説明した。しかし、本実施例
はプルダウン抵抗として用いることもできる。この場合
には、図１１に示す様に、外部接続端子Ａを電源に、外
部接続端子Ｂを負荷抵抗Ｒｏ側に、外部接続端子Ｃを接
地側に接続する。この場合においても、等価抵抗Ｒｄは
上述したプルアツプ抵抗として用いた場合と同様にし
て、パルス幅変調回路２のボリウムの設定値に従い一義
的に定まり、相違はない。この場合においても、抵抗体
よりの発熱量は殆どない。
抗として用いる場合の例を説明した。しかし、本実施例
はプルダウン抵抗として用いることもできる。この場合
には、図１１に示す様に、外部接続端子Ａを電源に、外
部接続端子Ｂを負荷抵抗Ｒｏ側に、外部接続端子Ｃを接
地側に接続する。この場合においても、等価抵抗Ｒｄは
上述したプルアツプ抵抗として用いた場合と同様にし
て、パルス幅変調回路２のボリウムの設定値に従い一義
的に定まり、相違はない。この場合においても、抵抗体
よりの発熱量は殆どない。
【００３３】以上説明した様に本実施例によれば、抵抗
体での消費電力、及び発熱量を低く抑えることができ
る。
体での消費電力、及び発熱量を低く抑えることができ
る。
【００３４】
【第２実施例】以上の説明は、いわば本発明の原理を忠
実に回路化した例について行つた。しかし、本発明は以
上の例に限定されるものではなく、同様の等価回路を達
成する構成であれば、任意の構成を採用できる。原理的
に上述した第１実施例と同様構成であるが、より簡略化
した詳細回路構成を図１２を参照して以下に説明する。
実に回路化した例について行つた。しかし、本発明は以
上の例に限定されるものではなく、同様の等価回路を達
成する構成であれば、任意の構成を採用できる。原理的
に上述した第１実施例と同様構成であるが、より簡略化
した詳細回路構成を図１２を参照して以下に説明する。
【００３５】図１２は本発明に係る第２実施例の詳細回
路図であり、破線で囲つた３０部分が図１の発振回路１
およびパルス幅変調回路２を合わせ備えるデユーテイ比
可変タイプの発振回路であり、ボリウムＶＲ１によりデ
ユーテイ比を任意に変更可能に構成している。そして、
ＴＲ１，ＴＲ２，Ｒ１〜Ｒ４，Ｃ１，Ｃ２でＣＲ発振回
路を構成している。このＣＲ発振回路３０よりの出力パ
ルス信号は、抵抗Ｒ５を介してＰＮＰトランジスタＴＲ
３のベースに接続され、該トランジスタＴＲ３をオン／
オフし、入力信号の反転信号を出力する。このトランジ
スタＴＲ３のコレクタは抵抗Ｒ６を介して抵抗Ｒ７でプ
ルアツプされたＮＰＮ型トランジスタＴＲ４のベースに
接続されており、更に、このトランジスタＴＲ４で反転
され、３５に示すフイルタ回路へはＣＲ発振回路３０よ
りの出力パルス信号と同期した外部接続端子Ａよりの供
給電圧をハイレベル電圧としたパルス信号が供給され
る。このパルス信号はフイルタ回路３５のＬ１及びＣ３
で整流平滑される。
路図であり、破線で囲つた３０部分が図１の発振回路１
およびパルス幅変調回路２を合わせ備えるデユーテイ比
可変タイプの発振回路であり、ボリウムＶＲ１によりデ
ユーテイ比を任意に変更可能に構成している。そして、
ＴＲ１，ＴＲ２，Ｒ１〜Ｒ４，Ｃ１，Ｃ２でＣＲ発振回
路を構成している。このＣＲ発振回路３０よりの出力パ
ルス信号は、抵抗Ｒ５を介してＰＮＰトランジスタＴＲ
３のベースに接続され、該トランジスタＴＲ３をオン／
オフし、入力信号の反転信号を出力する。このトランジ
スタＴＲ３のコレクタは抵抗Ｒ６を介して抵抗Ｒ７でプ
ルアツプされたＮＰＮ型トランジスタＴＲ４のベースに
接続されており、更に、このトランジスタＴＲ４で反転
され、３５に示すフイルタ回路へはＣＲ発振回路３０よ
りの出力パルス信号と同期した外部接続端子Ａよりの供
給電圧をハイレベル電圧としたパルス信号が供給され
る。このパルス信号はフイルタ回路３５のＬ１及びＣ３
で整流平滑される。
【００３６】更に、その出力の電流又は電圧がパルス条
件設定回路６を介してＣＲ発振回路３０にフイ−ルドバ
ツクされ、ＣＲ発振回路３０よりの出力パルスのパルス
幅が変調される。この結果、図１２の構成においても、
図１に示す第１実施例と同様、図１２の構成を備える抵
抗体をプルアツプ抵抗として用いる場合には、外部接続
端子Ａと外部接続端子Ｂ間を負荷抵抗とし、外部接続端
子Ｃを接地する。即ち、図５に示す接続状態として使用
する。プルダウン抵抗として用いる場合には、外部接続
端子Ｂと外部接続端子Ｃ間に負荷抵抗を接続し、外部接
続端子Ａを電源に接続し、図１１に示す接続状態として
使用する。
件設定回路６を介してＣＲ発振回路３０にフイ−ルドバ
ツクされ、ＣＲ発振回路３０よりの出力パルスのパルス
幅が変調される。この結果、図１２の構成においても、
図１に示す第１実施例と同様、図１２の構成を備える抵
抗体をプルアツプ抵抗として用いる場合には、外部接続
端子Ａと外部接続端子Ｂ間を負荷抵抗とし、外部接続端
子Ｃを接地する。即ち、図５に示す接続状態として使用
する。プルダウン抵抗として用いる場合には、外部接続
端子Ｂと外部接続端子Ｃ間に負荷抵抗を接続し、外部接
続端子Ａを電源に接続し、図１１に示す接続状態として
使用する。
【００３７】以上説明した第２実施例においても、消費
電力も少なく、また、発熱量も少ない抵抗体が提供でき
る。
電力も少なく、また、発熱量も少ない抵抗体が提供でき
る。
【００３８】
【他の実施例】以上の説明は発振回路よりの発振パルス
信号の発振周波数を固定し、発振パルスのデユーテイ比
を変化させて等価抵抗値を変える例について説明した。
しかし、本発明は以上の例に限定されるものではなく、
パルス幅変調に替え、ＦＭ変調回路を設け、等価抵抗値
に従い発振周波数を変化させて接続端子Ｂでの開放出力
電圧値を変化させ、所望の等価抵抗値を得るように構成
してもよい。
信号の発振周波数を固定し、発振パルスのデユーテイ比
を変化させて等価抵抗値を変える例について説明した。
しかし、本発明は以上の例に限定されるものではなく、
パルス幅変調に替え、ＦＭ変調回路を設け、等価抵抗値
に従い発振周波数を変化させて接続端子Ｂでの開放出力
電圧値を変化させ、所望の等価抵抗値を得るように構成
してもよい。
【００３９】また、この等価抵抗値を可変とする必要の
ない場合には、ボリウムではなく、固定抵抗により抵抗
分を分ければよい。このように構成することにより、調
整過程も不要となり、かつ廉価にできる。
ない場合には、ボリウムではなく、固定抵抗により抵抗
分を分ければよい。このように構成することにより、調
整過程も不要となり、かつ廉価にできる。
【００４０】
【発明の効果】以上説明したように本発明によれば、抵
抗として動作するにも係わらず、ほとんど発熱しない
で、しかも消費電力も少ない抵抗体が提供できる。
抗として動作するにも係わらず、ほとんど発熱しない
で、しかも消費電力も少ない抵抗体が提供できる。
【図面の簡単な説明】
【図１】本発明に係る第１実施例の構成図である。
【図２】図１のフイルタ回路の等価回路を示す図であ
る。
る。
【図３】第１実施例の各部の信号波形を示す図である。
【図４】実際の回路において抵抗として用いられる態様
を示す図である。
を示す図である。
【図５】第１実施例の抵抗体をプルアツプ抵抗として用
いる場合の接続例を示す図である。
いる場合の接続例を示す図である。
【図６】本実施例の抵抗体の基本原理を説明するための
図である。
図である。
【図７】本実施例の抵抗体を等価的に表した他の回路例
を示す図である。
を示す図である。
【図８】本実施例の抵抗体におけるフイードバツクによ
つてパルス条件を変更する構成の概略を示す図である。
つてパルス条件を変更する構成の概略を示す図である。
【図９】第１実施例の抵抗体を定抵抗とする場合の負荷
抵抗の抵抗値と本実施例での制御パルス幅の関係を示す
図である。
抵抗の抵抗値と本実施例での制御パルス幅の関係を示す
図である。
【図１０】第１実施例の抵抗体を定抵抗とする場合の負
荷抵抗の抵抗値とフイードバツク電圧及び制御パルス幅
の関係を示す図である。
荷抵抗の抵抗値とフイードバツク電圧及び制御パルス幅
の関係を示す図である。
【図１１】第１実施例の抵抗体をプルダウン抵抗として
用いる場合の接続例を示す図、
用いる場合の接続例を示す図、
【図１２】本発明に係る第２実施例の回路図である。
１ 発振回路 ２ パルス幅変調回路 ５，３５ フイルタ回路 ６ パルス条件設定回路 ３０ ＣＲ発振回路
Claims (3)
- 【請求項１】等価抵抗値に対応した所定実効電力量を有
するパルス信号を出力するパルス信号出力手段と、該パ
ルス信号出力手段よりの出力パルス信号を第１の外部接
続端子よりの供給電圧と第３の外部接続端子電圧との振
幅を有するパルス信号に変換するパルス変換手段と、該
パルス変換手段の変換パルス信号を整流平滑して出力を
第２の外部接続端子として出力する出力手段とを備え、 前記第１の外部接続端子を接続回路の高電位側に接続す
るとともに第３の外部接続端子を接続回路の接地電位側
に接続し、前記第２の外部接続端子を接続回路の負荷に
接続することを特徴とする抵抗体。 - 【請求項２】請求項１記載の抵抗体において、 プルアツプ抵抗としての使用態様の時には第１の外部接
続端子と第２の外部接続端子間に負荷を接続し、プルダ
ウン抵抗としての使用態様の時には第２の外部接続端子
と第３の接続端子間に負荷を接続することを特徴とする
抵抗体。 - 【請求項３】請求項１記載の抵抗体において、 パルス変換手段は負荷の変動によつて生ずる第２の接続
端子の電圧を検出し該検出結果に対応してパルス幅を変
調することにより負荷抵抗への印加電圧を一定とするこ
とを特徴とする抵抗体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13633591A JP2934054B2 (ja) | 1991-06-07 | 1991-06-07 | 抵抗体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13633591A JP2934054B2 (ja) | 1991-06-07 | 1991-06-07 | 抵抗体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613207A JPH0613207A (ja) | 1994-01-21 |
| JP2934054B2 true JP2934054B2 (ja) | 1999-08-16 |
Family
ID=15172813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13633591A Expired - Fee Related JP2934054B2 (ja) | 1991-06-07 | 1991-06-07 | 抵抗体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934054B2 (ja) |
-
1991
- 1991-06-07 JP JP13633591A patent/JP2934054B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0613207A (ja) | 1994-01-21 |
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