JPH04315312A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の目的〕

【０００１】

【産業上の利用分野】本発明は例えばチョッパレギュレ
ータ等の電子回路に用いられるパルス幅変調回路に関す
る。

【０００２】

【従来の技術】パルス幅変調回路の中のコンパレータは
図２のように構成されている。図２においてコンパレー
タ１の非反転入力端には搬送波として、例えば差動アン
プを使ったＣＲ発振器で作成された鋸波等の比較信号が
入力される。コンパレータ１の反転入力端には変調信号
としての制御電圧が入力される。コンパレータ１の入出
力電圧波形は図３のように示される。図３において、制
御電圧Ｖｃ　が比較波形の電圧ＶＨ　からＶＬ　の間に
あれば、制御電圧Ｖｃ　のレベルに応じたデューティ比
のパルスがコンパレータ１の出力として得られる。制御
電圧Ｖｃ　がＶｃ　よりも低いとコンパレータ１の出力
はハイ（Ｈ）レベルに、ＶＨ　よりも高いときにはロー
（Ｌ）レベルになっていずれもパルスは得られない。こ
のように制御電圧Ｖｃ　が比較波形の範囲から外れてコ
ンパレータ１からパルスが得られなくなると大きな不具
合を生ずる場合がある。

【０００３】このような例として図４にチョッパレギュ
レータを使った場合の構成を示す。図４はパルス幅変調
回路をマルチスキャンのＣＲＴディスプレイに使用した
回路例であり、チョッパレギュレータの出力を高圧発生
回路の電源として使用している。図４においてコンパレ
ータ１の出力側はアンプ２，コンデンサ３およびコンバ
ータトランス４の一次巻線４ａを介して接地されている
。コンバータトランス４の二次巻線４ｂの一端はコンデ
ンサ５を介してＦＥＴ（電界効果トランジスタ；チョッ
パレギュレータのスイッチング素子）６のゲートに接続
されている。前記二次巻線４ｂの他端はＦＥＴ６のソー
スに接続され、ＦＥＴ６のゲート，ソース間には図示極
性のダイオード７が接続されている。ＦＥＴ６のドレイ
ンには直流電源８の正極端が接続され、該電源８の負極
端は接地されている。ＦＥＴ６のソースはチョークコイ
ル９を介してフライバックトランス１０の一次巻線１０
ａの一端に接続され、該巻線１０ａの他端はトランジス
タ１１のコレクタ，エミッタを介して接地されている。 ＦＥＴ６とチョークコイル９の共通接続点１２はダイオ
ード１３のカソード，アノードを介して接地されている
。チョークコイル９と前記巻線１０ａの共通接続点１４
はコンデンサ１５を介して接地されている。トランジス
タ１１のコレクタと接地間には図示極性のダイオード１
６およびコンデンサ１７が並列接続されている。１８は
水平発振回路、１９は水平ドライブ回路である。前記フ
ライバックトランス１０の二次巻線１０ｂの一端はダイ
オード２０のアノードに接続され、ダイオード２０のカ
ソードは分圧抵抗２１，２２を介して接地されている。 前記二次巻線１０ｂの他端は接地されている。分圧抵抗
２１，２２の共通接続点２３はエラーアンプ２４の反転
入力端に接続されている。２５は基準電源であり、その
負極側は接地され、正極側はエラーアンプ２４の非反転
入力端に接続されている。エラーアンプ２４の出力側は
コンパレータ１の反転入力端に接続されている。

【０００４】上記のように構成された回路においてコン
パレータ１の出力側には比較波形と制御電圧の差に応じ
た図３（ｂ）のようなパルス信号が出力され、そのパル
ス信号はアンプ２およびコンデンサ３を介してコンバー
タトランス４の一次巻線４ａに供給される。ＦＥＴ６は
コンバータトランス４の二次巻線４ｂに誘起される電圧
によってチョッパ制御され、そのチョッパ出力はチョー
クコイル９を介してフライバックトランス１０の一次巻
線１０ａに供給される。トランジスタ１１は水平ドライ
ブ回路１９の出力により制御され、これによってフライ
バックトランス１０の二次巻線１０ｂに所定の高圧が発
生し、ダイオード２０を介して図示しないＣＲＴのアノ
ード等に供給される。

【０００５】マルチスキャンディスプレイは様々な周波
数の信号を受像することができるので、水平偏向回路の
走査周波数が変化してもＣＲＴのアノードに加える高圧
発生回路の出力電圧を一定に保つには周波数が高くなる
につれて電源電圧を上げることが必要になる。その為図
４では分圧抵抗２１，２２によって高圧を検出してエラ
ーアンプ２４に加え、チョッパレギュレータに制御電圧
を送って高圧を一定になるようチョッパレギュレータの
出力電圧を制御している。

【０００６】

【発明が解決しようとする課題】図４の回路では、水平
走査周波数が緩やかに変化している限りは、何の不具合
もなく動作する。走査周波数が高くなり、高圧が低下し
ようとするとエラーアンプ２４からの制御電圧が上がり
、チョッパレギュレータの出力電圧が高くなって高圧を
一定の値に保つ。ところが走査周波数が急峻に、しかも
高くなったり低くなったりと、乱れながら変化すると各
回路の応答性が起因してエラーアンプ２４からの制御電
圧が比較波形のＶＨ　　を越えてしまう場合がある。こ
の場合コンパレータ１からパルスが出なくなり、チョッ
パレギュレータのスイッチングトランジスタ、即ちＦＥ
Ｔ６がオフして出力電圧は低下する。一方エラーアンプ
２４は高圧が低下するので更に制御電圧を上げてしまう
。その為この状態から抜け出すことが出来ず、チョッパ
レギュレータは動作停止に至る。

【０００７】このような問題を防ぐために通常はパルス
幅変調回路で出力パルスのデューティ比を制限する方法
が用いられている。比較波形は多くの場合差動アンプを
使ったＣＲ発振器で鋸波形に作られるので鋸波形が傾斜
している片側の期間だけハイレベルのパルスが得られる
というように、鋸波形のデューティで出力パルスのデュ
ーティも制限されるという方法が採られる。しかしなが
ら出力パルスのデューティを限りなく０〜１００％まで
変化させたいときには良い方法ではない。

【０００８】本発明は上記の点に鑑みてなされたもので
その目的は、出力パルスのデューティ比を限りなく０〜
１００％近くまで変化させながら、しかも０と１００％
にはならず必ず出力パルスが得られるようにデューティ
を制限することができるパルス幅変調回路を提供するこ
とにある。 〔発明の構成〕

【０００９】

【課題を解決するための手段】本発明は、制御電圧と比
較波形の偏差をとるコンパレータを有し、制御電圧のレ
ベルに応じたデューティ比のパルス信号を得るパルス幅
変調回路において、前記コンパレータに入力される比較
波形のピーク値を検出するピーク検出回路と、該ピーク
検出回路の出力によって、前記コンパレータに入力され
る制御電圧を制限する制御電圧制限回路とを設けたこと
を特徴としている。

【００１０】

【作用】比較波形のピーク値を検出して利用しているの
で、制御電圧の変化範囲を確実に比較波形のピーク値内
に制限することができ、しかも出力パルスのデューティ
比を０〜１００％近くまで変化させることが可能となる
。

【００１１】

【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。図１において図４と同一部分は同一符号を
以て示しその説明は省略する。図１において３１は比較
波形のピーク値を検出するためのアンプであり、その非
反転入力端には比較波形が入力される。アンプ３１の出
力端と反転入力端の間には図示極性のダイオード３２が
接続され、ダイオード３２のカソードと接地間にはコン
デンサ３３が接続されている。コンデンサ３３とダイオ
ード３２の共通接続点３４は帰還型のアンプ３５の非反
転入力端に接続され、アンプ３５の出力端はトランジス
タ３６のコレクタ，エミッタおよび抵抗３７を介して接
地されている。トランジスタ３６のベースは前記エラー
アンプ２４の出力端に接続され、エミッタは前記コンパ
レータ１の反転入力端に接続されている。

【００１２】上記のように構成された回路において、比
較波形のピーク値はアンプ３１，ダイオード３２，コン
デンサ３３からなるピーク検出回路で検出される。この
ピーク検出電圧は、アンプ３５，トランジスタ３６から
なる制御電圧ＶＣ　のバッファー回路の電源電圧として
用いられる。従ってコンパレータ１に入力される制御電
圧が比較波形の最高値ＶＨ　を越えることは絶対に無く
、しかもＶＨ　に近い電圧まで変化させることができる
ので、デューティ比を１００％に近いところまで変えら
れる。

【００１３】図１の回路で制御電圧ＶＣ　が比較波形の
最低値ＶＬよりも下がった場合には、やはり出力パルス
が出なくなるが、出力電圧が低下してエラーアンプ２４
から出力される制御電圧は次第に高くなり正常動作に復
帰するので、何等問題はなく制御電圧の変化を制限する
必要もない。しかし適用する回路によっては制御電圧が
比較波形の最低値ＶＬ　よりも下がらないように制限す
ることが必要な場合もある。このようなときは最低値Ｖ
Ｌ　をピーク検出回路で検出し、制御電圧を制限すれば
良い。

【００１４】尚、比較波形のピーク検出電圧を利用して
制御電圧の変化を制限する回路としては、図１に示すア
ンプ３５，トランジスタ３６のようなバッファー回路に
限らず他の回路で構成しても良い。

【００１５】

【発明の効果】以上のように本発明によればピーク検出
回路と制御電圧制限回路を設けたので、簡単な回路構成
によって出力パルスのデューティ比をばらつき等なく確
実に制限しながら、しかも０〜１００％近くまで広くデ
ューティ比を変化させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図。

【図２】パルス幅変調回路のコンパレータを示す回路図
。

【図３】コンパレータの入出力電圧波形図。

【図４】従来のパルス幅変調回路を水平偏向回路に適用
した例を示す回路図。

【符号の説明】

１　　コンパレータ　　　　　　　　　　　　　　　　
　　　　　　　　　　４　　コンバータトランス ６　　電界効果トランジスタ（ＦＥＴ）　　　　　　　
　８　　直流電源 １０　　フライバックトランス　　　　　　　　　　　
　　　　　１１，３６　　トランジスタ １８　　水平発振回路　　　　　　　　　　　　　　　
　　　　　　　　　１９　　水平ドライブ回路 ２１，２２　　分圧抵抗　　　　　　　　　　　　　　
　　　　　　　　２４　　エラーアンプ ３１，３５　　アンプ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御電圧と比較波形の偏差をとるコン
   パレータを有し、制御電圧のレベルに応じたデューティ
   比のパルス信号を得るパルス幅変調回路において、前記
   コンパレータに入力される比較波形のピーク値を検出す
   るピーク検出回路と、該ピーク検出回路の出力によって
   、前記コンパレータに入力される制御電圧を制限する制
   御電圧制限回路とを設けたことを特徴とするパルス幅変
   調回路。